JP4979212B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4979212B2
JP4979212B2 JP2005250499A JP2005250499A JP4979212B2 JP 4979212 B2 JP4979212 B2 JP 4979212B2 JP 2005250499 A JP2005250499 A JP 2005250499A JP 2005250499 A JP2005250499 A JP 2005250499A JP 4979212 B2 JP4979212 B2 JP 4979212B2
Authority
JP
Japan
Prior art keywords
region
back gate
type diffusion
diffusion layer
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005250499A
Other languages
English (en)
Other versions
JP2007067127A (ja
Inventor
誠治 大竹
良 神田
修一 菊地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Semiconductor Trading Ltd
Original Assignee
On Semiconductor Trading Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Semiconductor Trading Ltd filed Critical On Semiconductor Trading Ltd
Priority to JP2005250499A priority Critical patent/JP4979212B2/ja
Priority to TW095116015A priority patent/TW200735187A/zh
Priority to CN200610094174.4A priority patent/CN1925168A/zh
Priority to US11/504,443 priority patent/US7391069B2/en
Priority to KR1020060080424A priority patent/KR100787282B1/ko
Publication of JP2007067127A publication Critical patent/JP2007067127A/ja
Application granted granted Critical
Publication of JP4979212B2 publication Critical patent/JP4979212B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、デバイスサイズを縮小し、合わせて寄生トランジスタ動作を防止する半導体装置及びその製造方法に関する。
従来の半導体装置では、シリコン基板表面にＮ型のドレインウェル領域及びＰ型のバックゲート領域が形成されている。ドレインウェル領域には、更に、高濃度のＮ型のドレイン領域が形成されている。一方、バックゲート領域には、Ｎ型のソース領域が形成されている。ドレイン領域とソース領域との間のシリコン基板表面にはゲート電極が形成されている。そして、バックゲート領域には、更に、ソース電極と接続するＰ型の拡散層が形成され、Ｎチャネル型のＭＯＳＦＥＴが形成されている。この構造により、バックゲート領域とソース領域とは同電位に保たれ、寄生ＮＰＮトランジスタの動作が抑止されている（例えば、特許文献１参照。）。
従来の半導体装置の製造方法では、ＭＯＳＦＥＴ形成領域において、基板表面に酸化膜を形成した後、イオン注入法により、ドレイン領域として用いるＮ型の拡散層、バックゲート領域として用いるＰ型の拡散層及びソース領域として用いるＮ型の拡散層を形成する。その後、必要に応じて、イオン注入法により、バックゲート領域として用いるＰ型の拡散層及びソース領域として用いるＮ型の拡散層に、ソース電極と接続するＰ型の拡散層を形成する。そして、ソース領域として用いるＮ型の拡散層及びバックゲート領域として用いるＰ型の拡散層と接続するようにソース電極を形成する。その結果、バックゲート領域として用いるＰ型の拡散層とソース領域として用いるＮ型の拡散層とは同電位となり、寄生ＮＰＮトランジスタの動作が抑止される（例えば、特許文献２参照。）。
特開２００１−１１９０１９号公報（第６−７頁、第１−３図） 特開平９−１３９４３８号公報（第５−６頁、第４−６図）
上述したように、従来の半導体装置では、バックゲート領域にソース領域、寄生トランジスタ動作を抑止するＰ型の拡散層を形成した後に、ソース電極用のコンタクトホールが形成される。そして、ソース電極は、該コンタクトホールを介して、Ｐ型の拡散層とソース領域とに接続している。この構造により、コンタクトホール形成時にＰ型の拡散層を形成する際のマスクずれ及びコンタクトホールを形成する際のマスクずれが考慮され、コンタクトホールの幅が大きくなってしまう。その結果、デバイスサイズを縮小し難いという問題がある。
また、従来の半導体装置では、Ｎチャネル型のＭＯＳＦＥＴ素子内の寄生ＮＰＮトランジスタ動作を抑止するために、バックゲート領域に、Ｐ型の拡散層が形成されている。しかしながら、Ｐ型の拡散層は熱拡散工程により形成されるため、バックゲート領域深部での形成領域が狭くなってしまう。この構造により、バックゲート領域深部での抵抗値が低減し難く、寄生ＮＰＮトランジスタ動作を抑止し難いという問題がある。一方、バックゲート領域深部において、Ｐ型の拡散層を広い領域に渡り形成する場合には、熱拡散時間が多くなり、横方向拡散も考慮する必要がある。この場合には、デバイスサイズが、必要以上に大きくなってしまうという問題がある。
また、従来の半導体装置の製造方法では、Ｎチャネル型のＭＯＳＦＥＴ素子内の寄生ＮＰＮトランジスタ動作を抑止するため、バックゲート領域に、Ｐ型の拡散層を形成する。このとき、バックゲート領域の抵抗値を低減し、寄生ＮＰＮトランジスタのベース抵抗値を低減するため、不純物濃度の高いＰ型の拡散層を形成する。しかしながら、Ｐ型の拡散層を形成する際のマスクずれにより、Ｐ型の拡散層がゲート電極下方のチャネルが形成される領域に形成されてしまう場合がある。この場合、寄生ＮＰＮトランジスタ動作を抑止できるが、ＭＯＳＦＥＴのしきい値（Ｖｔｈ）が変調するという問題がある。
また、従来の半導体装置の製造方法では、シリコン基板にＭＯＳＦＥＴのバックゲート領域、ソース領域及びバックゲート領域にＰ型の拡散層を形成した後に、シリコン基板上に絶縁層を形成する。そして、公知のフォトリソグラフィ技術を用い、絶縁層にコンタクトホールを形成した後、ソース電極等を形成する。この製造方法により、ソース電極用のコンタクトホールを形成する際には、Ｐ型の拡散層に対するマスクずれの他に、Ｐ型の拡散層を形成する際のマスクずれも考慮する必要がある。そのため、ソース電極用のコンタクトホールの幅が大きくなり、デバイスサイズを縮小し難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、前記半導体層上面に形成される絶縁層と、前記ドレイン領域、前記ソース領域または前記ゲート電極上の前記絶縁層に形成されたコンタクトホールとを有する半導体装置において、前記バックゲート領域にはバックゲート引き出し領域が形成され、前記バックゲート引き出し領域は前記ソース領域よりも深部まで形成され、且つ、前記ソース領域より深部に位置する前記バックゲート引き出し領域は、少なくとも前記ソース領域上の前記コンタクトホールの開口領域全てに形成されていることを特徴とする。従って、本発明では、ソース領域の下方にもバックゲート引き出し領域が形成されている。この構造により、バックゲート領域深部での抵抗値が低減され、寄生トランジスタの動作を抑止することができる。
また、本発明の半導体装置では、前記バックゲート引き出し領域は、前記ソース領域に囲まれている領域より、前記ソース領域の深部に形成されている領域の方が広い領域に渡り形成されていることを特徴とする。従って、本発明では、コンタクト抵抗を低減しつつ、バックゲート領域深部での抵抗値を低減することができる。この構造により、ソース電極用のコンタクトホール形状の微細化を図り、デバイスサイズを縮小することができる。
また、本発明の半導体装置の製造方法では、半導体層にバックゲート領域、ドレイン領域を形成し、前記半導体層上にゲート酸化膜及びゲート電極を形成した後、前記バックゲート領域の所望の領域上にレジストマスクを被覆した状態でイオン注入を行い、前記バックゲート領域上のレジストマスクを除去した領域を囲むようにソース領域を形成する工程と、前記半導体層上面に絶縁層を形成し、前記絶縁層にコンタクトホールを形成した後、前記バックゲート領域上に位置する前記コンタクトホールが開口するように、前記絶縁層上にレジストマスクを形成する工程と、前記コンタクトホールを介して前記バックゲート領域にイオン注入を行い、前記バックゲート領域上のレジストマスクを除去した領域にバックゲート引き出し領域を形成する工程とを有することを特徴とする。従って、本発明では、ソース電極用のコンタクトホールを形成した後に、該コンタクトホールを利用してバックゲート引き出し領域を形成する。この製造方法により、ソース電極用のコンタクトホール形状を小さくすることができ、デバイスサイズを縮小することができる。
また、本発明の半導体装置の製造方法では、前記バックゲート引き出し領域を形成する工程では、イオン注入条件の異なる２回のイオン注入工程を行い、１回目の不純物の導入量は２回目の不純物の導入量よりも多いことを特徴とする。従って、本発明では、絶縁層をマスクとし、ソース電極用のコンタクトホールを利用してバックゲート引き出し領域を形成する。この製造方法により、２回目のイオン注入工程に起因するチャネリングを抑止することができる。
また、本発明の半導体装置の製造方法では、前記バックゲート引き出し領域を形成する工程では、１回目の不純物の導入量は、前記バックゲート引き出し領域と前記ソース領域とが重畳する領域が前記ソース領域となる条件であることを特徴とする。従って、本発明では、ソース領域に囲まれたバックゲート領域に対し、バックゲート引き出し領域を形成する。この製造方法により、ソース電極用のコンタクトホール形成後に、該コンタクトホールを利用してバックゲート引き出し領域を形成することができる。
また、本発明の半導体装置の製造方法では、前記バックゲート引き出し領域を形成する工程では、１回目の加速電圧は不純物が前記ソース領域を突き抜けない条件であることを特徴とする。従って、本発明では、１回目のイオン注入時の加速電圧を小さくすることで、１回目のイオン注入工程に起因するチャネリングを低減することができる。
また、本発明の半導体装置の製造方法では、前記バックゲート引き出し領域を形成する工程では、２回目の加速電圧は不純物が前記ソース領域を突き抜ける条件であり、前記ソース領域より深部に前記コンタクトホールの開口部形状の前記バックゲート引き出し領域を形成することを特徴とする。従って、本発明では、ソース領域より深部にバックゲート引き出し領域を形成することで、寄生トランジスタの動作を抑止することができる。
本発明では、バックゲート領域において、バックゲート引き出し領域が、ソース電極用のコンタクトホールの開口形状に合わせて、ソース領域よりも深部まで形成されている。この構造により、バックゲート領域での抵抗値を低減することができ、寄生トランジスタの動作を抑止することができる。
また、本発明では、ソース電極用のコンタクトホールの開口形状に合わせて、バックゲート引き出し領域が形成されている。この構造により、ソース電極用のコンタクトホール形状の微細化を図り、デバイスサイズを縮小することができる。
また、本発明では、ソース領域を一環状に形成した後に、絶縁層に形成されたコンタクトホールを利用して、バックゲート引き出し領域を形成する。この製造方法により、バックゲート引き出し領域形成時のマスクずれ及びソース電極用のコンタクトホール形成時のマスクずれを考慮する必要がない。その結果、ソース電極用のコンタクトホール形状の微細化を図り、デバイスサイズを縮小することができる。
また、本発明では、絶縁層をマスクとして、２回のイオン注入工程によりバックゲート引き出し領域を形成する。そして、１回目の不純物の導入量は、２回目の不純物の導入量よりも多い。この製造方法により、２回目のイオン注入を高加速電圧で行った場合でも、チャネリングを抑制することができる。
また、本発明では、バックゲート引き出し領域を形成する際、２回目のイオン注入時の加速電圧は、不純物がソース領域より深部に形成される条件である。この製造方法により、ソース電極用のコンタクトホールの開口形状に合わせて、ソース領域よりも深部までバックゲート引き出し領域を形成できる。そして、バックゲート領域での抵抗値を低減することができ、寄生トランジスタの動作を抑止することができる。
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図１（Ｂ）は、本実施の形態の半導体装置を説明するための平面図である。図２は、本実施の形態の半導体装置を説明するための断面図である。
図１（Ａ）に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型の埋込拡散層３と、Ｎ型のエピタキシャル層４と、バックゲート領域として用いられるＰ型の拡散層５、６と、ソース領域として用いられるＮ型の拡散層７と、ドレイン領域として用いられるＮ型の拡散層８、９と、ゲート電極１０とから構成されている。
Ｎ型のエピタキシャル層４が、Ｐ型の単結晶シリコン基板２上に形成されている。基板２とエピタキシャル層４には、Ｎ型の埋込拡散層３が形成されている。尚、本実施の形態での基板２及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
Ｐ型の拡散層５が、エピタキシャル層４に形成されている。Ｐ型の拡散層５には、その形成領域を重畳させるように、Ｐ型の拡散層６が形成されている。Ｐ型の拡散層６はエピタキシャル層４表面から１．５（μｍ程度）以下の深さまで形成されている。そして、Ｐ型の拡散層５、６は、バックゲート領域として用いられる。尚、本実施の形態でのＰ型の拡散層６が本発明の「バックゲート引き出し領域」に対応する。
Ｎ型の拡散層７が、Ｐ型の拡散層５に形成されている。Ｎ型の拡散層７は、ソース領域として用いられる。Ｎ型の拡散層７とＰ型の拡散層６とはソース電極に接続し、同電位となる。そして、Ｎ型の拡散層７はエピタキシャル層４表面から１．０（μｍ程度）以下の深さまで形成されている。
Ｎ型の拡散層８、９が、エピタキシャル層４に形成されている。Ｎ型の拡散層８、９はドレイン領域として用いられる。そして、ゲート電極１０下方に位置し、Ｎ型の拡散層７とＮ型の拡散層８との間に位置するＰ型の拡散層５は、チャネル領域として用いられる。
ゲート電極１０は、ゲート酸化膜上面に形成されている。ゲート電極１０は、例えば、ポリシリコン膜とタングステンシリコン膜とにより所望の膜厚となるように形成されている。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１１が、エピタキシャル層４に形成されている。ＬＯＣＯＳ酸化膜１１の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。Ｎ型の拡散層８とＰ型の分離領域１２との間のＬＯＣＯＳ酸化膜１１の下方には、Ｎ型の拡散層１３が形成されている。Ｎ型の拡散層１３は、エピタキシャル層４表面が反転することを防止している。
絶縁層１４が、エピタキシャル層４上面に形成されている。絶縁層１４は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層１４にコンタクトホール１５、１６、１７が形成されている。
コンタクトホール１５、１６、１７には、バリアメタル膜１８及びタングステン（Ｗ）膜１９が埋設されている。タングステン膜１９の表面には、アルミシリコン銅（ＡｌＳｉＣｕ）膜及びバリアメタル膜が選択的に形成され、ソース電極２０及びドレイン電極２１、２２が形成されている。尚、図１に示した断面では、ゲート電極１０への配線層は図示していないが、その他の領域で配線層と接続している。
図１（Ｂ）に示す如く、点線２３で囲まれる領域が分離領域１２を示し、一点鎖線２４の内側の領域がＰ型の拡散層５を示し、二点差線２５の内側の領域がＮ型の拡散層７を示し、三点鎖線２６の内側の領域がＮ型の拡散層８を示している。図示したように、分離領域１２で囲まれた領域には、Ｐ型の拡散層５及びＮ型の拡散層８が、図示したＹ軸方向に延在している。Ｎ型の拡散層８は、Ｐ型の拡散層５を挟むようにＰ型の拡散層５の両側に形成されている。一方、Ｐ型の拡散層５にはＮ型の拡散層７が形成され、Ｎ型の拡散層７には、実線２７で示すように、Ｐ型の拡散層６がＹ軸方向に一定間隔で形成されている。
図１（Ａ）に示す断面図は、図１（Ｂ）に示すＡ−Ａ線方向の断面図であり、エピタキシャル層４表面にＰ型の拡散層６が露出している領域である。一方、図２に示す断面図は、図１（Ｂ）に示すＢ−Ｂ線方向の断面図であり、Ｎ型の拡散層７の下方にＰ型の拡散層６が形成されている。詳細は半導体装置の製造方法の説明で後述するが、Ｐ型の拡散層６は、コンタクトホール１５を形成した後に、それぞれ異なる条件の２回のイオン注入工程により、形成されている。この製造方法により、コンタクトホール１５の形状に合わせてＰ型の拡散層６が形成されるので、コンタクトホール１５を形成する際に、Ｐ型の拡散層６とのマスクずれを考慮する必要がない。更に、Ｐ型の拡散層６を形成する際のマスクずれも考慮する必要がない。その結果、コンタクトホール１５の幅Ｗ１を狭めることができ、ＭＯＳトランジスタ１サイズを縮小することができる。そして、１枚のウエハから取れる個数を増大させることができる。
更に、Ｎ型の拡散層７に囲まれる領域では、Ｐ型の拡散層６は点線２７（図１（Ｂ）参照）で囲まれる領域に形成されている。一方、Ｎ型の拡散層７より深部では、Ｐ型の拡散層６はコンタクトホール１５の開口形状に合わせて形成されている。つまり、Ｐ型の拡散層６は、Ｎ型の拡散層７より深部において、Ｎ型の拡散層７に囲まれる領域よりも広い領域に渡り形成されている。この構造により、Ｐ型の拡散層５深部での抵抗値を低減し、ＭＯＳトランジスタ１内の寄生トランジスタ動作を抑止することができる。
ここで、図２に示すように、寄生ＮＰＮトランジスタ（ＴＲ１）について説明する。寄生ＮＰＮトランジスタは、Ｎ型のエピタキシャル層４、Ｎ型の拡散層８、９からなるコレクタ領域と、Ｐ型の拡散層５、６からなるベース領域と、Ｎ型の拡散層７からなるエミッタ領域とから構成されている。ＭＯＳトランジスタ１の動作時では、Ｐ型の拡散層６とＮ型の拡散層７とはソース電極と接続し、ベース領域とエミッタ領域とは同電位に保たれ、寄生ＮＰＮトランジスタは動作しない。例えば、ＭＯＳトランジスタ１のターンオフ時に、ゲート電極１０下方の反転層（Ｐ型の拡散層５に形成されている自由キャリア（電子）が流れている領域）を流れる自由キャリア（電子）が、Ｐ型の拡散層５を経由してＰ型の拡散層６へと流れる。このとき、Ｐ型の拡散層５、６の抵抗値が大きい場合には、寄生ＮＰＮトランジスタのベース−エミッタ間に電位差が生じ、寄生ＮＰＮトランジスタがＯＮ動作する。
そこで、上述したように、Ｐ型の拡散層６が、コンタクトホール１５の形状に合わせて、Ｎ型の拡散層７の下方に形成される構造により、Ｐ型の拡散層５、６の抵抗値を低減することができる。そして、寄生ＮＰＮトランジスタのベース−エミッタ間の電位差を小さくすることで、寄生ＮＰＮトランジスタのＯＮ動作を防止することができる。その結果、ＭＯＳトランジスタ１の安全動作領域を広げることができる。
次に、本発明の一実施の形態である半導体装置の製造方法について、図３から図８を参照し、詳細に説明する。図３から図６（Ａ）及び図７から図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。図６（Ｂ）は、本実施の形態における半導体装置の製造方法を説明するための平面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、Ｎチャネル型のＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板３１を準備する。基板３１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の埋込拡散層３２を形成する。次に、基板３１の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の埋込拡散層３３を形成する。その後、基板３１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板３１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板３１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ１．０〜１０．０μｍ程度のエピタキシャル層３４を成長させる。
その後、エピタキシャル層３４の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層３５を形成する。そして、Ｐ型の埋込拡散層３３とＰ型の拡散層３５とが連結することで、分離領域３６が形成される。上述したように、分離領域３６により、基板３１及びエピタキシャル層３４は、複数の島領域に区分される。
尚、本実施の形態での基板３１及びエピタキシャル層３４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板３１上に１層のエピタキシャル層３４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
次に、図４に示す如く、ＬＯＣＯＳ酸化膜３７を形成する部分に開口部が設けられた絶縁層をマスクとして用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層３８を形成する。その後、ＬＯＣＯＳ酸化膜３７を形成することで、Ｎ型の拡散層３８をＬＯＣＯＳ酸化膜３７に対して位置精度良く形成することができる。そして、エピタキシャル層３４上に、シリコン酸化膜３９、ポリシリコン膜及びタングステンシリコン膜を、順次、堆積する。公知のフォトリソグラフィ技術を用い、ポリシリコン膜及びタングステンシリコン膜を選択的に除去し、ゲート電極４０を形成する。尚、ゲート電極４０下方のシリコン酸化膜３９はゲート酸化膜として用いられる。その後、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層４１を形成する。Ｎ型の拡散層４１はドレイン領域として用いられる。
次に、図５に示す如く、エピタキシャル層３４上にフォトレジスト４２を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層４３が形成される領域上のフォトレジスト４２に開口部を形成する。その後、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層４３を形成する。
次に、図６（Ａ）に示す如く、エピタキシャル層３４上にフォトレジスト４４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層４５、４６を形成する。Ｎ型の拡散層４５はＰ型の拡散層４３に重畳して形成される。Ｎ型の拡散層４５とＰ型の拡散層４３とが重畳する領域は、Ｎ型の不純物濃度とＰ型の不純物濃度とが補正され、Ｎ型の拡散領域となり、ソース領域として用いられる。一方、Ｎ型の拡散層４６はドレイン領域として用いられ、ドレイン領域はＮ型の拡散層４１、４６とにより二重拡散構造となる。
ここで、図６（Ｂ）はＭＯＳトランジスタのパターン図の一部を示している。点線４７で囲まれる領域が分離領域３６を示し、一点鎖線４８の内側の領域がＰ型の拡散層４３を示し、二点差線４９の内側の領域がＮ型の拡散層４５を示し、三点鎖線５０の内側の領域がＮ型の拡散層４１を示している。図示したように、Ｎ型の拡散層４５が形成されるＰ型の拡散層４３には、その一部にフォトレジスト４４が被覆されている。尚、図６（Ａ）に示すように、Ｎ型の拡散層４５、４６が形成されていない領域にはフォトレジスト４４が被覆されているが、図６（Ｂ）では省略している。
その後、リン（Ｐ）をイオン注入し、Ｐ型の拡散層４３にＮ型の拡散層４５を形成し、フォトレジスト４４を除去する。つまり、Ｐ型の拡散層４３上にフォトレジスト４４が形成されていた領域は、Ｐ型の拡散層４３の状態のままである。
次に、図７に示す如く、エピタキシャル層３４上に絶縁層５１として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層５１にコンタクトホール５２、５３、５４を形成する。
絶縁層５１上にフォトレジスト５５を形成し、コンタクトホール５２が開口した状態となるように、フォトレジスト５５を選択的に除去する。そして、コンタクトホール５２を介してエピタキシャル層３４に、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。このとき、図６（Ｂ）に実線で示すように、コンタクトホール５２は形成されている。コンタクトホール５２の開口領域には、Ｎ型の拡散層４５と、Ｎ型の拡散層４５に周囲を囲まれたＰ型の拡散層４３とが位置している。そのため、コンタクトホール５２から注入されたホウ素（Ｂ）により、Ｐ型の拡散層４３にはＰ型の拡散層５６が形成される。一方、コンタクトホール５２内のＮ型の拡散層４５に注入されたホウ素（Ｂ）は、Ｎ型の不純物濃度とＰ型の不純物濃度との補正により、Ｎ型の拡散層４５の状態のままである。
具体的には、コンタクトホール５２を利用して、２回のイオン注入工程により、Ｐ型の拡散層５６を形成する。Ｐ型の拡散層５６を形成する際の１回目のイオン注入条件は、例えば、ホウ素（Ｂ）を加速電圧４０〜６０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２である。２回目のイオン注入条件は、例えば、ホウ素（Ｂ）を加速電圧７０〜９０ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２である。
つまり、１回目のイオン注入条件では、Ｎ型の拡散層４５と重畳する領域には、Ｐ型の拡散層５６が形成されない条件である。この条件により、ソース電極は、コンタクトホール５２を介してＮ型の拡散層４５とＰ型の拡散層５６との両拡散層と接続することができる。そして、上述した寄生ＮＰＮトランジスタのベース電位とエミッタ電位とを同電位とすることができる。一方、２回目のイオン注入条件では、１回目よりも加速電圧を大きくし、エピタキシャル層３４の深部までホウ素（Ｂ）を注入する。この条件により、Ｎ型の拡散層４５の下方には、コンタクトホール５２の開口形状にＰ型の拡散層５６が形成される。そして、Ｐ型の拡散層４３、５６の抵抗値を低減し、上述したように、寄生ＮＰＮトランジスタのベース−エミッタ間の電位差を小さくし、寄生ＮＰＮトランジスタのＯＮ動作を防止することができる。更に、２回のイオン注入工程により、Ｐ型の拡散層５６の表面領域における不純物濃度も調整できるので、コンタクト抵抗も低減することができる。尚、Ｐ型の拡散層５６を形成するイオン注入工程後のその他工程の熱処理により、Ｐ型の拡散層５６は、コンタクトホール５２の開口形状よりも、若干、横方向拡散する。
また、この製造方法により、コンタクトホール５２の形成位置に合わせて、２回のイオン注入工程により、Ｐ型の拡散層５６を形成できる。そのため、コンタクトホール５２形成前にＰ型の拡散層５６を形成する工程を省略できる。そして、Ｐ型の拡散層５６を形成する際のマスクずれを考慮することなく、ゲート電極４０下方に位置するＰ型の拡散層４３の不純物濃度が高くなることはない。その結果、ＭＯＳトランジスタのＶｔｈ値が変調することを防止することができる。
更に、Ｐ型の拡散層５６を形成するイオン注入工程時に、コンタクトホール５２を利用することで、Ｐ型の拡散層５６とコンタクトホール５２とのマスクずれを考慮する必要がない。例えば、Ｐ型の拡散層５６を形成した後にコンタクトホール５２を形成する場合には、コンタクトホール５２幅に加えて、マスクずれ幅としてコンタクトホール５２の周囲に０．６（μｍ）程度必要とされる。しかしながら、本実施の形態では、マスクずれ幅を考慮する必要はなく、図７に示す断面では、コンタクトホール５２の左右に考慮されるマスクずれ幅（１．２μｍ程度）を省くことができる。そして、ＭＯＳトランジスタサイズを縮小することができる。
更に、Ｐ型の拡散層５６を形成するイオン注入工程時に、絶縁層５１をマスクとして用いて、Ｐ型の拡散層５６を形成する。そのため、フォトレジストをマスクとする場合と比較し、不純物の導入量により開口部近傍のマスクがだれることが無く、１回目のイオン注入工程時に、不純物の導入量の多い工程を行うことができる。この製造方法により、２回目のイオン注入時には、１回目よりも加速電圧が大きくなるが、チャネリングを抑制することができる。これは、１回目の加速電圧の低いイオン注入工程により、エピタキシャル層３４表面にはアモルファス化したスルー膜が形成されているからである。
尚、本実施の形態でのＰ型の拡散層５６が本発明の「バックゲート引き出し領域」に対応する。
最後に、図８に示す如く、コンタクトホール５２、５３、５４内壁等にバリアメタル膜５７を形成する。その後、コンタクトホール５２、５３、５４内をタングステン（Ｗ）膜５８で埋設する。そして、タングステン膜５８上面に、ＣＶＤ法により、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、アルミ−シリコン−銅膜及びバリアメタル膜を選択的に除去し、ソース電極５９及びドレイン電極６０、６１を形成する。尚、図８に示した断面では、ゲート電極への配線層は図示していないが、その他の領域で配線層と接続している。
尚、本実施の形態では、Ｐ型の拡散層４３にＮ型の拡散層４５を形成し、コンタクトホール５２を形成した後に、コンタクトホール５２を利用してＰ型の拡散層５６を形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層４３にＮ型の拡散層４５を形成し、フォトレジストをマスクして用いＰ型の拡散層５６を形成した後にコンタクトホール５２を形成する場合でも良い。この場合でも、Ｐ型の拡散層５６を所望の領域に形成することができ、ＭＯＳトランジスタの寄生ＮＰＮトランジスタの動作トランジスタ動作を抑止することができる。
また、本実施の形態では、Ｐ型の拡散層５６を形成する際に、コンタクトホール５２を介して、加速電圧の異なる２回のイオン注入工程により形成する場合について説明したが、この場合に限定するものではない。例えば、コンタクトホール５２を介して、３回、４回等、複数回のイオン注入工程によりＰ型の拡散層５６を形成する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。 本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）平面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ Ｎチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
４ Ｎ型のエピタキシャル層
５ Ｐ型の拡散層
６ Ｐ型の拡散層
７ Ｎ型の拡散層
８ Ｎ型の拡散層
１０ ゲート電極
１５ コンタクトホール

Claims (7)

  1. 半導体層と、前記半導体層に形成されるドレイン領域、一環状のソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、前記半導体層上面に形成される絶縁層と、前記ドレイン領域、前記ソース領域または前記ゲート電極上の前記絶縁層に形成されたコンタクトホールとを有する半導体装置において、
    前記バックゲート領域内には、前記ソース領域及びバックゲート引き出し領域が形成され、前記バックゲート引き出し領域は、前記ソース領域上のコンタクトホールの開口形状に合わせて、前記ソース領域よりも深部まで形成され、且つ、前記バックゲート引き出し領域は、前記ソース領域に囲まれている領域より、前記ソース領域の深部に形成されている領域の方が広い領域に渡り形成され、
    前記ソース領域と前記ドレイン領域との間に配置される前記バックゲート領域がチャネル領域として用いられることを特徴とする半導体装置。
  2. 前記ソース領域は前記半導体層表面から１．０μｍ以下の深さまで形成されており、前記バックゲート引き出し領域は前記半導体層表面から１．５μｍ以下の深さまで形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 半導体層にバックゲート領域、ドレイン領域を形成し、前記半導体層上にゲート酸化膜及びゲート電極を形成する工程と、
    前記バックゲート領域内の所望の領域上にレジストマスクを被覆した状態でイオン注入を行い、前記レジストマスクを囲むように前記バックゲート領域内にソース領域を形成し、前記ソース領域と前記ドレイン領域との間の前記バックゲート領域をチャネル領域とする工程と、
    前記半導体層上面に絶縁層を形成し、前記バックゲート領域上面であり、前記ソース領域に囲まれた領域が露出するように、前記絶縁層にソース電極用のコンタクトホールを形成する工程と、
    前記ソース電極用のコンタクトホールを介して前記バックゲート領域にイオン注入を行い、前記ソース領域に囲まれた領域及び前記ソース領域よりも深部まで拡散するバックゲート引き出し領域を前記バックゲート領域内に形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記バックゲート引き出し領域を形成する工程では、イオン注入条件の異なる２回のイオン注入工程を行い、１回目の不純物の導入量は２回目の不純物の導入量よりも多いことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記バックゲート引き出し領域を形成する工程では、１回目の不純物の導入量は、前記バックゲート引き出し領域と前記ソース領域とが重畳する領域が前記ソース領域となる条件であることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記バックゲート引き出し領域を形成する工程では、１回目の加速電圧は不純物が前記ソース領域を突き抜けない条件であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
  7. 前記バックゲート引き出し領域を形成する工程では、２回目の加速電圧は不純物が前記ソース領域を突き抜ける条件であり、前記ソース領域より深部に前記コンタクトホールの開口部形状の前記バックゲート引き出し領域を形成することを特徴とする請求項４から請求項６のいずれか１項に記載の半導体装置の製造方法。
JP2005250499A 2005-08-31 2005-08-31 半導体装置及びその製造方法 Expired - Fee Related JP4979212B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005250499A JP4979212B2 (ja) 2005-08-31 2005-08-31 半導体装置及びその製造方法
TW095116015A TW200735187A (en) 2005-08-31 2006-05-05 Semiconductor device and manufacturing method thereof
CN200610094174.4A CN1925168A (zh) 2005-08-31 2006-06-27 半导体装置及其制造方法
US11/504,443 US7391069B2 (en) 2005-08-31 2006-08-11 Semiconductor device and manufacturing method thereof
KR1020060080424A KR100787282B1 (ko) 2005-08-31 2006-08-24 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005250499A JP4979212B2 (ja) 2005-08-31 2005-08-31 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007067127A JP2007067127A (ja) 2007-03-15
JP4979212B2 true JP4979212B2 (ja) 2012-07-18

Family

ID=37817714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005250499A Expired - Fee Related JP4979212B2 (ja) 2005-08-31 2005-08-31 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US7391069B2 (ja)
JP (1) JP4979212B2 (ja)
KR (1) KR100787282B1 (ja)
CN (1) CN1925168A (ja)
TW (1) TW200735187A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8312120B2 (en) * 2006-08-22 2012-11-13 Citrix Systems, Inc. Systems and methods for providing dynamic spillover of virtual servers based on bandwidth
US8493858B2 (en) 2006-08-22 2013-07-23 Citrix Systems, Inc Systems and methods for providing dynamic connection spillover among virtual servers
JP5700649B2 (ja) * 2011-01-24 2015-04-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法
JP5702460B2 (ja) * 2011-03-18 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105723505B (zh) 2014-05-14 2019-03-08 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104658913B (zh) * 2015-02-10 2017-12-05 上海华虹宏力半导体制造有限公司 Nldmos的制造方法
CN109216462A (zh) * 2018-09-04 2019-01-15 深圳市福来过科技有限公司 半导体器件及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5994874A (ja) * 1982-11-22 1984-05-31 Nissan Motor Co Ltd Ｍｏｓトランジスタ
JPS60117778A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置及びその製造方法
TW218424B (ja) * 1992-05-21 1994-01-01 Philips Nv
JP3114592B2 (ja) 1995-11-15 2000-12-04 株式会社デンソー 半導体装置およびその製造方法
TW417307B (en) * 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
JP2001119019A (ja) 1999-10-19 2001-04-27 Nec Corp 半導体装置およびその製造方法
JP2002026328A (ja) 2000-07-04 2002-01-25 Toshiba Corp 横型半導体装置
JP5183835B2 (ja) * 2000-11-02 2013-04-17 ローム株式会社 半導体装置およびその製造方法
JP2002314065A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2002314066A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
JP2004335633A (ja) * 2003-05-06 2004-11-25 Toshiba Lsi System Support Kk 半導体集積回路
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20070026037A (ko) 2007-03-08
US20070052016A1 (en) 2007-03-08
US7391069B2 (en) 2008-06-24
TWI297913B (ja) 2008-06-11
TW200735187A (en) 2007-09-16
KR100787282B1 (ko) 2007-12-20
JP2007067127A (ja) 2007-03-15
CN1925168A (zh) 2007-03-07

Similar Documents

Publication Publication Date Title
US7485922B2 (en) Isolation structure for semiconductor device including double diffusion isolation region forming PN junction with neighboring wells and isolation region beneath
KR100779005B1 (ko) 반도체 장치 및 그 제조 방법
KR100787282B1 (ko) 반도체 장치 및 그 제조 방법
KR100751642B1 (ko) 반도체 장치의 제조 방법
US20070096261A1 (en) Semiconductor device and manufacturing method thereof
KR100825601B1 (ko) 반도체 장치의 제조 방법
JP2006128640A (ja) 半導体装置及びその製造方法
JP4959931B2 (ja) 半導体装置の製造方法
JP2003303960A (ja) 縦型ｍｏｓ半導体装置およびその製造方法
US20070148892A1 (en) Semiconductor device and method of manufacturing the same
US20080001185A1 (en) Semiconductor device and method of manufacturing the same
KR100854218B1 (ko) 반도체 장치 및 그 제조 방법
JP4804734B2 (ja) 半導体装置の製造方法
JP2007165370A (ja) 半導体装置及びその製造方法
JP2008010626A (ja) 半導体装置及びその製造方法
JP5180468B2 (ja) 半導体装置及びその製造方法
KR100789606B1 (ko) 반도체 장치 및 그 제조 방법
US20070145529A1 (en) Semiconductor device and method of manufacturing the same
JP2008010627A (ja) 半導体装置及びその製造方法
JP2008235891A (ja) バイポーラトランジスタ及びその製造方法
JP2007180244A (ja) 半導体装置及びその製造方法
JP2008177543A (ja) 半導体装置及びその製造方法
JP2007227776A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080729

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120403

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120417

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees