JP4837902B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、LSI等の半導体装置は微細化の一途を辿っているが、微細化によるMOSトランジスタの高性能化は限界に近づいており、一般的に普及しているMOSトランジスタの構造を改良してその性能を高める試みがなされている。そのような試みの一つとして、MOSトランジスタのチャネル領域に適度な応力を印加することによりキャリアの移動度を増大させる方法がある。応力の印加の仕方には様々あるが、非特許文献１では、ゲート電極の両側のシリコン基板にリセスを形成し、そのリセス内にソース/ドレインとなるSiGe層をエピタキシャル成長させ、シリコンとSiGeとの格子定数の違いを利用してチャネルに歪みを導入している。非特許文献１によれば、この構造により、P型MOSトランジスタの駆動電流が１０％以上改善されるという顕著な効果があるとされている。
また、非特許文献１の他に、本発明に関連する技術が特許文献１〜４にも開示されている。
特開昭５８−３５９３８ 特開平４−１８０６３３ 特開平７−５０２９３ 国際公開第９８／４０９０９号パンフレット T. Ghani et al. "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors", IEDM Tech Dig., pp.978-980, (2003)
ところで、非特許文献１が開示する構造では、既述のようにSiGe層からチャネルに応力を印加するが、その応力の大きさがゲート幅方向で不均一であったりトランジスタ毎にばらついていたりしたのでは、このトランジスタを量産して広く普及させることはできない。
また、非特許文献１が開示するMOSトランジスタに限らず、シリコン基板にSiGe層用のリセスを形成しない通常のMOSトランジスタでも、新しいデバイス等を開発する際には、試験用のMOSトランジスタを作製してその特性が評価される。その特性の中でも、チャネル内のキャリア分布はトランジスタの性能に大きく影響を与えるので、キャリア分布を直接測定するのが好ましいが、現在に至るまでその測定方法は確立されていない。
本発明の目的は、チャネルに応力が印加されるMOSトランジスタの特性ばらつきを防ぐことができる半導体装置を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の上に順に形成されたゲート絶縁膜及びゲート電極と、前記ゲート電極の横の前記半導体基板の穴に形成された、チャネルに応力を印加するソース／ドレイン材料層とを有し、前記穴の前記ゲート電極寄りの側面が、二つの異なる（１１１）面で構成され、該側面の断面形状が前記ゲート電極の下側に凹んだ凹状であることを特徴とする半導体装置が提供される。
このような半導体装置によれば、ソース/ドレイン材料層が形成される穴の側面が、半導体基板の結晶面で構成されるので、結晶面ではない曲面によって穴の側面が構成される特許文献１と比較して、ゲート電極下のチャネルに応力が安定して印加され、MOSトランジスタの特性の素子間でのばらつきが抑制される。
そのような穴の側面は、半導体基板の二つの結晶面で構成され、該側面の断面形状が凹状であってもよい。このような断面形状によれば、半導体基板よりも深いところに応力のピークがあるので、半導体基板とゲート絶縁層の界面特性が応力によって劣化し難くなり、MOSトランジスタの駆動特性を高めながらその信頼性をも良好にすることができる。
本発明に係る半導体装置よれば、ソース/ドレイン材料層が形成される穴の側面を半導体基板の結晶面で構成するようにしたので、ソース/ドレイン材料層からチャネルに向かって印加される応力の素子間のばらつきを防止でき、半導体装置の信頼性を高めることができる。
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
SiGe層を成長させるためのシリコン基板のリセスは、一般的に使用されるKOHや沸硝酸をエッチング液とするウエットエッチングでも形成することができる。しかし、これらのエッチング液を使用したのでは、特許文献１の図１に示されるように、上記のリセスの側面が緩やかな曲面となるため、リセスの形状を制御するのが困難でとなる。そのため、リセスの側面の形状が素子毎にばらついて、MOSトランジスタの特性が素子毎に変動する恐れがある。
また、上記のウエットエッチングに代えてドライエッチングを使用したのでは、プラズマによってリセスの表面がダメージを受けるので、リセス上にエピタキシャル成長されるSiGe層に格子欠陥が入る恐れがある。
これらの点に鑑み、本願発明者は、KOHや沸硝酸に代わるエッチング液を模索して、TMAH(テトラメチルアンモニウムハイドライド)溶液が上記のリセスを形成するのに好適なエッチング液となり得ることを見出した。更に、アルカリ溶液、アルコール、及び水を混合してなる有機アルカリ溶液も上記のエッチング液として好適であることが見出された。
そこで、以下に、このTMAHと有機アルカリ溶液のエッチング特性を調査するために本願発明者が行った実験について説明する。
（a）エッチング選択性
図１は、シリコンと二酸化シリコンに対するTMAH溶液のエッチング選択性を調査するために使用されたサンプルの断面図である。これらのサンプルのうち、サンプルS１は次のようにして作製された。
まず、シラン（SIH4）を用いるプラズマCVD(Chemical Vapor Deposition)法により、シリコン基板１の上に二酸化シリコン層２を形成した後、シランを反応ガスとするLPCVD(Low Pressure CVD：減圧CVD)によりポリシリコン層３を厚さ100nmに形成した。その後、ポリシリコン層３の表面を硝酸に曝して酸化することにより厚さ1.0nm程度の酸化膜４を形成した。
一方、サンプルS２は、サンプルS１と同様にしてポリシリコン層３を形成した後、その表面を弗酸に曝して水素終端したものであり、サンプルS１の酸化膜４は形成しなかった。
その後、純水にTMAHを溶解してなる５〜３０％の体積濃度のTMAH溶液を作製し、このTMAH溶液で上記のサンプルS１、S２をウエットエッチングした。そして、このエッチングを所定時間行った後、サンプルS１の自然酸化膜４と、サンプルS２のポリシリコン層３のそれぞれの膜厚を膜厚計によって測定し、その測定結果をこれらの膜の初期膜厚と比較することにより、エッチング量を見積もった。その結果は図２のようになった。
図２の横軸はTMAH溶液によるエッチング時間を示し、縦軸はエッチング後のポリシリコン層３の厚さを示す。
図２から明らかなように、自然酸化膜４を形成したサンプルS１ではエッチングが全く進行しないのに対し、ポリシリコン層３が露出しているサンプルS２ではエッチング時間の進行と共にポリシリコン層３がエッチングされる。
以上の結果より、TMAH溶液の二酸化シリコンに対するエッチングレートは０nm/minと見做してよく、一方、シリコンのエッチングレートは有限値となることが明らかとなった。更に、本願発明者が行った別の実験結果によれば、TMAH溶液によるシリコンのエッチレートはTMAH溶液の温度に依存することも明らかとなった。
図３は、TMAH溶液に代えて有機アルカリ溶液を使用し、上記と同じ実験を行って得られたグラフである。その有機アルカリ溶液は、純水中に水酸化アンモニウムを投入して２０wt%以上の濃度の水酸化アンモニウム溶液を作製した後、この水酸化アンモニウム溶液にIPA(イソプロピルアルコール)を２wt%以上の濃度で溶解して作製された。
図３に示されるように、有機アルカリ溶液も、シリコンを選択的にエッチングし、二酸化シリコンをエッチングしないことが明らかとなった。
なお、有機アルカリ溶液は上記に限定されず、水酸化アンモニウム溶液とは別のアルカリ溶液と、IPA等の重アルコールとの混合溶液を有機アルカリ溶液として使用してよい。
（b）TMAH溶液のエッチングレートの不純物濃度依存性
上記した図２、図３の実験では、ポリシリコン層３に対して不純物を導入しなかったが、ポリシリコン層３のエッチングレートが不純物濃度に依存すると推測される。この点を確かめるため、本願発明者は次のような実験を行った。
この実験では、先のサンプルS２と同じ構造のサンプルを３個用意した。そして、これらのサンプルのうちの二つのポリシリコン層３に、それぞれn型不純物として砒素、p型不純物としてホウ素をイオン注入した。そのイオン注入におけるドープ量は１．０×１０17cm-3〜２．０×１０21cm-3とした。また、残りの一つのサンプルにおけるポリシリコン層３には不純物を導入せずにノンドープとした。
その後、これらのサンプルのポリシリコン層３を所定時間だけTMAH溶液に曝し、ポリシリコン層３のエッチング量を調査した。その結果を図４に示す。
図４に示されるように、ノンドープの場合と比較して、n型不純物（砒素）が導入された場合にはポリシリコン層３のエッチングレートが速くなることが明らかとなった。一方、p型不純物（ホウ素）が導入された場合には、ノンドープの場合よりもポリシリコン層３のエッチングレートが遅くなることが明らかとなった。更に、本願発明者が行った別の実験によれば、図４のホウ素のドープ量を更に１０倍にすると、ポリシリコン層３のエッチングがほぼ進行しなくなることも明らかとなった。
（２）第２実施形態
次に、第１実施形態で明らかとなったTMAH溶液と有機アルカリ溶液のエッチング特性を利用してシリコン基板にリセスを形成し、そのリセス内のSiGe層をソース/ドレインとするMOSトランジスタを作製する方法について説明する。
図５〜図６は、本実施形態に係る半導体装置の製造途中の断面図である。
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、表面の面方位が（００１）のp型シリコン（半導体）基板１０にSTI(Shallow Trench Isolation)用の素子分離溝１０ｇを形成した後、この素子分離溝１０ｇ内に素子分離絶縁膜１１として二酸化シリコン層を埋め込む。その後、シリコン基板１０にn型不純物として例えばリンを用いた場合は加速エネルギ約３００KeV以上、ドーズ量１×１０13cm-2以上の条件でイオン注入することにより、素子分離絶縁膜１１で画定されるp型MOSトランジスタ形成領域にnウエル１２を形成する。
なお、p型MOSトランジスタの他にn型MOSトランジスタを作製してCMOS構造とする場合には、更にn型MOSトランジスタ形成領域におけるシリコン基板１０に、加速エネルギ１００KeV以上、ドーズ量１×１０13cm-2以上の条件でp型不純物として例えばボロンをイオン注入して、pウエル（不図示）を形成する。この場合、p型とn型の不純物の打ち分けは、シリコン基板１０上の不図示のレジストパターンを用いて行われ、このレジストパターンはイオン注入の後にウエット処理で除去される。
次いで、シリコン基板１０の表面を熱酸化し、二酸化シリコンよりなるゲート絶縁膜１３を厚さ約0.5〜5.0nmに形成する。ここで、ゲート絶縁膜１３として、二酸化シリコンに微量の窒素を添加したゲート絶縁膜を用いてもよい。更に、シランを用いるLPCVDにより、ゲート絶縁膜１３の上にポリシリコン層１４を厚さ約10〜300nmに形成した後、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度の濃度のp型不純物をポリシリコン層１４にイオン注入する。本実施形態では、そのようなp型不純物としてボロンを採用し、ゲート電極全体で十分に高濃度になるように加速エネルギ約0.5〜20KeV、ドーズ量約1×1014〜1×1017cm-2の最適化された条件で上記のポリシリコン層１４にイオン注入する。
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィによりポリシリコン層１４をパターニングしてゲート電極１４ｃとする。
実施例ではゲート加工後に薄いスペーサを形成せずにエクステンションおよびポケット形成を行うプロセスで述べるが、エクステンションとゲートの最適なオーバーラップを形成するため5〜20nmの薄いスペーサを形成した後エクステンションおよびポケット注入を行う方法も可能である。また、nMOSあるいはpMOSのどちらか一方にのみスペーサを形成させる方法も可能である。スペーサの膜構成、形状には頓着せず、スペーサとしての機能を持つものであれば可能である。
続いて、ゲート電極１４ｃをマスクにしてシリコン基板１０にp型不純物として例えばボロンを加速エネルギ約0.2〜1.0KeV、ドーズ量約1×1014〜2×1015cm-2、ティルト角0〜15度の条件でイオン注入することにより、ゲート電極１４ｃの第１、第２側面１４ａ、１４ｂの横のシリコン基板１０に第１、第２ソース/ドレインエクステンション１６ａ、１６ｂを浅く形成する。同じ箇所に、ショートチャネル効果を抑制するためのポケット注入を例えば、アンチモンを加速エネルギ30-80 keV、ドーズ量1×1013〜2×1014cm-2、ティルト角0-35度の条件で行う。ソース/ドレインエクステンション注入イオン種にBF2を用いる場合、エネルギを1〜2.5keV、ドーズを倍に設定することで最適条件になる。上記の最適条件はスペーサの有無、厚さによって変わり、スペーサがある場合、ポケットはエネルギ深め、エクステンションはドーズ多めに誘導し、最適な条件とする必要がある。また、砒素、リン、アンチモン等を用いたポケット注入も可能であり、それをエクステンション注入前後に行ってもよい。
その後、シランを用いるプラズマCVD法により、基板温度を約600℃以下とする条件下で、第１サイドウォール用絶縁層１５として二酸化シリコン層を全面に形成し、この第１サイドウォール用絶縁層１５でゲート電極１４ｃの第１、第２側面１４ａ、１４ｂを覆う。なお、二酸化シリコン層に代えて、窒化シリコン層を第１サイドウォール用絶縁層１５として形成してもよい。
次に、図５（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、プラズマエッチングにより、第１サイドウォール用絶縁層１５をエッチバックして、第１、第２側面１４ａ、１４ｂに第１サイドウォール１５ａ、１５ｂとして残す。また、このエッチングでは、第１サイドウォール１５ａ、１５ｂで覆われていない部分のゲート絶縁膜１３もエッチングされ、ゲート絶縁膜１３がゲート電極１４ｃの下にのみ残る。
更に、ゲート電極１４ｃと第１サイドウォール１５ａ、１５ｂとをマスクにしてシリコン基板１０にp型不純物（第１導電型不純物）として例えばボロンをイオン注入する。これにより、ソース/ドレインエクステンション１６ａ、１６ｂよりも深くて濃いソース/ドレイン領域１７ａ、１７ｂがゲート電極１４ｃの横のシリコン基板１０に形成される。
その後に、例えば基板温度約950〜1050℃の条件で活性化アニールを行い、ソース/ドレイン領域１７ａ、１７ｂ内の不純物を活性化させる。必要に応じて、この熱処理を省略してもよい。
次に、図５（ｄ）に示す断面構造を得るまでの工程について説明する。
まず、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始する。このとき、図２に示した実験結果のように、TMAH溶液はシリコンのみを選択的にエッチングし、二酸化シリコンはエッチングされない。従って、このエッチングでは、第１サイドウォール１５ａ、１５ｂと素子分離絶縁膜１１がエッチングマスクとして機能し、これらで覆われていない部分のシリコン基板１０が選択的にエッチングされることになる。
また、図４に示した実験結果のように、p型不純物がドープされたシリコンはTMAH溶液に対するエッチング速度が遅くなるので、図５（ａ）の工程においてp型不純物としてボロンが高濃度にイオン注入されたゲート電極１４ｃは、このTMAH溶液によって殆どエッチングされない。
しかも、TMAH溶液によるエッチングでは、非特許文献１のような曲面ではなく、シリコン基板１０の（１１１）面が綺麗に表出するので、この（１１１）面を第１、第２側面１０ｃ、１０ｄとする第１、第２リセス（穴）１０ａ、１０ｂが形成されることになる。
その第１、第２リセス１０ａ、１０ｂの深さは、エッチング時間によって制御され、本実施形態では約20〜70nm程度の最適な値とする。
また、上記のエッチングは横方向にも進行するので、各リセス１０ａ、１０ｂのゲート電極１４ｃ寄りの上端部１０ｅ、１０ｆが第１サイドウォール１５ａ、１５ｂの下に距離ｄだけ入り込むことになる。記述のように、TMAH溶液に対するシリコン基板１０エッチングレートは、シリコン中の不純物濃度に依存するので、上記の距離ｄは、ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂの不純物濃度を調整することで制御可能となる。
また、図２の実験結果で示されるように、二酸化シリコンはTMAH溶液に対して殆どエッチングされない。そのため、TMAH溶液によるエッチングでリセス１０ａ、１０ｂを形成しているとき、二酸化シリコンよりなるサイドウォール１５ａ、１５ｂの近くでのシリコン基板１０のエッチングレートが落ちるので、エッチングによって上端部１０ｅがサイドウォール１５ａ、１５ｂの下方に入り込む速度が他の部分に比べて鈍り、上記の入り込み量ｄを制御し易くなる。更に、その入り込み量ｄは、第１サイドウォール用絶縁層１５を形成するときの基板温度によっても決定されるので、その基板温度によっても入り込み量ｄを制御することができる。これについては、後述の各実施形態においても同様である。
なお、TMAH溶液に代えて有機アルカリ溶液を用いても、第１、第２側面１０ｃ、１０ｄに綺麗な（１１１）面を出せると共に、各リセス１０ａ、１０ｂの入り込み量ｄを制御することができる。
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、エピタキシャル成長用のチャンバ（不図示）内にシリコン基板１０を入れ、基板温度を安定させる。その後、シラン系ガス等を上記のチャンバ内に供給することにより、Ge濃度が3〜30%のSiGe層を各リセス１０ａ、１０ｂ内に選択的にエピタキシャル成長させる。そのSiGe層は、シリコン上にのみ選択的に成長し、二酸化シリコンよりなる素子分離絶縁膜１１や第１サイドウォール１５ａ、１５ｂの上には成長しない。
その後、各リセス１０ａ、１０ｂの底面から測った上記のSiGe層の厚さが約20〜120nm程度の最適値となったところでエピタキシャル成長を停止し、得られたSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
ソース/ドレイン材料層１８ａ、１８ｂの厚さは上記に限定されないが、本実施形態のようにシリコン基板１０の表面よりも高くソース/ドレイン材料層１８ａ、１８ｂの上面を形成することにより、その上面とnウエル１２の底面との距離が長くなる。これにより、nウエル１２の底面におけるp-n接合と、ソース/ドレイン材料層１８ａ、１８ｂ上に後で形成される導電性プラグとの距離が長くなり、上記のp-n接合におけるジャンクションリークを抑制することができ、トランジスタの信頼性を高めることができる。
また、上記では、ソース/ドレイン領域１７ａ、１７ｂを形成した後にソース/ドレイン材料層１８ａ、１８ｂを形成したが、これらの形成順序は特に限定されず、ソース/ドレイン材料層１８ａ、１８ｂを形成した後にソース/ドレイン領域１７ａ、１７ｂを形成してもよい。
次に本実施形態では、ソース/ドレイン材料層１８ａ、１８ｂにp型不純物としてボロンを加速エネルギ約0.5-20 KeV、ドーズ量約1×1014〜1×1016cm-2の最適化された条件でイオン注入する。その後に、例えば基板温度約950〜1050℃の条件で活性化アニールを行い、ソース/ドレイン領域１８ａ、１８ｂ内の不純物を活性化させる。ソース/ドレイン領域１８ａ、１８ｂを形成する際にIn situドープを行った場合は、不純物注入及び熱処理を省略してもよい。
続いて、図６（ｂ）に示すように、スパッタ法により高融点金属層として例えばニッケル層を形成した後熱処理でニッケルとシリコンとを反応させることにより、ソース/ドレイン材料層１８ａ、１８ｂの上に第１、第２ニッケルシリサイド層１９ａ、１９ｂを形成する。そのニッケルシリサイド層はゲート電極１４ｃの表層にも形成され、それによりゲート電極１４ｃはポリサイド構造となる。その後に、未反応のニッケル層をウエットエッチングして除去する。
なお、ニッケル層に代えて、コバルト層を高融点金属層として形成してもよい。
次に、図６（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、プラズマCVD法により全面にカバー絶縁層２０として窒化シリコン層を形成した後、埋め込み性の良いHDPCVD(High Density Plasma CVD)法により二酸化シリコン層を厚に形成し、それを層間絶縁層２１とする。その後に、ゲート電極１０ｃ等の凹凸を反映して層間絶縁層２１の上面に形成された凹凸を平坦化するために、CMP(Chemical Mechanical Polishing)法によって層間絶縁層２１の上面を研磨して平坦化する。
次いで、フォトリソグラフィ法により層間絶縁層２１とカバー絶縁層２０とをパターニングして、ニッケルシリサイド層１９ａ、１９ｂに至る深さの第１、第２ホール２１ａ、２１ｂを形成する。そして、その第１、第２ホール２１ａ、２１ｂ内と層間絶縁層２１の上面に、スパッタ法によりグルー層としてTiN層を形成し、更にその上にCVD法によりタングステン層を形成して、そのタングステン層により各ホール２１ａ、２１ｂを完全に埋め込む。その後、層間絶縁層２１上に形成された余分なタングステン層とグルー層とをCMP法により研磨して除去し、これらの膜を各ホール２１ａ、２１ｂ内に第１、第２導電性プラグ２２ａ、２２ｂとして残す。
この後は、各導電性プラグ２２ａ、２２ｂと電気的に接続される金属配線を層間絶縁層２１上に形成する工程に移るが、その詳細は説明する。
以上により、ソース/ドレイン材料層１８ａ、１８ｂがリセス１０ａ、１０ｂ内に埋め込まれて成るp型MOSトランジスタTRの基本構造が完成したことになる。
そのMOSトランジスタTRでは、ソース/ドレイン材料層１８ａ、１８ｂとシリコン基板１０との格子定数のミスマッチによって、シリコン基板１０内のシリコン原子が大きなSiGe格子間隔に整合するように強制的に引き伸ばされ、同図の矢印の方向の応力がゲート電極１４ｃ下のチャネルに印加される。その結果、応力が印加されない場合よりもチャネルにおけるキャリアの移動度が向上し、MOSトランジスタの駆動能力を高めることができる。
上記した実施形態によれば、図５（ｄ）の工程において、第１、第２リセス１０ａ、１０ｂを形成するエッチング液としてTMAH溶液や有機アルカリ溶液を使用したので、それぞれのリセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄに一枚の（１１１）面が自動的に現れ、各リセス１０ａ、１０ｂの形状を制御するのが容易となる。従って、上記のMOSトランジスタをシリコン基板１０に集積形成しても、第１、第２側面１０ｃ、１０ｄが曲面となる非特許文献１と比較して、それぞれのMOSトランジスタ毎にリセス１０ａ、１０ｂの形状がばらつき難くなる。これにより、MOSトランジスタの特性の素子間でのばらつきを抑制することができ、LSI等の半導体装置の信頼性を向上させることができる。
図７は、本実施形態に則してリセス１０ａ、１０ｂを形成し、そのリセス１０ａ、１０ｂのSEM(Scanning Electron Microscope)像を基にして描いた図である。これに示されるように、第１、第２リセス１０ａ、１０ｂの側面を構成する第１、第２側面１０ｃ、１０ｄに（１１１）面が現れている。
各リセス１０ａ、１０ｂが第１サイドウォール１５ａ、１５ｂ下へ入り込む距離ｄは特に限定されない。
図８は、第サイドウォール用絶縁層１５を形成するときの基板温度を調整することにより、上記の距離ｄを大きくした場合のSEM像を基にして描いた図である。
このように入り込み量ｄを大きくとると、リセス１０ａ、１０ｂの上端１０ｃ、１０ｄとゲート電極１０ｃ下のチャネルとの距離が近くなるので、上端１０ｅ、１０ｆからチャネルに応力を効率的に印加することができるようになる。このような利点は、後述の各実施形態でも得ることができる。
なお、本実施形態は上記に限定されない。例えば、SiGe層に代えて、Pt（プラチナ）等の貴金属よりなる金属層でソース/ドレイン材料層１８ａ、１８ｂを構成してもよい。その場合、作成されるトランジスタTRはショットキートランジスタとなる。これについては後述の各実施形態においても同様である。
（３）第３実施形態
次に、本発明の第３実施形態に係る半導体装置の製造方法について説明する。
図９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図９において、第２実施形態で既に説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、第２実施形態に従って、図５（ａ）に示した構造を完成させる。但し、第２実施形態では、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度に十分濃い濃度のp型不純物をポリシリコン層１４にイオン注入したが、本実施形態では、TMAH溶液によってポリシリコン層１４が途中までエッチングされる程度の薄い濃度のp型不純物をポリシリコン１４のイオン注入する。本実施形態では、そのようなp型不純物としてボロンを採用し、それを加速エネルギ約0.5〜20KeV、ドーズ量約1×1013〜5×1015cm-3の条件で上記のポリシリコン層１４にイオン注入する。
その後に、既述の第２実施形態に従って図５（ｃ）に示す構造を得る。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始する。このとき、ゲート電極１４ｃを構成するポリシリコン層１４に導入されるp型不純物の濃度を予め低くしておいたので、このエッチングではシリコン基板１０だけでなく、ゲート電極１４ｃの上面もエッチングされる。
そして、第１、第２リセス１０ａ、１０ｂの深さが約20〜70nmとなり、ゲート電極１４ｃの厚さが約30〜150nm程度にまで薄くなったところで上記のエッチングを停止する。これにより、図示のように、第１、第２側面１０ｃ、１０ｄが（１１１）面で構成される第１、第２リセス１０ａ、１０ｂが形成される共に、ゲート電極１４ｃの高さが第１サイドウォール１５ａ、１５ｂよりも低い構造が得られることになる。
続いて、図９（ｂ）に示すように、既述の図６（ａ）の工程を行うことにより、第１、第２ソース/ドレイン材料層１８ａ、１８ｂとなるSiGe層を第１、第２リセス１０ａ、１０ｂ内に選択的にエピタキシャル成長させる。
次に本実施形態では、ソース/ドレイン材料層１８ａ、１８ｂにp型不純物としてボロンを加速エネルギ約0.5-20 KeV、ドーズ量約1×1014〜1×1016cm-2の最適化された条件でイオン注入する。その後に、例えば基板温度約950〜1050℃の条件で活性化アニールを行い、ソース/ドレイン領域１８ａ、１８ｂ内の不純物を活性化させる。ソース/ドレイン領域１８ａ、１８ｂを形成する際にIn situドープを行った場合は、不純物注入及び熱処理を省略してもよい。次に、図９（ｃ）に示すように、第１、第２ソース/ドレイン材料層１８ａ、１８ｂとゲート電極１４ｃのそれぞれの上に、スパッタ法により高融点金属層としてニッケル層をに形成した後、熱処理でニッケルとシリコンとを反応させ、SiGe層よりなる第１、第２ソース/ドレイン材料層１８ａ、１８ｂの上にニッケルシリサイド層１９ａ、１９ｂを形成する。このシリサイド化はゲート電極１４ｃにおいても起きるが、図９（ａ）の工程においてゲート電極１４ｃの厚さを予め薄くしておいたので、シリサイド化がゲート電極１４ｃの全てに及び、ゲート電極１４ｃがニッケルシリサイドよりなるメタルゲートとなる。
なお、ニッケル層に代えて、コバルト層或いは白金層、或いはそれらの混合物層を高融点金属層として採用してもよい。
この後は、既述の図６（ｃ）の工程を行うことにより、MOSトランジスタの基本構造を完成させる。
以上説明した本実施系形態によれば、第２実施形態と同じようにして各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄを一枚の（１１１）面で構成することができる。
更に、本実施形態では、ゲート電極１４ｃへ導入されるp型不純物の濃度を第２実施形態よりも低くして、TMAH溶液によるリセス１０ａ、１０ｄの形成と同時にゲート電極１４ｃがエッチングされてその高さが低くなるようにした。
このようにすることで、第１、第２ソース/ドレイン材料層１８ａ、１８ｂをシリサイド化してニッケルシリサイド層１９ａ、１９ｂを形成するのと同時に、ゲート電極１４ｃがシリサイド化されてメタルゲートとなるので、メタルゲートとリセス１０ａ、１０ｂのそれぞれの形成プロセスを両立させることが可能となる。
なお、上記では、各リセス１０ａ、１０ｂを形成する際にTMAH溶液をエッチング液として使用したが、これに代えて有機アルカリ溶液を使用しても上記と同様の利点を得ることができる。
（４）第４実施形態
次に、本発明の第４実施形態に係る半導体装置の製造方法について説明する。
図１０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１０において、第２実施形態で既に説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、既述の第２実施形態に従って図５（ｃ）に示した断面構造を得た後に、図１０（ａ）に示すように、シリコン基板１０、第１サイドウォール１５ａ、１５ｂ、及びゲート電極１４ｃの上に第２サイドウォール用絶縁層２５として二酸化シリコン層を厚さ約5〜100nmに形成する。その二酸化シリコン層の形成方法は特に限定されないが、本実施形態ではシランを反応ガスとして使用するプラズマCVD法によりその二酸化シリコン層を形成する。また、二酸化シリコン層に代えて窒化シリコン層を第２サイドウォール用絶縁層２５として形成してもよい。
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、プラズマエッチングにより、第２サイドウォール用絶縁層２５をエッチバックして、第１サイドウォール１５ａ、１５ｂの側面に第２サイドウォール２５ａ、２５ｂとして残す。このように二層の絶縁層で構成されるサイドウォール２６ａ、２６ｂは二重サイドウォールとも呼ばれる。
続いて、第２サイドウォール２５ａ、２５ｂとゲート電極１４ｃとをマスクにして、シリコン基板１０にn型不純物として例えば砒素を加速エネルギ約3〜20KeV、ドーズ量1×1014〜5×1015cm-2の条件でイオン注入する。これにより、シリコン基板１０において、第１導電型（p型）のソース/ドレインエクステンション１６ａ、１６ｂよりも更に深いところに、第２導電型（n型）の第１、第２不純物拡散領域２７ａ、２７ｂが形成される。
次に、図１０（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことによりシリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン基板１０に、ソース/ドレインエクステンション１６ａ、１６ｂよりも深い約20〜80nmの深さを有する第１、第２リセス１０ａ、１０ｂを形成する。
このとき、図４で説明した実験結果から明らかなように、n型不純物が導入されたシリコンは、p型不純物が導入されたシリコンと比較してTMAH溶液に対するエッチングレートが高くなる。そのため、n型不純物（砒素）が導入された第１、第２不純物拡散領域２７ａ、２７ｂは、p型不純物（ボロン）が導入された第１、第２ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂと比較して、TMAH溶液によるエッチングが速く進行する。
このように二つの層によってエッチングレートが異なると、これらの層の界面を境にして異なるエッチング面が表出する。従って、各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄにおいて、p型の第１、第２不純物拡散領域２７ａ、２７ｂに接する部分では（１１１）面が現れるのに対し、n型の第１、第２ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂに接する部分では、上記とは別の（１１１）面が現れる。
その結果、本実施形態では、第１、第２側面１０ｃ、１０ｄがそれぞれ二つの異なる（１１１）面で構成され、第１、第２側面１０ｃ、１０ｄの断面形状が、ゲート電極１４ｃの下側に凹んだ凹状となる第１、第２リセス１０ａ、１０ｂが得られることになる。
なお、このような断面形状のリセス１０ａ、１０ｂは、TMAH溶液に代えて有機アルカリ溶液を用いても形成することができる。
その後に、既述の図６（ａ）の工程を行うことにより、図１０（ｄ）に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行うことにより、MOSトランジスタの基本構造を完成させる。
以上説明した本実施形態によれば、図１０（ｂ）に示したように、p型の第１、第２ソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂよりも更に深いところに、これらとは導電型が反対のn型の第１、第２不純物拡散領域２７ａ、２７ｂを形成した。この導電型の違いに起因して、図１０（ｃ）の工程においてTMAH溶液により第１、第２リセス１０ａ、１０ｂを形成するとき、これらのリセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄのそれぞれに異なる（１１１）面が現れ、第１、第２側面１０ｃ、１０ｄの断面形状がゲート電極１４ｃの下側に凹んだ凹状となる第１、第２リセス１０ａ、１０ｂが得られる。
図１１は、本実施形態に従ってリセス１０ａ、１０ｂを形成し、そのリセス１０ａ、１０ｂのSEM像を基にして描いた図である。これに示されるように、第１、第２リセス１０ａ、１０ｂのそれぞれの側面には、二つの異なる（１１１）面が現れている。
このようなリセス形状によれば、図１０（ｄ）の矢印で示されるように、シリコン基板１０よりもやや深いところに応力のピークがあるので、シリコン基板１０とゲート絶縁層１３の界面特性が応力によって劣化し難くなり、MOSトランジスタの駆動特性を高めながらその信頼性をも良好にすることができる。
（５）第５実施形態
次に、本発明の第５実施形態に係る半導体装置の製造方法について説明する。
図１２、図１３は、本実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第２〜第４実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
以下に説明するように、本実施形態では、半導体基板としてSOI(Silicon on Insulator)基板を使用する。
最初に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３１の上に埋め込み絶縁層３２とシリコン層３３とを形成してなるSOI基板３０を例えば張り合わせ法等により作製し、埋め込み絶縁層３２に至る深さの素子分離溝３３ｇをシリコン層３３に形成する。更に、その素子分離溝３３ｇに素子分離絶縁膜１１として二酸化シリコン層を埋め込む。
シリコン層３３の面方位は特に限定されないが、本実施形態では面方位が（００１）となるようにシリコン層３３を形成する。また、埋め込み絶縁層３２としては例えば厚さ5〜100nmの二酸化シリコン層が形成される。
次に、図１２（ｂ）に示すように、シリコン層３３にn型不純物としてリンを加速エネルギ約３００KeV以上、ドーズ量１×１０13cm-3以上の条件でイオン注入することにより、素子分離絶縁膜１１で画定されるp型MOSトランジスタ形成領域にnウエル３４を形成する。
次いで、シリコン層３３の表面を熱酸化し、二酸化シリコンよりなるゲート絶縁膜１３を厚さ約0.5〜5.0nmに形成する。ここで、ゲート絶縁膜１３として、二酸化シリコンに微量の窒素を添加したゲート絶縁膜を用いてもよい。更に、シランを用いるLPCVDにより、ゲート絶縁膜１３の上にポリシリコン層１４を厚さ約10〜300nmに形成した後、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度に、第２実施形態と同様の濃度のp型不純物をポリシリコン層１４にイオン注入する。
その後に、既述の図５（ｂ）、図５（ｃ）の工程を行うことにより、図１２（ｃ）に示す構造を得る。その構造では、ゲート電極１４ｃの横のシリコン層３３に、第１、第２ソース/ドレインエクステンション１６ａ、１６ｂとソース/ドレイン領域１７ａ、１７ｂとが形成される。
次に、図１２（ｄ）に示すように、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン層３３に深さが約5〜50nmの第１、第２リセス３３ａ、３３ｂを形成する。
図２に示した実験結果より、TMAH溶液はシリコンのみを選択的にエッチングして、二酸化シリコンをエッチングしない。従って、このエッチングでは、二酸化シリコンで構成されるゲート絶縁膜１３と埋め込み絶縁層３２の近傍でのシリコン層３３のエッチング速度が低下するのに対し、これらの絶縁層から離れた部分でのエッチング速度が速まる。このようなエッチング速度の違いにより、各リセス３３ａ、３３ｂの側面を構成する第１、第２側面３３ｃ、３３ｄは、単一の結晶面とはならず、それぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
このような断面形状のリセス３３ａ、３３ｂは、TMAH溶液に代えて有機アルカリ溶液を用いても形成することができる。
その後に、既述の図６（ａ）の工程を行うことにより、図１３に示すように、各リセス３３ａ、３３ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行うことにより、MOSトランジスタの基本構造を完成させる。
以上説明した本実施形態によれば、図１２（ｄ）で説明したTMAH溶液によるエッチングにおいて、ゲート絶縁膜１３の近傍や、SOI基板３０を構成する埋め込み絶縁膜３２の近傍で、シリコン層３３のエッチング速度が低下する。その結果、シリコン層３３のエッチング速度が深さによって異なるようになるので、上記のエッチングによって得られる第１、第２リセス３３ａ、３３ｂの第１、第２側面３３ｃ、３３ｄがそれぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
このような断面形状のリセス３３ａ、３３ｂに形成された第１、第２ソース/ドレイン材料層１８ａ、１８ｂは、図１２の矢印に示すように、シリコン層３３の上面と下面で強い応力を生成し、（１１１）面同士が交差する膜の中途部では応力が弱くなるという応力分布を得ることができる。
（６）第６実施形態
次に、本発明の第６実施形態に係る半導体装置の製造方法について説明する。
図１４は、本実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第２〜第４実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
既述の第５実施形態では、SOI基板３０を用いることにより、断面形状が凸状となる第１、第２リセス３０ａ、３０ｂを形成した。これに対し、本実施形態では、SOI基板ではなく通常のシリコン基板を用いて上記と同じ断面形状のリセスを形成する。
最初に、既述の図５（ａ）〜（ｃ）の工程を行い、図１４（ａ）に示す断面構造を得る。
続いて、図１４（ｂ）に示すように、ゲート電極１４ｃと第１、第２サイドウォール１５ａ、１５ｂとをマスクにしながら、TMAH溶液によるエッチングを遅らせる効果のあるp型不純物としてボロンをシリコン基板１０にイオン注入して、p型の第３、第４不純物拡散領域３５ａ、３５ｂを形成する。このイオン注入の条件としては、p型のソース/ドレインエクステンション１６ａ、１６ｂやソース/ドレイン領域１７ａ、１７ｂよりも高濃度且つ深くなるような条件が採用される。本実施形態では、そのような条件として、例えば加速エネルギ約1〜20KeV、ドーズ量約5×1014〜2×1016cm-2程度の条件のボロン注入を用いる。そのようなイオン注入の結果、ソース/ドレイン領域１７ａ、１７ｂよりも深い部分のシリコン基板１０にまで濃く拡がるp型の第３、第４不純物拡散領域３５ａ、３５ｂが形成されることになる。
その後に、第２実施形態と同じ条件を採用して活性化アニールを行い、ソース/ドレイン領域１７ａ、１７ｂ内の不純物を活性化させる。
なお、その第３、第４不純物拡散領域３５ａ、３５ｂとソース/ドレイン領域１７ａ、１７ｂとの形成順序は上記に限定されない。例えば、上記とは順番を逆にし、第３、第４不純物拡散領域３５ａ、３５ｂを形成した後にソース/ドレイン領域１７ａ、１７ｂを形成してもよい。
続いて、図１４（ｃ）に示すように、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン基板１０に深さが約30〜120nmの第１、第２リセス１０ａ、１０ｂを形成する。
図２及び図３で説明したように、TMAH溶液によるシリコンのエッチングは、二酸化シリコンや、高濃度のp型不純物が導入されたシリコンにおいてエッチング速度が低下する。そのため、このエッチングでは、二酸化シリコンよりなるゲート絶縁膜１３の近傍と、高濃度のp型不純物が導入された第３、第４不純物拡散領域３５ａ、３５ｂの近傍とにおいてエッチング速度が低下するのに対し、これらから離れた部分ではエッチング速度が低下しない。そのような不均一なエッチング速度によって、第５実施形態と同様に、各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄは、単一の結晶面とはならず、それぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
そのような断面形状を有するリセス１０ａ、１０ｂは、TMAH溶液に代えて有機アルカリ溶液を用いても形成することができる。
続いて、既述の図６（ａ）の工程を行うことにより、図１４（ｄ）に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行ってMOSトランジスタの基本構造を完成させる。
以上説明した本実施形態によれば、TMAH溶液によるエッチングを遅らせる効果のあるp型不純物を第３、第４不純物拡散領域３５ａ、３５ｂに導入したので、図１４（ｃ）のエッチング工程において、その第３、第４不純物拡散領域３５ａ、３５ｂやゲート絶縁膜１４ｃの近傍でシリコンのエッチング速度が低下する。その結果、図１４（ｃ）に示されるように、第１、第２リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄがそれぞれ二枚の（１１１）面で構成されるようになり、断面形状が凸状となる第１、第２リセス１０ａ、１０ｂを形成することができる。これにより、各リセス１０ａ、１０ｂ内に形成されるソース/ドレイン材料層１８ａ、１８ｂからチャネルに向かって、移動度の向上に好ましい応力を与えることが可能となる。
（７）第７実施形態
次に、本発明の第７実施形態に係る半導体装置の製造方法について説明する。
図１５、図１６は、本実施形態に係る半導体装置の製造途中の断面図である。これらの図において、第２〜第６実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
既述の第６実施形態では、図１４（ｂ）に示したように、ゲート電極１４ｃと第１、第２サイドウォール１５ａ、１５ｂとをイオン注入のマスクにして、TMAH溶液によるエッチングを遅らせるためのp型の第３、第４不純物拡散領域３５ａ、３５ｂを形成した。
これに対し、本実施形態では、ゲート電極１４ｃを形成する前に、エッチング速度を速くする効果のある不純物拡散領域を形成する。
最初に、図１５（ａ）に示すように、素子分離溝１０ｇ内に素子分離絶縁膜１１を形成した後、素子分離絶縁膜１１で画定されるp型MOSトランジスタ形成領域にnウエル１２を形成する。
次いで、TMAH溶液によるエッチングを遅らせる効果のあるn型不純物としてボロンを加速エネルギ約5〜30KeV、ドーズ量約1×1013〜5×1015cm-3程度の条件でシリコン基板１０にイオン注入し、後で形成されるソース/ドレイン領域よりも深い部分に第５不純物拡散領域３６を形成する。
次に、図１５（ｂ）に示すように、シリコン基板１０の表面を熱酸化して二酸化シリコンよりなるゲート絶縁膜１３を形成し、更に、シランを用いるLPCVDを用いて、ゲート絶縁膜１３の上にポリシリコン層１４を形成する。その後に、第２実施形態と同様のイオン注入条件を採用して、TMAH溶液によるポリシリコンのエッチングが進行しなくなる程度の濃度のp型不純物をポリシリコン層１４にイオン注入する。
続いて、既述の図５（ｂ）、図５（ｃ）の工程を行うことにより、図１５（ｃ）に示すように、ゲート電極１４ｃの横のシリコン基板１０に、ソース/ドレインエクステンション１６ａ、１６ｂとソース/ドレイン領域１７ａ、１７ｂとを形成する。
次いで、図１５（ｄ）に示すように、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸すことにより、シリコン基板１０のエッチングを開始して、ゲート電極１４ｃの横のシリコン基板１０に深さが約20〜150nmの第１、第２リセス１０ａ、１０ｂを形成する。
このエッチングでは、エッチング速度を速くする効果のあるn型不純物が高濃度に導入された第５不純物拡散領域３６の近傍でシリコンのエッチング速度が上昇するのに対し、p型不純物が高濃度に導入されたソース/ドレインエクステンション１６ａ、１６ｂとソース/ドレイン領域１７ａ、１７ｂの近傍では、シリコンのエッチング速度が低下する。従って、第６実施形態と同じ理由により、各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄは、単一の結晶面とはならず、それぞれ異なる二つの（１１１）面によって構成され、その断面形状が凸状となる。
なお、TMAH溶液に代えて、有機アルカリ溶液を用いても、上記と同様の断面構造の第１、第２リセス１０ａ、１０ｂを形成することができる。
次に、既述の図６（ａ）の工程を行うことにより、図１６に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
この後は、既述の図６（ｂ）、図６（ｃ）の工程を行ってMOSトランジスタの基本構造を完成させる。
以上説明した本実施形態によれば、シリコン基板１０においてソース/ドレイン領域１７ａ、１７ｂよりも深いところに、TMAH溶液や有機アルカリ溶液によるシリコンのエッチングを抑制する効果のある第５不純物拡散領域３６を形成した。そのため、第６実施形態と同様に、第１、第２リセス１０ａ、１０ｂをエッチングで形成するときに、シリコン基板１０の表面からの距離によってエッチング速度が異なるようになる。従って、第１、第２リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄがそれぞれ二枚の（１１１）面で構成され、断面形状が凸状となる第１、第２リセス１０ａ、１０ｂを得ることができる。これにより、第６実施形態と同様に、各リセス１０ａ、１０ｂ内に形成されるソース/ドレイン材料層１８ａ、１８ｂからチャネルに向かって、移動度の向上に好ましい応力を与えることが可能となる。
（８）第８実施形態
図１７（ａ）、（ｂ）は、本発明の第８実施形態に係る半導体装置の製造途中の断面図であり、図１８はその平面図である。これらの図において、第２〜第６実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
既述の第２〜第４実施形態では、MOSトランジスタが作製されるシリコン基板として、その表面の面方位が（００１）の基板を採用し、且つ、ゲート幅方向（ゲート電極の延在方向）をそのシリコン基板の［１１０］方向とした。
これに対し、本実施形態では、表面の面方位が（１１０）のシリコン基板を採用し、且つ、ゲート幅方向（ゲート電極の延在方向）をそのシリコン基板の［１１１］方向とする。
このような面方位を採用し、第２実施形態で説明した図５（ａ）〜（ｃ）の工程を行った後、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板１０を浸して、ゲート電極１４ｃの横のシリコン基板１０に深さが約10〜100nmの第１、第２リセス１０ａ、１０ｂを形成すると、図１７（ａ）のような断面構造が得られる。
上記のように、シリコン基板１０の面方位が（１１０）であり、ゲート電極１４ｃの延在方向が［１１１］方向であると、TMAH溶液によるエッチングで現れるシリコンの（１１１）面は、シリコン基板１０の表面と垂直になる。そのため、この（１１１）面によって構成される第１、第２リセス１０ａ、１０ｂの側面がシリコン基板１０の表面に対して垂直となる。
図１８は、この工程を終了後の平面図であり、先の図１７（ａ）は図１８のＩ−Ｉ線に沿う断面図に相当する。
図１８に示されるように、ゲート幅方向、すなわちゲート電極１４ｃの延在方向は［１１１］方向であり、シリコン基板１０の面方位は（１１０）であって、このような面方位を採用することで、第１、第２リセス１０ａ、１０ｂの側面をシリコン基板１０の表面に垂直にすることができる。
次に、既述の図６（ａ）の工程を行うことにより、図１７（ｂ）に示すように、各リセス１０ａ、１０ｂに選択的にSiGe層をエピタキシャル成長させ、そのSiGe層を第１、第２ソース/ドレイン材料層１８ａ、１８ｂとする。
この後は、既述の図６（ｃ）、図６（ｄ）の工程を行ってMOSトランジスタの基本構造を完成させる。
以上説明した本実施形態によれば、シリコン基板１０として面方位が（１１０）のものを採用し、且つゲート電極１４ｃの延在方向を［１１１］方向とした。このようにすると、TMAH溶液や有機アルカリ溶液によるシリコン基板１０のエッチング面が、シリコン基板１０の表面と垂直な方向の（１１１）面となり、その（１１１）面によって各リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄが構成される。従って、図１７（ｂ）の矢印に示すように、そのリセス１０ａ、１０ｂ内の第１、第２ソース/ドレイン材料層１８ａ、１８ｂからチャネルに対し、深さ方向に強度変化の少ない一様な応力を安定して印加することができるようになる。
（９）第９実施形態
図１９は、本発明の第９実施形態に係る半導体装置の製造途中の断面図であり、図２０はその平面図である。これらの図において、第８実施形態で既に説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
第８実施形態では、面方位が（１１０）のシリコン基板１０を採用すると共に、ゲート電極１４ｃの延在方向を［１１１］方向とした。
これに対し、本実施形態では、シリコン基板１０の面方位を第８実施形態と同様に（１１０）としながら、ゲート電極１４ｃの延在方向を［１００］方向とする。
このような面方位を採用して第８実施形態の図１７（ａ）、（ｂ）の工程を行うと、図１９に示されるように、第１、第２リセス１０ａ、１０ｂの第１、第２側面１０ｃ、１０ｄを構成する（１１１）面が、既述の第２実施形態におけるよりも緩やかな傾斜角θをもつようになる。
これによれば、第１、第２ソース/ドレイン材料層１８ａ、１８ｂからチャネルに対して印加される応力が、シリコン基板１０の深い位置から表層に近づくほど急峻に変化するので、チャネルに対して大きな応力を印加することができると共に、応力の大きさを制御し易くなる。
なお、図２０はこの半導体装置の平面図であり、先の図１９は、図２０のII−II線に沿う断面図に相当する。
（１０）第１０実施形態
次に、本発明の第１０実施形態に係る半導体装置の評価方法について説明する。
MOSトランジスタは、その特性が設計通りになっているか否かを確認するため、開発の段階でTEG(Test Element Group)と呼ばれる試験用のトランジスタを作製し、そのトランジスタのチャネルにおけるキャリア分布を実際に物理的に測定する。これができるためには、MOSトランジスタを作製後に、ゲート電極とゲート絶縁膜とを除去して、チャンネルとなるシリコン基板の表面を表出させる必要がある。
但し、ゲート電極とゲート絶縁膜とを除去する際、シリコン基板にダメージが入るとチャネル内のキャリア分布が乱され、得られた測定値が実際の使用に供されるトランジスタにおける値から乖離する恐れがある。
そこで、上記のような評価を行うには、シリコン基板にダメージが入るのを防ぎながら、ゲート電極とゲート絶縁膜とを除去する必要がある。
図２１、図２２は、本実施形態に係る試験方法で使用されるTEGの作製方法を示す断面図である。
最初に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、表面の面方位が（００１）のシリコン基板４０にSTI(Shallow Trench Isolation)用の素子分離溝４０ｇを形成した後、この素子分離溝４０ｇ内に素子分離絶縁膜４１として二酸化シリコン層を埋め込む。その後、シリコン基板４０にn型不純物としてリンを加速エネルギ約３００KeV以上、ドーズ量１×１０13cm-2以上の条件でイオン注入することにより、素子分離絶縁膜４１で画定されるp型MOSトランジスタ形成領域にnウエル４２を形成する。
次いで、シリコン基板４０の表面を熱酸化して二酸化シリコンよりなるゲート絶縁膜４３を厚さ約0.5〜3.0nmに形成した後、シランを用いるLPCVDを用いて、ゲート絶縁膜４３の上にポリシリコン層４４を厚さ約20〜300nmに形成する。ここで、ゲート絶縁膜４３として、二酸化シリコンに微量の窒素を添加したゲート絶縁膜を用いてもよい。
既述の第２実施形態では、TMAH溶液によるゲート電極のエッチングを防ぐため、ゲート電極を構成するポリシリコン層１４（図５（ａ）参照）に、エッチング速度を遅らせる効果のあるp型不純物を導入した。しかしながら、本実施形態では、このようにエッチング速度が遅くなるとゲート電極の除去が困難となるので、ポリシリコン層４４にp型不純物を導入しない。
次に、図２１（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィによりポリシリコン層４４をパターニングしてゲート電極４４ｃとする。
続いて、ゲート電極４４ｃをマスクにしてシリコン基板４０にp型不純物として例えばボロンをイオン注入し、ゲート電極４４ｃの第１、第２側面４４ａ、４４ｂの横のシリコン基板４０に第１、第２ソース/ドレインエクステンション４６ａ、４６ｂを浅く形成する。このイオン注入の条件は、実際の製品用のMOSトランジスタと同じものが採用され、例えば加速エネルギ約0.2〜1.0KeV、ドーズ量約1×1014〜5×1015cm-2が採用される。必要に応じて同時に砒素、リン、アンチモンなどのポケット注入を行う。またn型不純物を用いた第１、第２ソース/ドレインエクステンション４６ａ、４６ｂを浅く形成してもよい。
その後、シランを用いるプラズマCVD法により、サイドウォール用絶縁層４５として二酸化シリコン層を全面に厚さ約5〜100nmに形成し、このサイドウォール用絶縁層４５でゲート電極４４の第１、第２側面４４ａ、４４ｂを覆う。なお、二酸化シリコン層に代えて、窒化シリコン層をサイドウォール用絶縁層４５として形成してもよい。
次に、図２１（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、プラズマエッチングにより、サイドウォール用絶縁層４５をエッチバックして、第１、第２側面４４ａ、４４ｂにサイドウォール４５ａ、４５ｂとして残す。また、このエッチングでは、サイドウォール４５ａ、４５ｂで覆われていない部分のゲート絶縁膜４３もエッチングされ、ゲート絶縁膜４３がゲート電極４４ｃの下にのみ残る。
更に、実際の製品用のMOSトランジスタと同じようにして、ゲート電極４４ｃとサイドウォール４５ａ、４５ｂとをマスクにし、シリコン基板４０にp型不純物として例えばボロンを加速エネルギ約1〜10KeV、ドーズ量約5×1014〜1×1016cm-2程度の条件でイオン注入する。これにより、ソース/ドレインエクステンション４６ａ、４６ｂよりも深くて濃いソース/ドレイン領域４７ａ、４７ｂがゲート電極４４ｃの横のシリコン基板４０に形成される。必要に応じてこの不純物注入を省略してよい。
その後に、例えば基板温度約950〜1050℃、処理時間0〜10秒の条件で活性化アニールを行い、ソース/ドレイン領域４７ａ、４７ｂ内の不純物を活性化させる。
次に、図２１（ｄ）に示す断面構造を得るまでの工程について説明する。
まず、体積濃度が５〜３０％、温度が０〜５０℃のTMAH溶液内にシリコン基板４０を浸し、二酸化シリコンで覆われていない部分のシリコン基板４０やゲート電極４４ｃをエッチングする。図２に示した実験結果のように、TMAH溶液はシリコンと二酸化シリコンとのエッチング選択性が極めて良い。従って、このエッチングでは、膜厚の薄い二酸化シリコン層よりなるゲート絶縁膜４３の膜減りは無視できるほど小さく、ゲート絶縁膜４３下のチャネルがダメージを受けることは無い。
そして、このエッチングにより、素子分離絶縁膜４１やサイドウォール４５ａ、４５ｂで覆われていない部分のシリコン基板４０には第１、第２リセス４０ａ、４０ｂが形成されることになる。
なお、TMAH溶液に代えて有機アルカリ溶液でこのエッチングを行ってもよく、その場合でもチャネルが受けるダメージは少ない。
その後に、図２２に示すように、HF（フッ酸）とHClとを1:19の体積比で混合してなるエッチング液中にシリコン基板４０を浸し、二酸化シリコンよりなる素子分離絶縁膜４１、サイドウォール１５ａ、１５ｂ、及びゲート絶縁膜４３を選択的に除去することにより、キャリア分布を測定すべきチャネル４０ｄを表出させる。そのチャネル４０ｄは、エッチング液中に含まれる水素イオンによって水素終端される共に、化学的にアクティブな状態となる。
以上により、チャネル４０ｄが表出したTEGの基本構造が完成したことになる。
次に、このTEGのチャネル４０ｄにおけるキャリア分布を評価する方法について、図２３を参照しながら説明する。
まず、上記によって作製されたTEGを、プローブ顕微鏡の一種である走査型トンネル顕微鏡（STM: Scanning Tunneling Microscopy）内に入れ、プローブ５０の先端が非接触の状態で、チャネル４０ｄと平行な一平面内でプローブ５０を走査する。このとき、プローブ５０とシリコン基板４０との間には所定の電圧が印加されており、チャネル４０ｄにおけるキャリア分布に応じて、プローブとシリコン基板４０との間を流れるトンネル電流の大きさが変化する。このトンネル電流の変化を可視化することにより、チャネル４０ｄでのキャリア分布を把握することができる。
以上説明した本実施形態によれば、図２１（ｄ）のようにTMAH溶液や有機アルカリ溶液でゲート電極４４ｃを選択的にエッチングし、その後、図２２に示したように、HFとHClとを混合してなるエッチング液でゲート絶縁膜４３をエッチングして除去し、チャネル４０ｄを露出させる。
このように、シリコンと二酸化シリコンとの選択性の高いTMAH溶液や有機アルカリ溶液を用いることにより、ゲート電極４４ｃ下のチャネル領域４４ｄにダメージを与えることなく、ゲート電極４４ｃのみを高いエッチング選択性で除去することができる。そのため、チャネル４０ｄを露出する過程において、そのチャネル内のキャリア分布が変動する恐れが無く、実際の使用に供されるMOSトランジスタにおけるのと略同じキャリア分布を測定することができ、MOSトランジスタの性能を精度良く評価することが可能となる。
更に、本実施形態によれば、HFを含むエッチング液でゲート絶縁膜４３をエッチングして除去するので、ゲート絶縁膜４３が除去された後に露出するチャネル４０ｄの表面が自動的に水素終端される。STMによるキャリア分布の測定では、測定面における導電性の変化を明確に観察するために、測定面が水素終端されているのが好ましいが、上記によれば、ゲート絶縁膜４３の除去と同時に水素終端を行うことができるので、水素終端のための工程が必要なく、簡便にキャリア分布を測定することができる。
図２４（ａ）、（ｂ）は、本実施形態のTEGの表面をSTMで実際に走査し、その凹凸像を基にして描いた図であり、図２４（ｂ）は図２４（ａ）の像の輝度を誇張したものである。
そして、図２５は、図２４（ａ）、（ｂ）のTEGのチャネル４０ｄにおけるキャリア分布をSTMで観察して得られた像である。
上記したように、本実施形態ではゲート電極４４ｃをエッチングして除去するときにチャネルにダメージが入り難いので、図２５に示されるキャリア分布は、実際の使用に供されるMOSトランジスタにおけるのと略同じ分布であると期待される。
このような本実施形態に対し、ゲート電極４４ｃの除去にプラズマエッチングを採用することも考えられる。しかし、プラズマエッチングでは、エッチング雰囲気中のイオンの運動エネルギによって、エッチングが進行するにつれてゲート絶縁膜４３を通じてチャネル４０ｄにダメージが入るので、キャリア分布が変動してしまい、本実施形態のようにMOSトランジスタの性能を精度良く評価することはできない。
また、本実施形態で評価の対象となるMOSトランジスタは、第１、第２リセス４０ａ、４０ｂ内にSiGe層等のソース/ドレイン材料層を形成してチャネルに応力を与えるタイプのものに限定されない。例えば、実使用下においてリセスが存在しない通常のタイプのMOSトランジスタも評価の対象となり得る。但し、このタイプのMOSトランジスタ用のTEGでも、図２１（ｄ）の工程でゲート電極４４ｃをエッチングするときに、素子分離絶縁膜４１が無い部分のシリコン基板４０がエッチングされるので、その部分にリセス４０ａ、４０ｂが形成されることになる。
（１１）第１１実施形態
次に、本発明の第１１実施形態に係る半導体装置の評価方法について説明する。
図２６は、本実施形態で使用されるTEGの断面図である。
第１０実施形態では、プローブ顕微鏡の一種であるSTMによりチャネル４０ｄを観察した。これに対し、本実施形態では、走査容量顕微鏡を用いてチャネル４０ｄを観察する。
走査容量顕微鏡では、顕微鏡のプローブとチャネル４０ｄとでキャパシタを構成し、そのキャパシタの容量値を検出することでチャネル４０ｄにおける不純物分布を観察する。本実施形態では、このキャパシタの誘電体層を形成するために、チャネル４０ｄの表面に、
オゾンを照射して、図２６に示すような二酸化シリコン層（誘電体層）５１をシリコン基板４０の表面に厚さ約1.0nm程度に形成する。
その後に、図２７に示すように、走査容量顕微鏡のプローブ５２の先端を二酸化シリコン層５１の表面に当接させながら、二酸化シリコン層５１をプローブ５２で走査し、二酸化シリコン層５１の上からチャネル４０ｄ内のキャリア分布を得る。
このように、走査容量顕微鏡でチャネル４０ｄを観察する場合でも、第１０実施形態と同様に、TMAH溶液を用いたウエットエッチングでゲート電極４４ｃを除去することにより、シリコン基板４０にダメージが入るのを防ぐことができ、実際の使用に供されるMOSトランジスタにおけるのと略同じキャリア分布を測定することが可能となる。
なお、上記では走査容量顕微鏡を用いたが、これに代えて走査拡がり抵抗顕微鏡を用いても、本実施形態と同じ利点を得ることができる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板と、
前記半導体基板の上に順に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の横の前記半導体基板の穴に形成されたソース/ドレイン材料層と、
を有し、
前記穴の前記ゲート電極寄りの側面が、前記半導体基板の少なくとも一つの結晶面で構成されることを特徴とする半導体装置。
（付記２） 前記穴の前記側面が二つの結晶面で構成され、該側面の断面形状が凹状であることを特徴とする付記１に記載の半導体装置。
（付記３） 前記穴の前記側面が二つの結晶面で構成され、該側面の断面形状が凸状であることを特徴とする付記１に記載の半導体装置。
（付記４） 前記穴の下の前記半導体基板に、埋め込み絶縁層が形成されたことを特徴とする付記３に記載の半導体装置。
（付記５） 前記穴の前記側面が、前記半導体基板に対して垂直な単一の結晶面で構成されることを特徴とする付記１に記載の半導体装置。
（付記６） 前記半導体基板がシリコン基板であり、前記シリコン基板の表面の面方位が（１１０）であり、前記ゲート電極のゲート幅方向が前記シリコン基板の［１１１］方向であることを特徴とする付記５に記載の半導体装置。
（付記７） 前記半導体基板がシリコン基板であり、前記穴の前記側面が前記シリコン基板の（１１１）面で構成されることを特徴とする付記１に記載の半導体装置。
（付記８） 前記シリコン基板の表面の面方位が（００１）であることを特徴とする付記７に記載の半導体装置。
（付記９） 前記シリコン基板の表面の面方位が（１１０）であり、前記ゲート電極のゲート幅方向が前記シリコン基板の［１００］方向であることを特徴とする付記７に記載の半導体装置。
（付記１０） 前記穴の上端部が、前記サイドウォールの下方に入り込み、前記ゲート電極下のチャネルとの距離が近づけられたことを特徴とする付記１に記載の半導体装置。
（付記１１） 前記ゲート電極の全体が、高融点金属のシリサイドによって構成されることを特徴とする付記１に記載の半導体装置。
（付記１２） 前記ソース/ドレイン材料層はSiGe層であることを特徴とする付記１に記載の半導体装置。
（付記１３） 前記ソース/ドレイン材料層は金属層であることを特徴とする付記１に記載の半導体装置。
（付記１４） 半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成した後に、有機アルカリ溶液又はTMAH(テトラメチルアンモニウムハイドライド)溶液をエッチング液として用いて、前記ゲート電極の横の前記半導体基板に穴を形成する工程と、
前記穴にソース/ドレイン材料層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記穴を形成する工程において、前記エッチング液によって前記ゲート電極の厚さが薄くなり、
前記穴を形成した後に、前記ソース/ドレイン材料層と前記ゲート電極の上に高融点金属層を形成する工程と、前記高融点金属層を加熱して前記ゲート電極と反応させ、該ゲート電極の全体をシリサイド化する工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記穴を形成する工程の前に、前記ゲート電極にp型不純物を導入する工程を有することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７） 前記穴を形成する工程の前に、前記シリコン基板に第１導電型不純物拡散領域を形成する工程と、前記半導体基板に、第２導電型不純物拡散領域を前記第１導電型不純物拡散領域よりも深く形成する工程とを有し、
前記穴を形成する工程において、前記穴を前記第１導電型不純物拡散領域よりも深く形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８） 前記第１導電型不純物拡散領域を形成する工程は、前記ゲート電極をマスクにしながら第１導電型不純物を前記シリコン基板に導入してソース/ドレインエクステンションを形成し、該ソース/ドレインエクステンションを前記第１不純物拡散領域とすることにより行われ、
前記第２導電型不純物拡散領域を形成する工程は、前記ゲート電極と前記サイドウォールとをマスクにして第２導電型不純物を前記シリコン基板に導入して行われることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９） 前記サイドウォールを形成する工程は、前記ゲート電極の側面に第１サイドウォールを形成する工程と、前記第１サイドウォールの側面に第２サイドウォールを形成する工程とを有し、
前記第１サイドウォールを形成する工程の後に、該第１サイドウォールをマスクにしながら第１導電型不純物を前記シリコン基板に導入してソース/ドレイン領域を形成する工程を更に有することを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０） 前記第１導電型不純物拡散領域としてp型不純物拡散領域を形成し、前記第２導電型不純物拡散領域としてn型不純物拡散領域を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記２１） 前記第１導電型不純物拡散領域としてp型不純物拡散領域を形成し、前記第２導電型不純物拡散領域として、前記第１導電型不純物拡散領域よりも不純物濃度が高いp型不純物拡散領域を形成することを特徴とする付記１７の半導体装置の製造方法。
（付記２２） 前記第１導電型不純物拡散領域として、ソース/ドレインエクステンション、又はソース/ドレイン領域を形成することを特徴とする付記２１に記載の半導体装置の製造方法。
（付記２３） 前記半導体基板としてSOI基板を使用することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記２４） 前記半導体基板としてシリコン基板を使用することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記２５） 前記シリコン基板として表面の面方位が（００１）の基板を使用することを特徴とする付記２４に記載の半導体装置の製造方法。
（付記２６） 前記シリコン基板として表面の面方位が（１１０）の基板を使用し、且つ、前記ゲート電極を形成する工程において、ゲート幅方向が［１１１］方向となるように前記ゲート電極を形成することを特徴とする付記２４に記載の半導体装置の製造方法。
（付記２７） 前記シリコン基板として表面の面方位が（１１０）の基板を使用し、且つ、前記ゲート電極を形成する工程において、ゲート幅方向が［１００］方向となるように前記ゲート電極を形成することを特徴とする付記２４に記載の半導体装置の製造方法。
（付記２８） 前記サイドウォールを形成するときの基板温度を調節することにより、前記穴の上端部が前記サイドウォールの下方に入り込む量を制御することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記２９） 前記有機アルカリ溶液として、水酸化アンモニウム溶液とIPA(イソプロピルアルコール)との混合溶液を使用することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記３０） 前記ソース/ドレイン材料層として、SiGe層をエピタキシャル成長させることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記３１） 前記ソース/ドレイン材料層として、金属層を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記３２） 有機アルカリ溶液又はTMAH溶液をエッチング液として用いることにより、半導体基板に形成されたMOSトランジスタのゲート電極を選択的にエッチングして除去する工程と、
前記MOSトランジスタのゲート絶縁膜をウエットエッチングして除去することにより、前記MOSトランジスタのチャネルを露出させる工程と、
前記露出したチャネルにおけるキャリア分布を顕微鏡で調べる工程と、
を有することを有することを特徴とする半導体装置の評価方法。
（付記３３） 前記チャネルを露出させる工程において、フッ酸を含むエッチング液で前記ゲート絶縁膜を除去し、
前記不純物分布を調べる工程において、前記顕微鏡としてプローブ顕微鏡を使用することを特徴とする付記３２に記載の半導体装置の評価方法。
（付記３４） 前記露出したチャネルの上に誘電体層を形成する工程を更に有し、
前記不純物分布を調べる工程において、前記顕微鏡として走査容量顕微鏡又は走査拡がり抵抗顕微鏡を使用して、前記誘電体層の上から前記キャリア分布を調べることを特徴とする付記３２に記載の半導体装置の評価方法。
（付記３５） 前記誘電体層を形成する工程は、前記チャネルの部分の前記半導体にオゾンを照射して酸化層を形成することにより行われることを特徴とする付記３４に記載の半導体装置の評価方法。
（付記３６） 前記半導体基板としてシリコン基板を使用することを特徴とする付記３２に記載の半導体装置の評価方法。
図１は、本発明の第１実施形態において、シリコンと二酸化シリコンに対するTMAH溶液のエッチング選択性を調査するために使用されたサンプルの断面図である。 図２は、本発明の第１実施形態において、シリコンと二酸化シリコンに対するTMAH溶液のエッチング速度を調査して得られたグラフである。 図３は、本発明の第１実施形態において、シリコンと二酸化シリコンに対する有機アルカリ溶液のエッチング速度を調査して得られたグラフである。 図４は、本発明の第１実施形態において、TMAH溶液のエッチングレートの不純物濃度依存性を調査して得られたグラフである。 図５（ａ）〜（ｄ）は、本発明の第２実施形態に係る半導体装置の製造方法の製造途中の断面図（その１）である。 図６（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法の製造途中の断面図（その２）である。 図７は、本発明の第２実施形態に従ってリセスを形成し、そのリセスのSEM像を基にして描いた図である。 図８は、本発明の第２実施形態において、ソース/ドレインエクステンションやソース/ドレイン領域の不純物濃度を調整することにより、サイドウォール下へのリセスの入り込み量ｄを大きくした場合に得られたSEM像を基にして描いた図である 図９（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。 図１０（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図である。 図１１は、本発明の第４実施形態に従ってリセスを形成し、そのリセスのSEM像を基にして描いた図である。 図１２（ａ）〜（ｄ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１３は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１４（ａ）〜（ｄ）は、本発明の第６実施形態に係る半導体装置の製造途中の断面図である。 図１５（ａ）〜（ｄ）は、本発明の第７実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１６は、本発明の第７実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１７（ａ）、（ｂ）は、本発明の第８実施形態に係る半導体装置の製造途中の断面図である。 図１８は、本発明の第８実施形態に係る半導体装置の製造途中の平面図である。 図１９は、本発明の第９実施形態に係る半導体装置の製造途中の断面図である。 図２０は、本発明の第９実施形態に係る半導体装置の製造途中の平面図である。 図２１（ａ）〜（ｄ）は、本発明の第１０実施形態に係る半導体装置の評価方法で使用されるTEGの製造途中の断面図（その１）である。 図２２は、本発明の第１０実施形態に係る半導体装置の評価方法で使用されるTEGの製造途中の断面図（その２）である。 図２３は、本発明の第１０実施形態に係る半導体装置の評価方法を説明するための斜視図である。 図２４（ａ）、（ｂ）は、本発明の第１０実施形態で使用されるTEGを走査型トンネル顕微鏡で実際に測定し、それにより得られた凹凸像を基に描いた図である。 図２５は、本発明の第１０実施形態で使用されるTEGのキャリア分布を実際に測定して得られた図である。 図２６は、本発明の第１１実施形態に係る半導体装置の評価方法で使用されるTEGの断面図である。 図２７は、本発明の第１１実施形態に係る半導体装置の評価方法を説明するための斜視図である。
符号の説明
１、１０、４０…シリコン基板、２…二酸化シリコン層、３、１４、４４…ポリシリコン層、４…自然酸化膜、１０ａ、１０ｂ…第１、第２リセス、１０ｃ、１０ｄ…第１、第２側面、１０ｇ、３３ｇ、４０ｇ…素子分離溝、１０ｅ、１０ｆ…上端部、１１…素子分離絶縁膜、１２…nウエル、１３、４３…ゲート絶縁膜、１４ａ、１４ｂ…第１、第２側面、１４ｃ、４４ｃ…ゲート電極、１５…第１サイドウォール用絶縁層、１５ａ、１５ｂ…第１サイドウォール、１６ａ、１６ｂ…ソース/ドレインエクステンション、１７ａ、１７ｂ…ソース/ドレイン領域、１８ａ、１８ｂ…第１、第２ソース/ドレイン材料層、１９ａ、１９ｂ…第１、第２ニッケルシリサイド層、２０…カバー絶縁層、２１…層間絶縁層、２１ａ、２１ｂ…第１、第２ホール、２２ａ、２２ｂ…第１、第２導電性プラグ、２７ａ、２７ｂ…第１、第２不純物拡散領域、３０…SOI基板、３１…シリコン基板、３２…埋め込み絶縁層、３３…シリコン層、３３ａ、３３ｂ…第１、第２リセス、３３ｃ、３３ｄ…第１、第２側面、３５ａ、３５ｂ…第３、第４不純物拡散領域、３６…第５不純物拡散領域、４０ａ、４０ｂ…第１、第２リセス、４０ｄ…チャネル、４５…サイドウォール用絶縁層、４４ａ、４４ｂ…第１、第２側面、４５ａ、４５ｂ…サイドウォール、４６ａ、４６ｂ…第１、第２ソース/ドレインエクステンション、４７ａ、４７ｂ…ソース/ドレイン領域、５０…STMのプローブ、５１…二酸化シリコン層、５２…走査容量顕微鏡のプローブ。

Claims (7)

  1. 半導体基板と、
    前記半導体基板の上に順に形成されたゲート絶縁膜及びゲート電極と、
    前記ゲート電極の横の前記半導体基板の穴に形成された、チャネルに応力を印加するソース／ドレイン材料層と、
    を有し、
    前記穴の前記ゲート電極寄りの側面が、二つの異なる（１１１）面で構成され、該側面の断面形状が前記ゲート電極の下側に凹んだ凹状であることを特徴とする半導体装置。
  2. 前記半導体基板の表面の面方位が（００１）であることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体基板の表面の面方位が（１１０）であり、前記ゲート電極のゲート幅方向が前記半導体基板の［１００］方向であることを特徴とする請求項１記載の半導体装置。
  4. 前記ゲート電極の側面にサイドウオールを有し、前記穴の上端部が、前記サイドウォールの下方に入り込み、前記ゲート電極下のチャネルとの距離が近づけられたことを特徴とする請求項１記載の半導体装置。
  5. 前記ゲート電極の全体が、高融点金属のシリサイドによって構成されることを特徴とする請求項１記載の半導体装置。
  6. 前記ソース／ドレイン材料層はSiGe層であることを特徴とする請求項１記載の半導体装置。
  7. 前記ソース／ドレイン材料層は金属層であることを特徴とする請求項１記載の半導体装置。
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