JP4621113B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置の低消費電力化技術に関し、特に、マルチドメイン構成の半導体集積回路装置における消費電力の低減に有効な技術に関する。

近年、移動体通信の１つとして、携帯電話が広く普及しており、その機能に対しても多様性が求められている。たとえば、携帯電話に用いられる半導体集積回路装置では、低消費電力化の要求が非常に強くなっている。

この種の半導体集積回路装置における低消費電力化技術としては、たとえば、コア電源領域を分割し、その分割された領域毎に電源のＯＮ／ＯＦＦを制御するものが知られている。

本発明者が検討したところによれば、電源のＯＮ／ＯＦＦ制御には、Ｒ−ｓｔａｎｄｂｙモードとＵ−ｓｔａｎｄｂｙモードの２つのモードをサポートしているものがある。

Ｒ−ｓｔａｎｄｂｙモードとは、内蔵ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、および電源供給復帰後一部のレジスタの内容を電源遮断前の状態に復帰させるバックアップモジュール以外のすべての領域（機能モジュール）の電源をＯＦＦし、外部からの割り込みによって速やかな状態復帰が可能な動作モードである。

このＲ−ｓｔａｎｄｂｙモード時において、内蔵ＲＡＭは、Ｒｅｓｕｍｅモード（内容保持可能、アクセス負荷の低リーク電流状態）となる制御がなされている。

また、Ｕ−ｓｔａｎｄｂｙモードは、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、電源制御回路を除くすべての領域の電源をＯＦＦし、電源復帰後は、パワーオンリセット状態として振る舞う動作モードである。

ところが、上記のような低消費電力化技術では、次のような問題点があることが本発明者により見い出された。

携帯電話に用いられる半導体集積回路装置では、たとえば、３つのＣＰＵを備え、それぞれ別の半導体集積回路装置で構成されたマルチドメイン構成を有したデータ処理システムがある。この場合、たとえば、任意のドメインのみがＯＮ状態（たとえば、データ処理を実行する状態）となり、残りのドメインがＯＦＦ状態（たとえば、データ処理を実行していない状態）となるといった使用状態になることが考えられる。

この場合、ＯＦＦ状態となっているドメインの電源供給を遮断することにより低消費電力化を図ることが考えられるが、しかしながら、上記したＲ−ｓｔａｎｄｂｙモード、およびＵ−ｓｔａｎｄｂｙモードでは、マルチドメイン構成の半導体集積回路装置の使用状態に合わせた複数の電源状態の制御が困難であり、効率的な低消費電力化ができないという問題がある。

本発明の目的は、マルチドメイン構成の半導体集積回路装置における効率的な電源制御を行い、低消費電力化を実現することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、個別に電源電圧の供給制御される複数の電源領域を備え、複数の電源領域には機能的に関連する従属関係がそれぞれ対応付けされた半導体集積回路装置であって、任意の電源領域に電源供給を行う制御信号が出力された際に、該任意の電源領域に従属する下の階層に属する電源領域から任意の電源領域までを順番に電源電圧を供給する制御を行う電源供給制御手段を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記電源供給制御手段が、電源遮断から復帰させる割り込み信号を受け付け、受け付けた割り込み信号に応じて任意の電源領域に電源供給を行う電源スイッチ要求信号を出力する制御部と、電源領域にそれぞれ設けられ、制御部から出力された電源スイッチ要求信号に基づいて、電源領域における電源電圧の供給を制御する電源スイッチ制御部とよりなるものである。

また、本発明は、前記電源スイッチ制御部が、電源領域と基準電位との間に接続されたスイッチと、制御部から出力された電源スイッチ要求信号に基づいて、スイッチを動作制御する信号を出力し、スイッチがＯＮした際に電源投入完了信号を制御部に返信するスイッチ制御部とよりなるものである。

さらに、本発明は、前記制御部が、割り込み信号に対応した任意の電源領域のフラグ情報を格納する第１のレジスタと、現在のステータスにおける各々の電源領域の電源供給状態を示すフラグ情報を格納する第２のレジスタと、第１のレジスタのフラグ情報から、電源を供給する任意の電源領域に従属する電源領域に対応するフラグ情報を、該第２のレジスタのフラグ情報に反映させて出力する補完論理部と、補完論理部から出力されたフラグ情報を格納する第３のレジスタと、該第３のレジスタのフラグ情報に基づいて、任意の電源領域に従属する下の階層に属する電源領域から任意の電源領域までを順番に電源電圧が供給されるように制御を行う電源要求論理部とを備えたものである。

また、本発明は、前記電源供給制御手段が、任意の電源領域が電源遮断から復帰した際に、電源領域に初期化を行うダミークロック信号を供給する制御を行うものである。

さらに、本発明は、前記電源供給制御手段が、任意の電源領域が揮発性半導体メモリを有している場合に、該揮発性半導体メモリの使用状態を判断し、非使用時に揮発性半導体メモリをレジュームモードに設定するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）半導体集積回路装置における消費電力の最適化を図ることが可能となる。

（２）また、電源領域に電源電圧を供給する際の電源電圧の降下を防止することが可能となり、半導体集積回路装置の信頼性を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置における電源供給領域を示す説明図、図２は、図１の半導体集積回路装置におけるコア電源領域の階層関係を示した説明図、図３は、図１の半導体集積回路装置に設けられた電源供給制御部の構成を示す説明図、図４は、図１の半導体集積回路装置に設けられた補完論理部に入力されるウェイクアップ信号を生成するＷＵＣの説明図、図５は、図１の半導体集積回路装置に設けられた電源供給制御部、およびその周辺のコア電源領域の構成例を示した説明図、図６は、図５の電源供給制御部によるウェイクアップ処理のシーケンスを示すタイミングチャート、図７は、図６の電源供給制御部によるウェイクアップのシーケンスを示すフローチャート、図８は、図５の電源供給制御部による電源遮断処理例を示すフローチャート、図９は、図５の電源供給制御部による電源遮断の説明図、図１０は、図１の半導体集積回路装置におけるチップレイアウトイメージの一例を示した説明図である。

本実施の形態において、半導体集積回路装置１は、たとえば、携帯電話などの電子システムに用いられ、マルチドメイン構成からなる。図１は、半導体集積回路装置１における電源供給領域の構成を示す説明図である。

図示するように、半導体集積回路装置１は、機能毎にコア電源領域が、たとえば２０の領域に分割されており、一部のコア電源領域に対する電源供給ＯＦＦ（遮断）したまま、その他のコア電源領域に対する電源供給を行い、コア電源領域における通常の動作を可能とする。

半導体集積回路装置１は、音声や動画などのアプリケーションを処理するアプリケーション部、移動通信における通信機能を担うベースバンド部、およびアプリケーション部とベースバンド部との共通の機能に使用される共通部、ならびにこれらアプリケーション部、ベースバンド部、共通部のコア電源領域の電源供給制御を行う電源供給制御部２からなる。

アプリケーション部は、コア電源領域（電源領域）Ａ１Ａ，Ａ１Ｒ，Ａ２，Ａ３，Ａ４，ＡＣ，Ａ４Ｕ１，Ａ４Ｕ２にそれぞれ分割されている。ベースバンド部は、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）の通信方式対応するブロック、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）の通信方式に対応するブロック、ならびにベースバンドにおける共通の処理を行うブロックを備えている。

このベースバンド部は、コア電源領域（電源領域）ＢＷ１，ＢＷ２，ＢＷ３，ＢＣ，ＢＧ１，ＢＧ２，ＢＧ３，ＢＡ２，ＢＡ３，ＢＡ４，ＢＣにそれぞれ分割されており、共通部は、コア電源領域Ｃ４，Ｃ５にそれぞれ分割されている。コア電源領域ＢＡ３には、ベースバンド処理用のＣＰＵが配置される。

コア電源領域Ａ１Ａは、アプリケーションの主制御を司るシステム用のＣＰＵからなり、コア電源領域Ａ１Ｒは、必要なアプリケーションを動作させるリアルタイム用のＣＰＵからなる。

コア電源領域Ａ２は、ＢＳＣ（Ｂｕｓ Ｓｔａｔｅ Ｃｏｎｔｒｏｌｌｅｒ）、ＳＢＳＣ（ＳＤＲＡＭ Ｂｕｓ Ｓｔａｔｅ Ｃｏｎｔｒｏｌｌｅｒ）、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）、およびシリアルインタフェースからなる。

ＢＳＣは、外部アドレス空間に接続されたメモリや外部デバイスなどのアクセスを制御する。ＳＢＳＣは、外部アドレス空間に接続された外部メモリへのアクセスを制御する。ＤＭＡＣは、外部メモリ、周辺モジュール、ならびに内蔵メモリなどの間のデータ転送を行う。シリアルインタフェースは、シリアル通信のインタフェースである。

コア電源領域Ａ３は、ＭＶＩ（Ｍｏｂｉｌｅ Ｖｉｄｅｏ Ｉｎｔｅｒｆａｃｅ）からなり、コア電源領域Ａ４は、ＭＦＩ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅ）からなる。

ＭＶＩは、ＬＣＤＣからのデータを受け取り、ＭＶＩ規格に準拠したパケットを生成し、データを出力する。ＭＦＩは、ベースバンド部とアプリケーション部との相互アクセスをサポートする。

コア電源領域ＡＣは、ＣＰＧ（Ｃｌｏｃｋ Ｐｕｌｓｅ Ｇｅｎａｒａｔｏｒ）からなり、コア電源領域Ａ４Ｕ１は、ＬＣＤＣ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｃｏｎｔｒｏｌｌｅｒ）からなる。コア電源領域Ａ４Ｕ２は、ＵＲＡＭ（Ｕｓｅｒ ＲＡＭ）からなる。

ＣＰＧは、任意のクロックパルスを生成する。ＬＣＤＣは、液晶ディスプレイにおける表示制御を司る。ＵＲＡＭは、ＳＲＡＭなどで構成され、ユーザメモリとして用いられる。

コア電源領域ＢＷ１は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）からなり、コア電源領域ＢＷ２は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）からなる。

コア電源領域ＢＷ３は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなり、コア電源領域ＢＣは、ＣＰＧからなる。コア電源領域ＢＧ１はＲＯＭからなり、コア電源領域ＢＧ２は、ＤＳＰからなる。

コア電源領域ＢＧ３は、ＲＡＭからなり、コア電源領域ＢＡ２は、ＥＴＭ（デバッガ）からなる。コア電源領域ＢＡ３は、ベースバンド用のＣＰＵからなり、コア電源領域ＢＡ４は、ＤＭＡシリアルインタフェースからなる。

コア電源領域Ｃ４は、リピータからなり、コア電源領域Ｃ５は、システムコントローラＳＹＳＣ（Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌｌｅｒ）、およびＷＵＣ（Ｗａｋｅ Ｕｐ Ｃｏｎｔｒｏｌｌｅｒ）からなる。

ＲＯＭは、アプリケーションプログラムなどが格納される。ＤＳＰは、ベースバンド処理専用の信号処理プロセッサである。リピータは、配線長が長くなる配線の中継点である。ＳＹＳＣは、コア電源領域における電源供給の制御を司る。ＷＵＣは、電源がＯＦＦされているコア電源領域をウェイクアップさせるための外部端子や割り込み信号を検出する。

そして、これらコア電源領域Ａ１Ａ，Ａ１Ｒ，Ａ２，Ａ３，Ａ４，ＡＣ，Ａ４Ｕ１，Ａ４Ｕ２は、電源供給制御部２によって電源供給の制御が行われる。

図２は、コア電源領域Ａ１Ａ，Ａ１Ｒ，Ａ２，Ａ３，Ａ４，ＡＣ，Ａ４Ｕ１，Ａ４Ｕ２におけるそれぞれの階層関係を示した説明図である。

図２の左側は、アプリケーション部のコア電源領域Ａ１Ａ，Ａ１Ｒ，Ａ２，Ａ３，Ａ４，ＡＣ，Ａ４Ｕ１，Ａ４Ｕ２の階層関係を示しており、図２の右側は、ベースバンド部におけるコア電源領域ＢＷ１，ＢＷ２，ＢＷ３，ＢＧ１，ＢＧ２，ＢＧ３，ＢＡ２，ＢＡ３，ＢＣ，ＢＡ４の階層関係を示しており、それらの下方には、共通部のコア電源領域Ｃ４，Ｃ５の階層関係を示している。

図２の左側において、アプリケーション部の最も階層の高い位置に、アプリケーションの主制御を司るシステム用のＣＰＵが配置されるコア電源領域Ａ１Ａ、必要なアプリケーションを動作させるリアルタイム用のＣＰＵが配置されるコア電源領域Ａ１Ｒがそれぞれ位置している。そして、コア電源領域Ａ１Ａ，Ａ１Ｒの下の階層には、コア電源領域Ａ２が位置しており、該コア電源領域Ａ２の下の階層には、コア電源領域Ａ３が位置し、該コア電源領域Ａ３の下の階層には、コア電源領域ＡＣが位置している。

コア電源領域ＡＣの下の階層には、コア電源領域Ａ４が位置している。また、コア電源領域Ａ４，Ａ４Ｕ１，Ａ４Ｕ２の下の階層には、共通部のコア電源領域Ｃ４位置しており、該コア電源領域Ｃ４の下の階層、すなわち最も下の階層には、コア電源領域Ｃ５が位置している。

図２の右側において、ベースバンド部の最も階層の高い位置に、コア電源領域ＢＷ１，ＢＧ１がそれぞれ位置している。そして、コア電源領域ＢＷ１の下の階層には、コア電源領域ＢＷ２が位置しており、コア電源領域ＢＧ１の下の階層には、コア電源領域ＢＧ２が位置している。

また、コア電源領域ＢＡ２の下の階層には、ベースバンド用のＣＰＵが配置されるコア電源領域ＢＡ３が位置している。コア電源領域ＢＷ２，ＢＧ２の下の階層には、コア電源領域ＢＷ３，ＢＧ３がそれぞれ位置している。

そして、コア電源領域ＢＡ３、ならびにコア電源領域ＢＷ３，ＢＧ３の下の階層には、コア電源領域ＢＣが位置しており、該コア電源領域ＢＣの下の階層には、コア電源領域ＢＡ４が位置している。このコア電源領域ＢＡ４の下の階層には、共通部のコア電源領域Ｃ４が位置している。

図２における上下関係は、各コア電源領域の従属関係を示すものであり、上の階層のコア電源領域がＯＮする際には、矢印で示された下の階層のコア電源領域にも電源供給が必要となる。各コア電源領域間に配置される機能モジュールは、データ信号、制御信号等によってそれぞれ接続されており、データ演算処理、データ転送処理等に際し、それぞれ上位と下位の機能モジュール間でアクセスを行う必要が高いため、上の階層のコア電源領域がＯＮする際には、それに関連する下の階層のコア電源領域にも電源供給が必要となるためである。

たとえば、アプリケーション部の最も高い階層のコア電源領域Ａ１ＡがＯＮする際には、以下矢印で示された、コア電源領域Ａ２，Ａ３，ＡＣ，Ａ４，Ｃ４，Ｃ５もそれぞれＯＮ（電源供給）する必要があることを示している。

図３は、電源供給制御部（電源供給制御手段）２の構成を示す説明図である。

電源供給制御部２は、図示するように、電源用スイッチ（電源スイッチ制御部、スイッチ）３、スイッチ制御部（電源スイッチ制御部）４、およびコア電源領域に設けられたシステムコントローラ（制御部）５から構成されている。

電源用スイッチ３は、コア電源領域にそれぞれ設けられており、それらコア電源領域と基準電位ＶＳＳとの間に接続されている。そして、スイッチ制御部４の制御信号に基づいて、任意のコア電源領域と基準電位ＶＳＳとを接続／非接続とすることによって電源供給のＯＮ／ＯＦＦを行う。

スイッチ制御部４は、システムコントローラ５に接続されている。スイッチ制御部４は、各々の電源用スイッチ３にそれぞれ接続されており、システムコントローラ５からの電源スイッチ投入要求信号ｐｃｔｍｓｃ（ｐｏｗｅｒ−ｏｎ ｒｅｑｕｅｓｔ）を受けて、電源用スイッチ３のＯＮ／ＯＦＦを制御すると共に、該電源用スイッチ３がＯＮした際に電源投入完了信号ｐｓｗａｃｋ（ｐｏｗｅｒ−ｏｎ ａｃｋｎｏｗｌｅｄｇｅ）をシステムコントローラ５に返信する。

システムコントローラ５は、ウェイクアップコントロールレジスタ（第１のレジスタ）６、カレントステータスレジスタ（第２のレジスタ）７、補完論理部８、ネクストステータスレジスタ（第３のレジスタ）９、ならびに電源要求論理部１０から構成されている。

ウェイクアップコントロールレジスタ６は、任意のコア電源領域から出力される電源供給開始を要求する割り込み信号（ウェイクアップ信号）に応じて、電源遮断解除（電源供給開始）を行うコア電源領域を示すビットをたてる。カレントステータスレジスタ７は、現在の電源遮断解除の状態を格納する。

補完論理部８は、ウェイクアップコントロールレジスタ６、またはＷＵＣ（図４）から出力されるウェイクアップ信号（割り込み信号）Ｗａｋｅｕｐ＿Ｒ，Ｗａｋｅｕｐ＿Ｓ，Ｗａｋｅｕｐ＿Ａ，Ｗａｋｅｕｐ＿Ｗ，Ｗａｋｅｕｐ＿Ｇのいずれかとカレントステータスレジスタ７とのフラグから次のステータスの状態を補完し、出力する。

この制御によって、ウェイクアップ信号の入力に従い、任意のコア電源領域の電源遮断解除を行うとともに、図２に示される従属関係のあるコア電源領域に対する電源遮断解除の制御を行うことが可能となる。

ネクストステータスレジスタ９は、補完論理部８から出力された信号を格納する。電源要求論理部１０は、ネクストステータスレジスタ９に格納された信号に基づいて、スイッチ制御部４の制御を行う。

図４は、補完論理部８に入力されるウェイクアップ信号Ｗａｋｅｕｐ＿Ｒ，Ｗａｋｅｕｐ＿Ｓ，Ｗａｋｅｕｐ＿Ａ，Ｗａｋｅｕｐ＿Ｗ，Ｗａｋｅｕｐ＿Ｇを出力するＷＵＣ１１の説明図である。

図４では、コア電源領域Ｃ５，ＢＧ３，ＢＷ３，Ａ２，Ａ４，ＢＡ４，Ａ１Ｒをそれぞれ記載している。

図示するように、ウェイクアップ信号Ｗａｋｅｕｐ＿Ｒ，Ｗａｋｅｕｐ＿Ｓ，Ｗａｋｅｕｐ＿Ａ，Ｗａｋｅｕｐ＿Ｗ，Ｗａｋｅｕｐ＿Ｇは、コア電源領域Ｃ５に設けられたＷＵＣ１１から出力される。

ＷＵＣ１１は、検出回路１２、マスクロジック１３、および複数の論理和回路１４から構成される。検出回路１２は、割り込み端子から入力されるウェイクアップ起因する割り込み信号を検出する。

マスクロジック１３は、検出回路１２に検出された割り込み信号、または他のコア電源領域（たとえば、ＧＳＭ通信方式に対応するコア電源領域ＢＧ３からの各種割り込み信号、あるいはＷＣＤＭＡ通信方式に対応するコア電源領域ＢＷ３からの各種割り込み信号など）から出力される割り込み信号に基づいて、論理和回路１４に制御信号を出力する。

論理和回路１４は、マスクロジック１３から出力された制御信号の論理和を演算し、ウェイクアップ信号Ｗａｋｅｕｐ＿Ｒ，Ｗａｋｅｕｐ＿Ｓ，Ｗａｋｅｕｐ＿Ａ，Ｗａｋｅｕｐ＿Ｗ，Ｗａｋｅｕｐ＿Ｇとしてシステムコントローラ５に出力する。

図５は、電源供給制御部２、およびその周辺部（コア電源領域Ａ１Ｒ，Ａ１Ａ，Ａ２，Ａ４，Ｃ５）の構成例を示した説明図である。

コア電源領域Ａ１Ｒ，Ａ１Ａ，Ａ２，Ａ４，Ｃ５には、電源電圧ＶＤＤ（たとえば、１．２Ｖ程度）がそれぞれ供給されており、スイッチ制御部４には、電源電圧ＶＣＣ（たとえば、３．３Ｖ程度）が供給されている。

電源用スイッチ３は、コア電源領域Ａ１Ａ，Ａ１Ｒ，Ａ２，Ａ３，Ａ４，ＡＣ，Ａ４Ｕ１，Ａ４Ｕ２にそれぞれ設けられており、スイッチ制御部４の制御信号に基づいて、任意のコア電源領域と基準電位ＶＳＳとを接続／非接続とすることによって電源供給のＯＮ／ＯＦＦを行う。

スイッチ制御部４は、たとえば、レベルシフタＬＳを介してシステムコントローラ５に接続されている。スイッチ制御部４は、各々の電源用スイッチ３に設けられており、システムコントローラ５からの電源スイッチ投入要求信号ｐｃｔｍｓｃを受けて、電源用スイッチ３のＯＮ／ＯＦＦを制御すると共に、該電源用スイッチ３がＯＮした際に電源投入完了信号ｐｓｗａｃｋをシステムコントローラ５に返信する。

各々のコア電源領域は、基準電位ＶＳＳと電源電圧ＶＤＤとが供給される電源線に接続されてなり、たとえば、上記電源用スイッチ３を介して基準電位ＶＳＳが供給される電源線に接続されている。システムコントローラ５およびスイッチ制御部４は、動作停止状態となる機能モジュールが配置されるコア電源領域に対する電源用スイッチ３をＯＦＦ状態に制御することにより、電源供給を遮断することが可能となり、低消費電力化を図ることが可能となる。

各々のコア電源領域において、上の階層のコア電源領域から出力される論理信号が入力される入力部にラッチＲが設けられている。このラッチＲによって上の階層のコア電源領域がＯＦＦとなった際に論理信号をラッチすると共に不要な信号を遮断する。

また、コア電源領域には、バックアップラッチＢＲ（たとえば、コア電源領域Ａ２，Ａ４）を備えたものもある。このバックアップラッチＲＢは、ＯＦＦとなった上の階層のコア電源領域から出力される論理信号をラッチし、該コア電源領域にその信号を返信し、コア電源領域がＯＮとなった際、ＯＮしたコア電源領域がバックアップラッチＲＢの論理信号を読み出し、元の状態に遷移する。

次に、本実施の形態における電源供給制御部２の作用について説明する。

図６の電源供給制御部２によるウェイクアップ（電源遮断解除）のシーケンスを示すタイミングチャート、および図７の電源供給制御部２によるウェイクアップ処理のフローチャートを用いて説明する。

図６においては、上方から下方にかけて、電源電圧ＶＣＣＱ，ＶＣＣ，ＶＤＤ、リセットクロックＲＣＬＫ、割り込み端子から入力されるウェイクアップに起因する割り込み信号Ｗａｋｅｕｐ、補完論理部８に入力されるノイズ除去後のウェイクアップ信号Ｗａｋｅｕｐ，システムコントローラ５から出力される電源スイッチ投入要求信号ｐｃｔｍｓｃ、スイッチ制御部４から出力される電源投入完了信号ｐｓｗａｃｋ、スイッチ制御部４から電源用スイッチ３に出力される電源スイッチ信号、システムコントローラ５から出力されるラッチＲをＯＦＦするラッチ遮断信号、システムコントローラ５からＣＰＧに出力される内部リセット信号、ＣＰＧからコア電源領域に出力される内部リセット信号、システムコントローラ５からＣＰＧに出力されるウェイクアップリクエスト信号、ＣＰＧから出力されるウェイクアップ完了信号、ＣＰＧから出力されるＤＬＬクロック完了信号、ＣＰＧから出力されるＰＬＬロック完了信号、およびＣＰＧからシステムコントローラ５へ出力される外部発振器安定信号の各信号タイミングをそれぞれ示している。

まず、ウェイクアップに起因する割り込み信号Ｗａｋｅｕｐが入力されると（図６（ａ））、システムコントローラ５は、該当するスイッチ制御部４にウェイクアップの指示（図６（ｂ））を行う（ステップＳ１０２）。

このステップＳ１０２の処理では、システムコントローラ５からスイッチ制御部４に対して電源スイッチ投入要求信号ｐｃｔｍｓｃが出力される。このとき、システムコントローラ５は、電源供給を行うコア電源領域に従属する下の階層に属するコア電源領域から順番に電源が供給されるように制御を行う。

たとえば、図２のコア電源領域Ａ２に電源供給を行う場合には、該コア電源領域Ａ２に従属する階層のうち常時電源ＯＮのＣ５を除いた最も下の階層であるコア電源領域Ｃ４の電源供給を最初に行うように制御する。よって、システムコントローラ５は、コア電源領域Ｃ４に接続されているスイッチ制御部４に対して電源スイッチ投入要求信号ｐｃｔｍｓｃを出力する。

これを受けて、スイッチ制御部４は、コア電源領域Ｃ４に接続されている電源用スイッチ３をＯＮし、該電源用スイッチ３がＯＮした際に電源投入完了信号ｐｓｗａｃｋをシステムコントローラ５に返信する。

この電源投入完了信号ｐｓｗａｃｋを受けて、システムコントローラ５は、コア電源領域Ｃ４の上の階層のコア電源領域Ａ４の電源供給を行う。この場合も、同様に、システムコントローラ５は、コア電源領域Ａ４に接続されているスイッチ制御部４に対して電源スイッチ投入要求信号ｐｃｔｍｓｃを出力し、これを受けて、スイッチ制御部４が、コア電源領域Ａ４に接続されている電源用スイッチ３をＯＮし、該電源用スイッチ３がＯＮした際に電源投入完了信号ｐｓｗａｃｋをシステムコントローラ５に返信する。

以下、同様に、図２におけるコア電源領域ＡＣ，Ａ３，Ａ２に対して順番に電源供給の制御を行う。

そして、最後に電源供給されるコア電源領域Ａ２に接続されている電源用スイッチ３がＯＮし、スイッチ制御部４から電源投入完了信号ｐｓｗａｃｋがシステムコントローラ５に返信（図６（ｃ））されると（ステップＳ１０３）、ＣＰＧによるパワーアップ前処理（ＰＬＬ動作やクロック供給など）が行われる（ステップＳ１０４）。

このパワーアップ前処理ではシステムコントローラ５からＣＰＧに対してウェイクアップリクエスト信号が出力（図６（ｄ））される。このウェイクアップリクエスト信号を受けると、ＣＰＧは、該当するコア電源領域への源振クロックの供給を開始する。

上記源振クロックとは、ＣＰＧの発振安定化前であれば外部から供給される外部クロックを源振クロックとして供給しても良いし、ＣＰＧの発振安定化前のクロックであってもよい。つまり、通常動作時に動作クロックとしてＰＵ等他の機能モジュールに供給されるクロックである必要はなく、該当するコア電源領域に対し、一定期間動作を保証するために必要とされるクロックであれば何れの周波数のクロックを源振クロックとして供給するものであってもよい。

そして、ＣＰＧのパワーアップ前処理が終了すると、該ＣＰＧは、ウェイクアップ完了信号をシステムコントローラ５に対して通知（図６（ｅ））する（ステップＳ１０５）。そして、ＣＰＧによりシステムクロックの供給が開始され、ウェイクアップ処理が終了となる（ステップＳ１０６）。

このとき、源振クロックを供給されているコア電源領域は、上記源振クロックにかわってＣＰＧからシステムクロックを供給されるように構成されてもよいし、上記パワーアップ間処理中に必要な動作処理を終了させて、クロック供給停止状態（動作停止状態）に遷移されるように構成されてもよい。

また、ステップＳ１０１は、割り込み信号によるウェイクアップ処理の場合であるが、レジスタ制御によるウェイクアップ処理では、まず、システムコントローラ５に設けられた電源制御セマフォレジスタの読み出しが行われ（ステップＳ１０７）、続いて、システムコントローラ５に設けられたウェイクアップレジスタの書き込みが行われる（ステップＳ１０８）。

以下は、ステップＳ１０２〜Ｓ１０５と同様となる。電源制御セマフォレジスタは、システムコントローラ５に設けられており、各ドメインからの電源ＯＮ／ＯＦＦの制御を調停するレジスタである。

次に、電源供給制御部２による電源遮断処理について、図８のフローチャート、および図９のコア電源領域における電源遮断のシーケンスの説明図を用いて説明する。

図９では、コア電源領域Ｃ５のシステムコントローラ５、およびコア電源領域の一部（コア電源領域ＡＣ，Ａ２，Ａ４，ＢＡ２，ＢＡ４，ＢＣ）をそれぞれ記載している。

まず、電源制御セマフォレジスタの読み出しを行う（ステップＳ２０１）。続いて、システムコントローラ５に設けられたパワーダウンレジスタの書き込みを行い（ステップＳ２０２）、システムコントローラ５からのパワーダウン処理が開始となる。

このシステムコントローラ５からのパワーダウン前処理制御を受けて、ＣＰＧによるパワーダウン前処理（バス停止、クロック停止、ＰＬＬ停止、該当コア電源領域リセットのアサートなど）が行われる。

ＣＰＧによるパワーダウン前処理完了したこが通知されると（ステップＳ２０３）、システムコントローラ５から電源遮断の指示が出力される（ステップＳ２０４）。そして、該当するすべてのコア電源領域の電源が遮断される。

この場合、システムコントローラ５は、電源遮断するコア電源領域を含めた従属するすべてのコア電源領域に接続されたスイッチ制御部４に対して電源用スイッチ３をＯＦＦする信号を一斉に出力する。

該当するスイッチ制御部４は、電源用スイッチ３をＯＦＦすると共に、該電源用スイッチ３がＯＦＦしたことを示す完了信号をシステムコントローラ５に返信する（ステップＳ２０５）。これにより、電源遮断処理が終了となる（ステップＳ２０６）。

図１０は、半導体集積回路装置１におけるチップレイアウトイメージの一例を示した説明図である。

図１０において、左上方には、スイッチ制御部４が位置しており、該スイッチ制御部４の下方には、コア電源領域ＡＣが設けられている。コア電源領域ＡＣの下方には、コア電源領域ＢＣがレイアウトされている。

スイッチ制御部４の右側には、コア電源領域Ｃ５がレイアウトされており、該コア電源領域Ｃ５の右側、および下方には、コア電源領域Ａ２がそれぞれ位置している。コア電源領域Ｃ５の右側のコア電源領域Ａ２の右側には、コア電源領域ＢＷ１，ＢＷ２がそれぞれレイアウトされている。

コア電源領域Ｃ５の下方のコア電源領域Ａ２の下方には、コア電源領域Ａ１Ａが位置しており、該コア電源領域Ａ１Ａの下方には、コア電源領域Ａ１Ｒがレイアウトされている。

コア電源領域Ａ２，ＢＷ１，ＢＷ２の下方には、左側から右側にかけてコア電源領域ＢＷ３，ＢＷ２，ＢＷ３がそれぞれレイアウトされている。左側のコア電源領域ＢＷ３の下方には、コア電源領域ＢＡ２が位置しており、該コア電源領域ＢＡ２の右側には、コア電源領域ＢＡ３が設けられている。

コア電源領域ＢＡ２，ＢＡ３の下方、およびコア電源領域ＢＡ３の右側には、コア電源領域ＢＡ４がそれぞれレイアウトされている。コア電源領域ＢＡ４の左側には、上方から下方にかけて、コア電源領域Ａ２，Ａ４がそれぞれ設けられている。

コア電源領域Ａ４，ＢＡ４の下方には、コア電源領域Ａ３が設けられており、該コア電源領域Ａ３の下方には、左側から右側にかけて、コア電源領域Ａ４Ｕ１，Ａ４Ｕ２がそれぞれレイアウトされている。

コア電源領域Ａ４Ｕ２の右側には、コア電源領域ＢＧ２，ＢＧ１がそれぞれ設けられており、該コア電源領域ＢＧ２の下方には、コア電源領域ＢＧ３がレイアウトされている。また、左側のコア電源領域Ｃ５，Ａ２，Ａ１Ａ，Ａ１Ｒ、およびコア電源領域Ａ２，ＢＷ２，ＢＡ３，ＢＡ４，Ａ３を上方から下方にかけて分断するように、コア電源領域Ｃ４がレイアウトされている。

そして、これらレイアウトされた各々のコア電源領域の左右両側には、電源用スイッチ３がレイアウト（ハッチングで示す領域）されている。また、コア電源領域Ｃ５のシステムコントローラ５から出力される信号経路が長くなる場合（たとえば、システムコントローラ５からコア電源領域ＢＧ３）には、信号配線がコア電源領域Ｃ４を経由するようにレイアウトされている。

レイアウトされたこれらコア電源領域の上方、および右側には、電源配線（ＶＤＤ，ＶＳＳ）がそれぞれ形成されている。

それにより、本実施の形態によれば、半導体集積回路装置１の消費電力の最適化を行うことができる。

また、コア電源領域のウェイクアップ（電源供給）処理において、従属したコア電源領域を階層的に電源投入するので、電源投入時の突入電流を低く抑えることが可能となり、半導体集積回路装置１におけるウェイクアップ処理時の電圧降下を防止することができる。

また、これらレイアウトは本構成に限定されるものではなく、アクセス頻度が高い機能モジュールを配置するコア電源領域毎に隣接して配置されるものであってもよい。異なるコア電源領域に配置され、隣接した構成とすることで、機能モジュール間の信号配線長を短縮することが可能となり、さらに、コア電源領域を分離して電源遮断制御を行うことにより、動作不要のときの消費電力低減を図ることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、クロック制御と電源制御とを組み合わせて簡潔な制御で消費電力の最適化を図ることも可能である。

この場合、スタンバイに投入後、一定期間のアクセスがない場合には、自動的にコア電源領域の電源を遮断する。電源復帰による割り込み応答時間の拡大を考慮し、本モードに入らない設定も提供することによって、リアルタイム性を損なうことなく、ソフトウェアシーケンスを最小限にとどめたまま、動作電力の最適化を図ることができる。

また、機能モジュール毎のクロック制御（モジュール停止）と電源制御とを組み合わせて、簡潔な制御で消費電力の最適化を図ることも可能である。

半導体集積回路装置を機能モジュール毎に分割していることにより、その領域のすべての機能モジュールへのクロック供給が停止されることが機能モジュール停止の設定により判明した場合、当該領域への電源供給遮断要求を自動的に発行する。

電源復帰に要する時間を考慮し、電源ＯＦＦ要求のモードに入らない設定も提供することによって、リアルタイム性を損なうことなく、ソフトウェアがコア電源領域を意識することなく、動作電力の最適化を図ることができる。

本発明は、半導体集積回路装置における低消費電力化技術に適している。

本発明の一実施の形態による半導体集積回路装置における電源供給領域を示す説明図である。 図１の半導体集積回路装置におけるコア電源領域の階層関係を示した説明図である。 図１の半導体集積回路装置に設けられた電源供給制御部の構成を示す説明図である。 図１の半導体集積回路装置に設けられた補完論理部に入力されるウェイクアップ信号を生成するＷＵＣの説明図である。 図１の半導体集積回路装置に設けられた電源供給制御部、およびその周辺のコア電源領域の構成例を示した説明図である。 図５の電源供給制御部によるウェイクアップ処理のシーケンスを示すタイミングチャートである。 図６の電源供給制御部によるウェイクアップのシーケンスを示すフローチャートである。 図５の電源供給制御部による電源遮断処理例を示すフローチャートである。 図５の電源供給制御部により電源遮断の説明図である。 図１の半導体集積回路装置におけるチップレイアウトイメージの一例を示した説明図である。

符号の説明

１ 半導体集積回路装置
２ 電源供給制御部
３ 電源用スイッチ（電源スイッチ制御部、スイッチ）
４ スイッチ制御部（電源スイッチ制御部）
５ システムコントローラ（制御部）
６ ウェイクアップコントロールレジスタ（第１のレジスタ）
７ カレントステータスレジスタ（第２のレジスタ）
８ 補完論理部
９ ネクストステータスレジスタ（第３のレジスタ）
１０ 電源要求論理部
１１ ＷＵＣ
１２ 検出回路
１３ マスクロジック
１４ 論理和回路
Ａ１Ａ，Ａ１Ｒ，Ａ２，Ａ３，Ａ４ コア電源領域（電源領域）
ＡＣ，Ａ４Ｕ１，Ａ４Ｕ２ コア電源領域（電源領域）
ＢＷ１，ＢＷ２，ＢＷ３，ＢＣ，ＢＧ１，ＢＧ２ コア電源領域（電源領域）
ＢＧ３，ＢＡ２，ＢＡ３，ＢＡ４，ＢＣ コア電源領域（電源領域）
Ｃ４，Ｃ５ コア電源領域
ＢＲ バックアップラッチ

Claims (6)

1. 個別に電源電圧の供給が制御される複数の電源領域を備え、
   前記電源領域には、１つ以上の機能モジュールが配置されており、
   複数の前記電源領域には機能的に関連する従属関係がそれぞれ対応付けされた半導体集積回路装置であって、
   任意の前記電源領域に電源供給を行う制御信号が出力された際に、前記任意の電源領域に従属する下の階層に属する電源領域から前記任意の電源領域までを順番に電源電圧を供給する制御を行う電源供給制御手段を備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記電源供給制御手段は、
   電源遮断から電源供給状態へ復帰させる割り込み信号を受け付け、受け付けた前記割り込み信号に応じて任意の前記電源領域に電源供給を行う電源スイッチ要求信号を出力する制御部と、
   前記電源領域にそれぞれ設けられ、前記制御部から出力された電源スイッチ要求信号に基づいて、前記電源領域における電源電圧の供給を制御する電源スイッチ制御部とよりなることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記電源スイッチ制御部は、
   前記電源領域と基準電位との間に接続されたスイッチと、
   前記制御部から出力された電源スイッチ要求信号に基づいて、前記スイッチを動作制御する信号を出力し、前記スイッチがＯＮした際に電源投入完了信号を前記制御部に返信するスイッチ制御部とよりなることを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記制御部は、
   前記割り込み信号に対応した任意の前記電源領域のフラグ情報を格納する第１のレジスタと、
   現在のステータスにおける各々の前記電源領域の電源供給状態を示すフラグ情報を格納する第２のレジスタと、
   前記第１のレジスタのフラグ情報から、電源を供給する任意の前記電源領域に従属する前記電源領域に対応するフラグ情報を、前記第２のレジスタのフラグ情報に反映させて出力する補完論理部と、
   前記補完論理部から出力されたフラグ情報を格納する第３のレジスタと、
   前記第３のレジスタのフラグ情報に基づいて、前記任意の電源領域に従属する下の階層に属する電源領域から前記任意の電源領域までを順番に電源電圧が供給されるように制御を行う電源要求論理部とを備えたことを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記電源供給制御手段は、
   任意の前記電源領域が電源遮断から復帰した際に、前記電源領域に初期化を行うダミークロック信号を供給する制御を行うことを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記電源供給制御手段は、
   任意の前記電源領域が揮発性半導体メモリを有している場合に、前記揮発性半導体メモリの使用状態を判断し、非使用時に前記揮発性半導体メモリをレジュームモードに設定することを特徴とする半導体集積回路装置。

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