JP4388834B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、特に、配線基板上に複数の半導体チップを三次元的に実装した積層型半導体パッケージに適用して有効な技術に関するものである。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a stacked semiconductor package in which a plurality of semiconductor chips are three-dimensionally mounted on a wiring board.
半導体パッケージの実装密度を向上させることを目的として、配線基板上に複数の半導体チップを三次元的に実装した積層パッケージが種々提案されている。例えば、配線基板上にメモリチップとマイコンチップを実装してシステムを構成した半導体パッケージは、システムインパッケージ(System in Package;SiP)とも呼ばれる。 In order to improve the mounting density of semiconductor packages, various stacked packages in which a plurality of semiconductor chips are three-dimensionally mounted on a wiring board have been proposed. For example, a semiconductor package in which a system is configured by mounting a memory chip and a microcomputer chip on a wiring board is also referred to as a system in package (SiP).
システムインパッケージは、DRAM(Dynamic Random Access Memory)や不揮発性メモリ(フラッシュメモリ)などのメモリチップと高速マイクロプロセッサ(MPU:Micro Processing Unit、超小型演算処理装置)とを単一の樹脂パッケージ内に封止したもので、メモリチップを樹脂封止したメモリ・モジュールよりも高機能であり、需要も大きい。 System-in-packages include memory chips such as DRAM (Dynamic Random Access Memory) and non-volatile memory (flash memory) and a high-speed microprocessor (MPU: Micro Processing Unit) in a single resin package. It is sealed and has a higher function than a memory module in which a memory chip is sealed with resin, and is in great demand.
特に、携帯電話などの通信用モバイル機器においては、半導体装置の多機能化および小型化が要求されていることから、システムインパッケージは、このような機器に用いて好適である。 In particular, in a mobile communication device such as a mobile phone, a multi-function and downsizing of a semiconductor device is required. Therefore, the system in package is suitable for such a device.
例えば特許文献1には、DRAMが形成されたチップおよびフラッシュメモリが形成されたチップの2個のメモリチップの上に高速マイクロプロセッサが形成されたマイコンチップ(2C)を積層した半導体装置が開示されている。
携帯電話などの小型通信用モバイル機器に使用されるシステムインパッケージは、高機能化と小型化という相反する要求に応えることが課題となっている。このような要求に応えるためには、半導体チップを搭載する配線基板の小型化と、配線やスルーホールピッチの高密度化を実現しなければならないため、上記したようなビルドアップ基板の導入が進められている。 A system-in-package used for small communication mobile devices such as mobile phones has been a challenge to meet the conflicting demands of high functionality and miniaturization. In order to meet such demands, it is necessary to reduce the size of the wiring board on which the semiconductor chip is mounted and to increase the density of the wiring and through-hole pitch. It has been.
ビルドアップ基板は、サブトラクティブ法などによって作製された多層配線基板をコア層とし、このコア層の上部および下部に絶縁膜と導電性膜とを交互に積層することにより形成される。例えばコア層の上部に絶縁膜としてポリイミド樹脂膜を形成し、コア層に形成された配線上のポリイミド樹脂膜中にフォトリソグラフィー技術やレーザを用いてビア(接続孔)を形成する。そして、このビア内を含むポリイミド樹脂膜の上部に導体層として、例えば銅膜をメッキ法などを用いて形成した後、この銅膜を加工して配線を形成する。あるいは、あらかじめ配線用の溝を形成し、その内部に銅膜をメッキ法などで形成して配線を形成することもある。 The build-up substrate is formed by using a multilayer wiring substrate manufactured by a subtractive method or the like as a core layer and alternately laminating insulating films and conductive films above and below the core layer. For example, a polyimide resin film is formed as an insulating film on the core layer, and vias (connection holes) are formed in the polyimide resin film on the wiring formed in the core layer using a photolithography technique or a laser. Then, for example, a copper film is formed as a conductor layer on the polyimide resin film including the inside of the via by using a plating method or the like, and then the copper film is processed to form a wiring. Alternatively, a wiring groove may be formed in advance, and a copper film may be formed therein by plating or the like to form a wiring.
このようにして作製されるビルドアップ基板は、サブトラクティブ法などによって作製される既存の多層配線基板と比較して、微細なビアの形成が可能であり、かつ微細なピッチで導体層を形成することができるという利点がある。 The build-up substrate manufactured in this way can form fine vias and forms a conductor layer at a fine pitch compared to an existing multilayer wiring substrate manufactured by a subtractive method or the like. There is an advantage that you can.
しかしながら、ビルドアップ基板は、サブトラクティブ法のような既存の製造方法に比べて製造工程が煩雑になることから製造コストが高くなり、これを用いたシステムインパッケージも高価なものになってしまう。 However, the manufacturing process of the build-up substrate is complicated compared to an existing manufacturing method such as a subtractive method, so that the manufacturing cost becomes high, and a system-in-package using the manufacturing process becomes expensive.
本発明の目的は、小型で高機能の半導体パッケージを安価に提供することにある。 An object of the present invention is to provide a small and highly functional semiconductor package at low cost.
本発明の他の目的は、配線やスルーホールピッチを高密度化した配線基板を用いた半導体パッケージの信頼性、製造歩留まりを向上させることにある。 Another object of the present invention is to improve the reliability and manufacturing yield of a semiconductor package using a wiring board having a higher wiring and through-hole pitch.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明の半導体装置は、主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、前記複数のボールランド上に接続された外部接続端子とを備えており、前記複数のリードのパターンと、前記複数のボールランドのパターンとを互いに重なり合うように配置したものである。 The semiconductor device of the present invention includes a multilayer wiring board in which a plurality of leads formed on the main surface and a plurality of ball lands formed on the back surface are electrically connected via a plurality of through-through holes, and the main surface A semiconductor chip mounted on and electrically connected to the plurality of leads via wires; and external connection terminals connected to the plurality of ball lands; and a pattern of the plurality of leads The plurality of ball land patterns are arranged so as to overlap each other.
本発明の半導体装置は、複数のリードが形成された第1外層基板と、複数のボールランドが形成された第2外層基板と、前記第1外層基板および前記第2外層基板の間に積層された内層基板とを有し、前記第1外層基板、前記内層基板および前記第2外層基板を貫通する複数のスルーホールを介して前記複数のリードと前記複数のボールランドとが電気的に接続された多層配線基板と、前記第1外層基板上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、前記複数のボールランド上に接続された外部接続端子とを備えており、前記多層配線基板に形成された前記複数のスルーホールのうち、前記多層配線基板の最外周部に配置されたスルーホールを、前記第1外層基板に形成された配線または前記第2外層に形成されたボールランドとのみ電気的に接続し、前記内層基板に形成された内層配線とは電気的に接続しないようにしたものである。 The semiconductor device of the present invention is laminated between a first outer layer substrate on which a plurality of leads are formed, a second outer layer substrate on which a plurality of ball lands are formed, and the first outer layer substrate and the second outer layer substrate. And the plurality of leads and the plurality of ball lands are electrically connected via a plurality of through-holes penetrating the first outer layer substrate, the inner layer substrate, and the second outer layer substrate. A multilayer wiring board, a semiconductor chip mounted on the first outer layer board and electrically connected to the plurality of leads via wires, and external connection terminals connected to the plurality of ball lands. Among the plurality of through holes formed in the multilayer wiring board, a through hole disposed in an outermost peripheral portion of the multilayer wiring board is a wiring formed in the first outer layer substrate or the second Outside Connect seen electrically the formed ball lands, said inner layer substrate formed inner wiring is obtained by so as not to electrically connect.
本発明の半導体装置は、主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、前記複数のボールランド上に接続された外部接続端子と、前記主面に形成され、前記複数のリードのそれぞれに電気的に接続された複数の配線と、記複数の配線の表面を覆い、前記複数のリードの表面が開口されたソルダレジストとを備えており、前記ワイヤの延在方向に直交する方向と、前記ワイヤと交差する領域の前記ソルダレジストの開口端との角度を、前記半導体チップの一辺と前記開口端との角度よりも小さくしたものである。 The semiconductor device of the present invention includes a multilayer wiring board in which a plurality of leads formed on the main surface and a plurality of ball lands formed on the back surface are electrically connected via a plurality of through-through holes, and the main surface A plurality of semiconductor chips mounted on the semiconductor chip and electrically connected to the plurality of leads via wires; external connection terminals connected to the plurality of ball lands; and the plurality of leads formed on the main surface. A plurality of wirings electrically connected to each of the wirings, and a solder resist covering the surfaces of the plurality of wirings and having the surfaces of the plurality of leads opened, and orthogonal to the extending direction of the wires. The angle between the direction and the opening end of the solder resist in the region intersecting with the wire is smaller than the angle between one side of the semiconductor chip and the opening end.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
高価なビルドアップ基板を使用しなくとも、配線基板の導体層パターンやスルーホールを高密度化することが可能となるので、システムインパッケージのように、小型で高機能が要求される半導体装置を安価に提供することが可能となる。 Even without using an expensive build-up board, it is possible to increase the density of conductor layer patterns and through-holes on the wiring board. Therefore, semiconductor devices that are small and require high functionality, such as system-in-package, can be used. It can be provided at low cost.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
図1は、本実施の形態の半導体装置を示す要部平面図、図2は、図1に示す半導体装置の要部断面図、図3は、図1に示す半導体装置の裏面を示す要部平面図である。なお、図1は、配線基板に形成された導体層のパターンを見易くするために、部材の一部(モールド樹脂、ソルダレジスト、ボンディングワイヤなど)の図示を省略してある。同様に、図3も部材の一部(ソルダレジスト)の図示を省略してある。 1 is a plan view of a main part of the semiconductor device of the present embodiment, FIG. 2 is a cross-sectional view of the main part of the semiconductor device shown in FIG. 1, and FIG. 3 is a main part of the back surface of the semiconductor device shown in FIG. It is a top view. In FIG. 1, some members (mold resin, solder resist, bonding wire, etc.) are not shown in order to make it easier to see the pattern of the conductor layer formed on the wiring board. Similarly, in FIG. 3, illustration of a part of the member (solder resist) is omitted.
本実施の形態の半導体装置は、配線基板1の主面上に2個の半導体チップ2A、2Bを搭載し、これらの半導体チップ2A、2Bをモールド樹脂3で封止した半導体パッケージである。半導体チップ2Aは、配線基板1の主面上に接着剤4を介して実装され、半導体チップ2Bは、半導体チップ2Aの主面上に接着剤4を介して積層されている。半導体チップ2A、2Bのそれぞれの主面には、複数のボンディングパッドBPが形成されており、配線基板1の主面に形成されたリード5とボンディングパッドBPは、Au(金)ワイヤ6を介して電気的に接続されている。リード5は、配線7と一体に形成され、配線7の一部を構成している。配線7は、配線基板1を貫通するスルーホール8を介して配線基板1の裏面のボールランド9または配線7に電気的に接続されている。ボールランド9の表面には、半導体装置の外部接続端子を構成する半田バンプ13が接続されている。 The semiconductor device according to the present embodiment is a semiconductor package in which two semiconductor chips 2A and 2B are mounted on the main surface of the wiring substrate 1 and these semiconductor chips 2A and 2B are sealed with a mold resin 3. The semiconductor chip 2A is mounted on the main surface of the wiring substrate 1 via an adhesive 4, and the semiconductor chip 2B is stacked on the main surface of the semiconductor chip 2A via the adhesive 4. A plurality of bonding pads BP are formed on the main surfaces of the semiconductor chips 2A and 2B. The leads 5 and bonding pads BP formed on the main surface of the wiring board 1 are connected via Au (gold) wires 6. Are electrically connected. The lead 5 is formed integrally with the wiring 7 and constitutes a part of the wiring 7. The wiring 7 is electrically connected to the ball land 9 or the wiring 7 on the back surface of the wiring board 1 through a through hole 8 penetrating the wiring board 1. Solder bumps 13 constituting external connection terminals of the semiconductor device are connected to the surface of the ball land 9.
図2に示すように、配線基板1の主面は、リード5が形成された領域を除いてソルダレジスト10で覆われている。同様に、配線基板1の裏面も、ボールランド9が形成された領域を除いてソルダレジスト10で覆われている。配線基板1の内部には内層配線11が形成され、スルーホール8の内部には、Cu(銅)などからなるメッキ層12が形成されている。 As shown in FIG. 2, the main surface of the wiring board 1 is covered with a solder resist 10 except for the region where the leads 5 are formed. Similarly, the back surface of the wiring board 1 is also covered with the solder resist 10 except for the region where the ball lands 9 are formed. An inner layer wiring 11 is formed inside the wiring substrate 1, and a plating layer 12 made of Cu (copper) or the like is formed inside the through hole 8.
上記2個の半導体チップ2A、2Bのうち、半導体チップ2Aは、メモリLSIの一種であるDRAM(Dynamic Random Access Memory)が形成されたシリコンチップであり、半導体チップ2Bは、半導体チップ2Aに形成されたDRAMを制御するためのマイコン(マイクロコンピュータ)が形成されたシリコンチップである。メモリチップとそれを制御するマイコンチップとを一つの配線基板1上に搭載してシステムを構成したこのような半導体パッケージは、システムインパッケージ(SiP:System in Package)と呼ばれる。 Of the two semiconductor chips 2A and 2B, the semiconductor chip 2A is a silicon chip on which a DRAM (Dynamic Random Access Memory) which is a kind of memory LSI is formed, and the semiconductor chip 2B is formed on the semiconductor chip 2A. This is a silicon chip on which a microcomputer (microcomputer) for controlling the DRAM is formed. Such a semiconductor package in which a system is configured by mounting a memory chip and a microcomputer chip for controlling the memory chip on one wiring board 1 is called a system in package (SiP).
本実施の形態の半導体装置は、上記配線基板1が図4〜図7に示す4層の基板で構成されている。図4は、配線基板1の最上層を構成する第1外層基板1Aの要部平面図、図5は、第1外層基板1Aの下層に位置する第1内層基板1Bの要部平面図、図6は、第1内層基板1Bの下層に位置する第2内層基板1Cの要部平面図、図7は、第2内層基板1Cの下層、すなわち配線基板1の最下層を構成する第2外層基板1Dの要部平面図である。 In the semiconductor device of the present embodiment, the wiring board 1 is composed of a four-layer board shown in FIGS. 4 is a main part plan view of the first outer layer substrate 1A constituting the uppermost layer of the wiring board 1, and FIG. 5 is a main part plan view of the first inner layer substrate 1B located under the first outer layer board 1A. 6 is a plan view of the main part of the second inner layer substrate 1C located below the first inner layer substrate 1B. FIG. 7 is a second outer layer substrate constituting the lower layer of the second inner layer substrate 1C, that is, the lowermost layer of the wiring substrate 1. It is a principal part top view of 1D.
図4に示す第1外層基板1Aの表面、すなわち配線基板1の主面には、前述したリード5、配線7および同図には示さないソルダレジスト10が形成されている。図5に示す第1内層基板1Bの表面および図6に示す第2内層基板1Cの表面には、それぞれ内層配線11が形成されている。図7に示す第2外層基板1Dの表面、すなわち配線基板1の裏面には、前述したボールランド9、配線7および同図には示さないソルダレジスト10が形成されている。配線基板1に形成されたスルーホール8は、いずれも4層の基板(第1外層基板1A、第1内層基板1B、第2内層基板1C、第2外層基板1D)を貫通しており、それらの内部には図4〜図7には示さないメッキ層12が形成されている。 On the surface of the first outer layer substrate 1A shown in FIG. 4, that is, on the main surface of the wiring substrate 1, the above-described lead 5, wiring 7, and solder resist 10 (not shown) are formed. Inner layer wirings 11 are formed on the surface of the first inner layer substrate 1B shown in FIG. 5 and the surface of the second inner layer substrate 1C shown in FIG. On the front surface of the second outer layer substrate 1D shown in FIG. 7, that is, on the back surface of the wiring substrate 1, the above-described ball land 9, the wiring 7, and the solder resist 10 (not shown) are formed. The through holes 8 formed in the wiring board 1 all pass through four layers of substrates (first outer layer substrate 1A, first inner layer substrate 1B, second inner layer substrate 1C, second outer layer substrate 1D). A plating layer 12 not shown in FIG. 4 to FIG.
上記4層の基板(第1外層基板1A、第1内層基板1B、第2内層基板1C、第2外層基板1D)によって構成された本実施の形態の配線基板1は、周知のサブトラクティブ法によって作製されたものである。配線基板1をサブトラクティブ法によって作製するには、例えば表面にCu箔を貼り付けたガラスエポキシ樹脂などの汎用樹脂からなる積層板(銅張り積層板)を用意し、まずCu箔をエッチングして導体層パターン(リード5、配線7、ボールランド9、内部配線11など)を形成することにより、導体層のパターンが異なる4種類の基板(第1外層基板1A、第1内層基板1B、第2内層基板1Cおよび第2外層基板1D)を作製する。次に、これらの基板を積層して接着剤で固着した後、ドリルを使って4層の基板を貫通するスルーホール8を形成し、続いてスルーホール8の内部に無電解Cuメッキ層を形成する。次に、第1外層基板1Aに形成されたリード5および配線7と、第2外層基板1Dに形成されたボールランド9および配線7のそれぞれの表面に電解Auメッキ層を形成した後、リード5が形成された領域を除く第1外層基板1Aの表面と、ボールランド9が形成された領域を除く第2外層基板1Bの表面にそれぞれソルダレジスト10を形成する。サブトラクティブ法は、古くから配線基板の作製に用いられてきた方法であり、配線基板を安価に製造できる利点がある。 The wiring substrate 1 according to the present embodiment configured by the four layers of the substrates (the first outer layer substrate 1A, the first inner layer substrate 1B, the second inner layer substrate 1C, and the second outer layer substrate 1D) is obtained by a known subtractive method. It was produced. In order to produce the wiring board 1 by the subtractive method, for example, a laminated board (copper-clad laminated board) made of a general-purpose resin such as a glass epoxy resin with a Cu foil attached to the surface is prepared, and the Cu foil is first etched. By forming conductor layer patterns (lead 5, wiring 7, ball land 9, internal wiring 11, etc.), four types of substrates (first outer layer substrate 1A, first inner layer substrate 1B, second layer) having different conductor layer patterns are formed. An inner layer substrate 1C and a second outer layer substrate 1D) are produced. Next, after laminating these substrates and fixing them with an adhesive, a drill is used to form through-holes 8 that penetrate the four-layer substrate, and then an electroless Cu plating layer is formed inside the through-holes 8. To do. Next, after forming an electrolytic Au plating layer on the surface of each of the lead 5 and the wiring 7 formed on the first outer layer substrate 1A and the ball land 9 and the wiring 7 formed on the second outer layer substrate 1D, the lead 5 The solder resist 10 is formed on the surface of the first outer layer substrate 1A excluding the region where the ball land 9 is formed and on the surface of the second outer layer substrate 1B excluding the region where the ball land 9 is formed. The subtractive method is a method that has been used for manufacturing a wiring board for a long time, and has an advantage that the wiring board can be manufactured at low cost.
図8は、配線基板1の主面(第1外層基板1Aの表面)に形成されたリード5の配置と配線基板1の裏面(第2外層基板1Dの表面)に形成されたボールランド9の配置を重ね合わせて示した平面図である。ここでは、両者の配置を見易くするために、配線基板1の主面に形成された配線7の図示を省略すると共に、リード5を黒く塗りつぶして示している。 8 shows the arrangement of the leads 5 formed on the main surface of the wiring substrate 1 (the surface of the first outer layer substrate 1A) and the ball land 9 formed on the back surface of the wiring substrate 1 (the surface of the second outer layer substrate 1D). It is the top view which showed arrangement | positioning superimposed. Here, in order to make it easy to see the arrangement of both, the illustration of the wiring 7 formed on the main surface of the wiring substrate 1 is omitted, and the lead 5 is shown in black.
図8および前記図2に示すように、本実施の形態の配線基板1は、リード5とボールランド9が互いに重なり合うように配置されている。このように、リード5のほぼ真下にボールランド9を配置することにより、配線基板1の主面のリード5からスルーホール8を経て裏面のボールランド9に至る信号経路を最短化することができる。これにより、配線基板1の主面および裏面に形成する配線7の長さや本数を最小化することが可能となるので、スルーホール8のピッチを縮小し、配線基板1の外形寸法を小さくすることができる。 As shown in FIG. 8 and FIG. 2, the wiring board 1 of the present embodiment is arranged so that the leads 5 and the ball lands 9 overlap each other. Thus, by arranging the ball land 9 almost directly below the lead 5, the signal path from the lead 5 on the main surface of the wiring board 1 to the ball land 9 on the back surface through the through hole 8 can be minimized. . This makes it possible to minimize the length and number of wirings 7 formed on the main surface and the back surface of the wiring board 1, thereby reducing the pitch of the through holes 8 and reducing the external dimensions of the wiring board 1. Can do.
また、前記図5および図6に示すように、本実施の形態の配線基板1は、配線基板1(第1外層基板1A、第1内層基板1B、第2内層基板1C、第2外層基板1D)を貫通するスルーホール8のうち、配線基板1の最外周部に配置されたスルーホール8は、第1内層基板1Bに形成された内層配線11および第2内層基板1Cに形成された内層配線11とは電気的に接続されていない。すなわち、配線基板1の最外周部に配置されたスルーホール8は、第1外層基板1Aや第2外層基板1Dの導体層(配線7、ボールランド9)とのみ接続されている。 As shown in FIGS. 5 and 6, the wiring substrate 1 according to the present embodiment includes the wiring substrate 1 (first outer layer substrate 1A, first inner layer substrate 1B, second inner layer substrate 1C, second outer layer substrate 1D. ) Of the through-holes 8 that pass through the inner-layer wiring 11 formed on the first inner-layer substrate 1B and the inner-layer wiring formed on the second inner-layer substrate 1C. 11 is not electrically connected. That is, the through hole 8 arranged in the outermost peripheral portion of the wiring substrate 1 is connected only to the conductor layers (wiring 7 and ball land 9) of the first outer layer substrate 1A and the second outer layer substrate 1D.
前述したように、サブトラクティブ法によって配線基板1を作製する場合は、互いに異なる導体層パターンが形成された4層の基板(第1外層基板1A、第1内層基板1B、第2内層基板1Cおよび第2外層基板1D)を積層し、ドリルを使ってこれらの基板を貫通するスルーホール8を形成する。このとき、第1外層基板1Aおよび第2外層基板1Dに形成された導体層(配線7、ボールランド9)は外部から視認できるので、導体層(配線7、ボールランド9)とスルーホール8の位置合わせは容易である。これに対し、第1内層基板1Bおよび第2内層基板1Cに形成された導体層(内層配線11)は外部から視認できないので、スルーホール8との位置合わせが困難である。 As described above, when the wiring substrate 1 is manufactured by the subtractive method, the four-layer substrates (the first outer layer substrate 1A, the first inner layer substrate 1B, the second inner layer substrate 1C, and the like) on which different conductor layer patterns are formed. A second outer layer substrate 1D) is laminated, and a through hole 8 penetrating these substrates is formed using a drill. At this time, since the conductor layer (wiring 7 and ball land 9) formed on the first outer layer substrate 1A and the second outer layer substrate 1D can be visually recognized from the outside, the conductor layer (wiring 7 and ball land 9) and the through hole 8 Alignment is easy. On the other hand, since the conductor layer (inner layer wiring 11) formed on the first inner layer substrate 1B and the second inner layer substrate 1C cannot be visually recognized from the outside, alignment with the through hole 8 is difficult.
そこで、内層配線11とスルーホール8の位置ずれを防ぐためには、スルーホール8と接続する内層配線11a(内層配線11のうち、スルーホール8の周囲を囲む部分。図5、図6参照)の直径を十分に大きくしておく必要がある。すなわち、スルーホール8と接続する部分の内層配線11aの直径は、第1外層基板1Aや第2外層基板1Dの導体層のスルーホール8と接続する部分の導電層パターンよりも大きくしておく必要がある。例えば、本実施の形態の配線基板1においては、内層配線11aの径が350μmであるのに対し、内層配線11に接続されないスルーホール8を囲む導電層パターンの径は280μmである。 Therefore, in order to prevent positional displacement between the inner layer wiring 11 and the through hole 8, the inner layer wiring 11a connected to the through hole 8 (the portion of the inner layer wiring 11 surrounding the through hole 8; see FIGS. 5 and 6). The diameter needs to be large enough. That is, the diameter of the inner layer wiring 11a in the portion connected to the through hole 8 needs to be larger than the conductive layer pattern in the portion connected to the through hole 8 of the conductor layer of the first outer layer substrate 1A or the second outer layer substrate 1D. There is. For example, in the wiring substrate 1 of the present embodiment, the diameter of the inner layer wiring 11a is 350 μm, whereas the diameter of the conductive layer pattern surrounding the through hole 8 not connected to the inner layer wiring 11 is 280 μm.
そこで、例えば最外周部のスルーホール8と配線基板1の外周端との合わせ余裕を150μm必要とした場合、直径280μm(半径140μm)の導体層パターンは、その中心を配線基板1の外周端から150+140=290μmだけ内側に配置しなければならない。他方、直径350μm(半径175μm)の内層配線11aの場合は、その中心を配線基板1の外周端から175+140=315μmだけ内側に配置しなければならない。換言すると、配線基板1の中心から最外周部のスルーホール8までの距離で見た場合、直径350μm(半径175μm)の内層配線11aを、内層配線11に接続されない直径280μm(半径140μm)の導体層パターンと同一の位置に配置しようとすると、スルーホール8と配線基板1の外周端との合わせ余裕を150μm確保するためには、配線基板1の中心から外周端までの距離を315−290=25μmだけ大きくしなければならない。 Therefore, for example, when an alignment margin between the outermost through hole 8 and the outer peripheral edge of the wiring board 1 is required to be 150 μm, the conductor layer pattern having a diameter of 280 μm (radius 140 μm) is centered from the outer peripheral edge of the wiring board 1. 150 + 140 = 290 μm must be placed inside. On the other hand, in the case of the inner layer wiring 11 a having a diameter of 350 μm (radius 175 μm), the center thereof must be arranged inside the outer peripheral end of the wiring board 1 by 175 + 140 = 315 μm. In other words, when viewed from the distance from the center of the wiring substrate 1 to the outermost through hole 8, the inner layer wiring 11a having a diameter of 350 μm (radius 175 μm) is connected to the conductor having a diameter of 280 μm (radius 140 μm) not connected to the inner layer wiring 11. If an attempt is made to arrange at the same position as the layer pattern, in order to secure an alignment margin between the through hole 8 and the outer peripheral edge of the wiring board 1 of 150 μm, the distance from the center of the wiring board 1 to the outer peripheral edge is 315−290 = It must be increased by 25 μm.
このように、内層配線11に接続されない直径の小さい導体層パターンを配線基板1の最外周部に配置することにより、配線基板1を小型化することが可能となる。 In this way, by arranging a conductor layer pattern having a small diameter that is not connected to the inner layer wiring 11 on the outermost peripheral portion of the wiring substrate 1, the wiring substrate 1 can be reduced in size.
図9は、配線基板1の主面上に形成されたソルダレジスト10の開口形状を示す要部平面図、図10は、図9の部分拡大図である。なお、図9は、Auワイヤ6の図示を省略してある。 FIG. 9 is a principal plan view showing the opening shape of the solder resist 10 formed on the main surface of the wiring board 1, and FIG. 10 is a partial enlarged view of FIG. In FIG. 9, illustration of the Au wire 6 is omitted.
ソルダレジスト10は、配線基板1の主面に形成された配線7を絶縁および保護するために形成されるが、Auワイヤ6の一端がボンディングされるリード5の表面はソルダレジスト10を取り除く必要がある。このとき、リード5とソルダレジスト10の開口端10Aとの合わせずれによってリード5の一部がソルダレジスト10で覆われると、リード5の露出面積が小さくなってAuワイヤ6のボンディングが困難となる。従って、ソルダレジスト10の開口端10Aは、少なくとも上記合わせずれ量に相当する分だけリード5から離す必要がある。しかし、ソルダレジスト10の開口端10Aをリード5から離すと、リード5に接続された配線7の端部が露出するため、開口端10Aからリード5までの距離が大きくなるほど、配線7の端部の露出面積も大きくなり、リード5にボンディングされたAuワイヤ6の中途部が配線7の端部と接触してショートする危険が増大する。 The solder resist 10 is formed to insulate and protect the wiring 7 formed on the main surface of the wiring substrate 1, but the surface of the lead 5 to which one end of the Au wire 6 is bonded needs to be removed. is there. At this time, if a part of the lead 5 is covered with the solder resist 10 due to misalignment between the lead 5 and the opening end 10 </ b> A of the solder resist 10, the exposed area of the lead 5 becomes small and bonding of the Au wire 6 becomes difficult. . Accordingly, the opening end 10A of the solder resist 10 needs to be separated from the lead 5 by an amount corresponding to at least the misalignment amount. However, when the opening end 10A of the solder resist 10 is separated from the lead 5, the end of the wiring 7 connected to the lead 5 is exposed. Therefore, as the distance from the opening end 10A to the lead 5 increases, the end of the wiring 7 increases. As a result, the exposed area of the Au wire 6 bonded to the lead 5 comes into contact with the end of the wiring 7 and the risk of short-circuiting increases.
そこで、本実施の形態では、図に示すように、ソルダレジスト10の開口端10Aのうち、Auワイヤ6と交差する領域の開口端10Aの向きを、Auワイヤ6と交差するリード5の一辺の向きとほぼ平行にする。これにより、配線7の端部の露出面積を最小限にとどめることができるので、Auワイヤ6と配線7とがショートする不良の発生を抑制することができる。これに対し、例えば図11に示すように、Auワイヤ6と交差する領域におけるソルダレジスト10の開口端10Aの向きを配線基板1の一辺(または半導体チップ2Bの一辺)の向きとほぼ平行にした場合は、配線7の端部の露出面積が大きくなるので、Auワイヤ6と配線7とがショートする危険が高くなる。 Therefore, in the present embodiment, as shown in the drawing, the direction of the opening end 10A in the region intersecting with the Au wire 6 in the opening end 10A of the solder resist 10 is set to the one side of the lead 5 intersecting with the Au wire 6. Make it almost parallel to the direction. Thereby, since the exposed area of the edge part of the wiring 7 can be kept to the minimum, generation | occurrence | production of the defect which the Au wire 6 and the wiring 7 short-circuit can be suppressed. On the other hand, for example, as shown in FIG. 11, the direction of the opening end 10A of the solder resist 10 in the region intersecting with the Au wire 6 is made substantially parallel to the direction of one side of the wiring board 1 (or one side of the semiconductor chip 2B). In this case, since the exposed area of the end portion of the wiring 7 is increased, there is a high risk that the Au wire 6 and the wiring 7 are short-circuited.
なお、リード5からある程度離れた領域では、配線7の表面からAuワイヤ6までの高さが十分にあるので、配線7が露出していてもAuワイヤ6と接触することはない。これに対し、配線7がリード5に最も近接した領域、すなわち配線7の端部では、配線7の表面からAuワイヤ6までの高さが低いため、両者がショートする危険性が高い。すなわち、Auワイヤ6と配線7のショート不良を抑制するためには、ソルダレジスト10の開口端10Aを上記のような形状とすることによって配線7の端部の露出面積を最小限にとどめることが有効である。 It should be noted that since the height from the surface of the wiring 7 to the Au wire 6 is sufficiently high in a region away from the lead 5 to some extent, it does not come into contact with the Au wire 6 even if the wiring 7 is exposed. On the other hand, in the region where the wiring 7 is closest to the lead 5, that is, at the end portion of the wiring 7, the height from the surface of the wiring 7 to the Au wire 6 is low, so there is a high risk that both of them are short-circuited. That is, in order to suppress short-circuit defects between the Au wire 6 and the wiring 7, the exposed end area of the wiring 7 can be minimized by forming the opening end 10A of the solder resist 10 as described above. It is valid.
Auワイヤ6と交差する領域におけるソルダレジスト10の開口端10Aの向きは、必ずしもAuワイヤ6と交差するリード5の一辺の向きと平行でなくともよいが、平行に近い程、配線7の端部の露出面積を小さくできる。そして、少なくともAuワイヤ6の延在方向に直交する方向とソルダレジスト10の開口端10Aとのなす角度を、半導体チップ2Bの一辺と上記開口端との角度よりも小さくすること、あるいは少なくともAuワイヤ6と交差するリード5の一辺と、この一辺に対向するソルダレジスト10の開口端10Aとのなす角度を、半導体チップ2Bの一辺と上記開口端との角度よりも小さくすることが望ましい。 The direction of the opening end 10A of the solder resist 10 in the region intersecting with the Au wire 6 does not necessarily have to be parallel to the direction of one side of the lead 5 intersecting with the Au wire 6, but the end of the wiring 7 is closer to parallel. The exposed area can be reduced. Then, at least the angle formed between the direction orthogonal to the extending direction of the Au wire 6 and the opening end 10A of the solder resist 10 is made smaller than the angle between one side of the semiconductor chip 2B and the opening end, or at least the Au wire. It is desirable that an angle formed between one side of the lead 5 intersecting with 6 and the opening end 10A of the solder resist 10 facing the one side is smaller than an angle between one side of the semiconductor chip 2B and the opening end.
以上のように、配線基板1の主面のリード5と裏面のボールランド9とを互いに重なり合うように配置し、さらに配線基板1の最外周部に配置されたスルーホール8を内層配線11と電気的に接続しないことにより、高価なビルドアップ基板を使用しなくとも、配線基板1に形成される導体層やスルーホール8のパターン密度を高め、配線基板1の外形寸法を縮小することが可能となるので、小型で高機能のシステムインパッケージを安価に提供することができる。 As described above, the lead 5 on the main surface of the wiring board 1 and the ball land 9 on the back surface are arranged so as to overlap each other, and the through hole 8 arranged on the outermost periphery of the wiring board 1 is electrically connected to the inner layer wiring 11. By avoiding connection, it is possible to increase the pattern density of the conductor layer and the through hole 8 formed on the wiring board 1 and reduce the outer dimensions of the wiring board 1 without using an expensive build-up board. Therefore, a small and highly functional system in package can be provided at low cost.
また、本実施の形態によれば、Auワイヤと配線のショート不良を抑制することができるので、システムインパッケージの信頼性、製造歩留まりが向上する。 Further, according to the present embodiment, it is possible to suppress a short-circuit defect between the Au wire and the wiring, thereby improving the reliability of the system-in-package and the manufacturing yield.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば前記実施の形態では、内層基板が2層の配線基板を例示したが、内層基板が1層または3層以上の配線基板に適用できることはもちろんである。 For example, in the above-described embodiment, the inner substrate is a two-layer wiring substrate, but the inner substrate can be applied to a wiring substrate having one layer or three or more layers.
本発明の半導体装置は、システムインパッケージの小型化に適用して特に有用なものである。 The semiconductor device of the present invention is particularly useful when applied to miniaturization of system-in-package.
1 配線基板
1A 第1外層基板
1B 第1内層基板
1C 第2内層基板
1D 第2外層基板
2A、2B 半導体チップ
3 モールド樹脂
4 接着剤
5 リード
6 Auワイヤ
7 配線
8 スルーホール
9 ボールランド
10 ソルダレジスト
10A 開口端
11、11a 内層配線
12 メッキ層
13 半田バンプ
BP ボンディングパッド
DESCRIPTION OF SYMBOLS 1 Wiring board | substrate 1A 1st outer layer board | substrate 1B 1st inner layer board | substrate 1C 2nd inner layer board | substrate 1D 2nd outer layer board | substrate 2A, 2B Semiconductor chip 3 Mold resin 4 Adhesive 5 Lead 6 Au wire 7 Wiring 8 Through hole 9 Ball land 10 Solder resist 10A Open end 11, 11a Inner layer wiring 12 Plating layer 13 Solder bump BP Bonding pad
Claims (7)
(b)第1リード、前記第1リードに電気的に接続される第1主面配線、第2リード、及び前記第2リードに電気的に接続される第2主面配線が設けられた主面側基板と、前記第1リードに対応する第1ボールランド、前記第1ボールランドに電気的に接続され、前記第1主面配線と平面的に重なる位置に形成された第1裏面配線、前記第2リードに対応する第2ボールランド、及び前記第2ボールランドに電気的に接続される第2裏面配線が設けられ、前記主面側基板と反対側に位置する裏面側基板と、前記第2リードに対応し、前記第2主面配線と平面的に重なる位置に形成された第1内層配線、及び前記第1内層配線と電気的に接続され、前記第2ボールランドに対応し、前記第2裏面配線と平面的に重なる位置に形成された第2内層配線が設けられ、前記主面側基板と前記裏面側基板との間に位置する内層側基板と、前記第1主面配線と前記第1裏面配線との間に設けられた第1スルーホールと、前記第2主面配線と前記第1内層配線との間に設けられた第2スルーホールと、前記第2内層配線と前記第2裏面配線との間に設けられた第3スルーホールとを有する多層配線基板と、
(c)前記第1半導体チップの第1ボンディングパッドと前記多層配線基板の第1リードとを接続する第1ワイヤ、及び前記第1半導体チップの第2ボンディングパッドと前記多層配線基板の第2リードとを接続する第2ワイヤと、
(d)前記第1半導体チップ、前記第1ワイヤ、及び前記第2ワイヤを封止するモールド樹脂と、
(e)前記多層配線基板の前記第1ボールランド上に設けられた第1外部接続端子、及び前記多層配線基板の前記第2ボールランド上に設けられた第2外部接続端子と、
を含み、
前記第1半導体チップは、前記多層配線基板の前記主面側基板上に搭載され、
前記第1内層配線及び前記第2内層配線のそれぞれの径は、前記第1主面配線、前記第1裏面配線、前記第2主面配線、及び前記第2裏面配線のそれぞれの径よりも大きく、
前記第2スルーホールの径は、前記第1内層配線の径よりも小さく、
前記第3スルーホールの径は、前記第2内層配線の径よりも小さいことを特徴とする半導体装置。 (A) major surface, a first semiconductor chip having a second bonding pad formed on the first bonding pads formed on the main surface, and said major surface,
(B) a main provided with a first lead, a first main surface wiring electrically connected to the first lead, a second lead, and a second main surface wiring electrically connected to the second lead; A surface-side substrate, a first ball land corresponding to the first lead, a first back surface wiring electrically connected to the first ball land and formed to overlap the first main surface wiring; A second ball land corresponding to the second lead, and a second back surface wiring electrically connected to the second ball land, and a back side substrate located on the opposite side of the main surface side substrate; corresponding to the second lead, the second main surface interconnection and the first inner layer wiring formed at a position planarly overlapping, and being the first inner wiring electrically connected, corresponding to the second ball lands, A second inner layer formed at a position overlapping the second back surface wiring in a planar manner Line is provided, and the inner layer side substrate located between the rear substrate and the main surface side substrate, a first through hole provided between the first back surface wiring and the first main surface interconnect a second through hole provided between the front Stories second main surface line and the first inner wiring, and a third through hole provided between the second back side wiring and the second inner wiring and the multilayer wiring substrate having a,
(C) a first wire connecting the first bonding pad of the first semiconductor chip and the first lead of the multilayer wiring board; and the second bonding pad of the first semiconductor chip and the second lead of the multilayer wiring board. A second wire connecting the
(D) a mold resin for sealing the first semiconductor chip, the first wire, and the second wire;
(E) a first external connection terminal provided on the first ball land of the multilayer wiring board, and a second external connection terminal provided on the second ball land of the multilayer wiring board;
Including
The first semiconductor chip is mounted on the main surface side substrate of the multilayer wiring board,
The diameters of the first inner layer wiring and the second inner layer wiring are larger than the respective diameters of the first main surface wiring , the first back surface wiring , the second main surface wiring, and the second back surface wiring. The
The diameter of the second through hole is smaller than the diameter of the first inner layer wiring,
The diameter of the third through hole, wherein a smaller Ikoto than the diameter of said second inner wiring.
前記第2内層配線の径は、前記第1主面配線及び第1裏面配線のそれぞれの径よりも大きいことを特徴とする請求項1記載の半導体装置。 A third through hole is provided between the second back surface wiring and the second inner layer wiring;
2. The semiconductor device according to claim 1, wherein the diameter of the second inner layer wiring is larger than the diameter of each of the first main surface wiring and the first back surface wiring.
前記第2ボールランドは、前記第2リードと平面的に重なる位置に設けられていることを特徴とする請求項1記載の半導体装置。 The first ball land is provided at a position overlapping the first lead in a plane.
2. The semiconductor device according to claim 1, wherein the second ball land is provided at a position overlapping the second lead in a planar manner.
(b)第1リード、前記第1リードに電気的に接続される第1主面配線が設けられた主面側基板と、前記第1リードに対応する第1ボールランド、前記第1ボールランドに電気的に接続され、前記第1主面配線に電気的に接続される第1裏面配線が設けられ、前記主面側基板と反対側に位置する裏面側基板と、前記第1リード及び前記第1ボールランドに対応し、前記第1主面配線と平面的に重なる位置に形成された第1内層配線、及び前記第1内層配線と電気的に接続され、前記第2ボールランドに対応し、前記第1裏面配線と平面的に重なる位置に形成された第2内層配線が設けられ、前記主面側基板と前記裏面側基板との間に位置する内層側基板と、前記第1主面配線と前記第1内層配線との間に設けられた第1スルーホールと、前記第2内層配線と前記第1裏面配線との間に設けられた第2スルーホールとを有する多層配線基板と、(B) a first lead, a main surface side substrate provided with a first main surface wiring electrically connected to the first lead, a first ball land corresponding to the first lead, and the first ball land. A first back surface wiring that is electrically connected to the first main surface wiring, and is provided on the opposite side of the main surface side substrate; the first lead; and Corresponding to the first ball land, electrically connected to the first inner layer wiring and the first inner layer wiring formed in a position overlapping with the first main surface wiring, and corresponding to the second ball land. A second inner layer wiring formed at a position overlapping with the first back surface wiring in a plane, an inner layer side substrate positioned between the main surface side substrate and the back surface side substrate, and the first main surface A first through hole provided between a wiring and the first inner layer wiring; and And the multilayer wiring substrate having a second through-hole provided between the two inner wiring first backside interconnect,
(c)前記第1半導体チップの第1ボンディングパッドと前記多層配線基板の第1リードとを接続する第1ワイヤと、(C) a first wire connecting the first bonding pad of the first semiconductor chip and the first lead of the multilayer wiring board;
(d)前記第1半導体チップ、及び前記第1ワイヤを封止するモールド樹脂と、(D) a mold resin for sealing the first semiconductor chip and the first wire;
(e)前記多層配線基板の前記第1ボールランド上に設けられた第1外部接続端子と、(E) a first external connection terminal provided on the first ball land of the multilayer wiring board;
を含み、Including
前記第1半導体チップは、前記多層配線基板の前記主面側基板上に搭載され、The first semiconductor chip is mounted on the main surface side substrate of the multilayer wiring board,
前記第1内層配線及び前記第2内層配線のそれぞれの径は、前記第1主面配線、及び前記第1裏面配線のそれぞれの径よりも大きく、The diameters of the first inner layer wiring and the second inner layer wiring are larger than the diameters of the first main surface wiring and the first back surface wiring,
前記第1スルーホールの径は、前記第1内層配線の径よりも小さく、The diameter of the first through hole is smaller than the diameter of the first inner layer wiring,
前記第2スルーホールの径は、前記第2内層配線の径よりも小さいことを特徴とする半導体装置。A diameter of the second through hole is smaller than a diameter of the second inner layer wiring.
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