JP4144578B2 - 固体撮像装置、画素信号処理方法 - Google Patents

Description

本発明は固体撮像装置及び固体撮像装置における画素信号処理方法に関するものである。

特開平５−２０７２２０号公報 特開平１１−２６６３９９号公報

近年、ＣＣＤに代わるイメージセンサーとして、ＣＭＯＳイメージセンサーが注目を集めている。これは、ＣＣＤがその製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある為、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサーが克服しているからである。
ＣＭＯＳイメージセンサーは、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いる事が可能であり、また単一電源での駆動が可能である。さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させる事ができるため、周辺ＩＣの数を減らす事ができるといった、非常に大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路が、ＦＤ(Floating Diffusion)アンプを用いた１チャンネル出力が主流なのに対して、ＣＭＯＳイメージセンサーは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得る事は難しく、したがってデータレートを下げる事が必要で、並列処理が有利とされているからである。
この並列出力型ＣＭＯＳイメージセンサーの信号出力回路については実に様々なものが提案されている。例えば画素の出力をスイッチトキャパシタでサンプリングして読み出すものや、列毎にアンプを搭載して読み出すもの、中にはＡＤコンバータやＤＲＡＭといったものまで列毎に設けているものもある。そして本発明は主に、列毎にアンプを設けた読み出し方式に係るものである。

この列毎にアンプを設けた読み出し方式の例が、上記特許文献１に記載されている。これを図１５，図１６を用いて簡単に説明する。
図１５はある１つの画素１０２に対応する１列（１つの垂直信号線ＶＬの回路系）だけを抜き出して示したものである。
画素１０２は、フォトダイオードＰＤ、リセットトランジスタＴｒｓｔ、増幅用トランジスタＴｇ、読出用トランジスタＴｓを有して成る。そしてこの場合、ソース接地アンプ１００と容量素子Ｃ１，Ｃ２からなる電荷積分アンプを用いて画素１０２の出力を読み出す構成になっている。
ここで特筆すべきは帰還容量Ｃ２をスイッチＴｒ１５と基準電圧Ｖｒｅｆを用いてプリチャージするような構成を採っている事であり、これによって、ソース接地アンプ１００のオフセットバラツキを除去できるような工夫がなされている。

図１６にこの回路の動作タイミングチャートを示す。水平ブランキング期間内のＴ１期間においては、画素はオフセット電圧Ｖｏに信号Ｖｐｓが重複した値を出力する。また電荷積分アンプは、信号φＲＣによりスイッチＴｒ１３がオン状態とされる事でリセット状態になっている。この時、同じく信号φＲＣによりスイッチＴｒ１５がオン，また信号φＴＣによりスイッチＴｒ１４がオフ状態になる事で容量素子Ｃ２は基準電圧Ｖｒｅｆにプリチャージされている。
次にＴ２期間において、信号φＲＣ、φＴＣにより、スイッチＴｒ１５がオフ、スイッチＴｒ１４がオン状態になる事で、先ほどプリチャージした基準電圧Ｖｒｅｆが電荷積分アンプの出力に現れる。尚、この時スイッチＴｒ１３はスイッチＴｒ１５と同時にオフするのでリセット状態は解除される。
次にＴ３期間において、画素１０２からオフセット電圧Ｖｏのみが出力され、それを積分する事で電荷積分アンプの出力には信号成分だけが、容量素子Ｃ１、Ｃ２の大きさの比をゲインとして読み出される事になる。
最後に読み出した信号をシフトレジスタ１０１から供給されるパルスに同期して水平信号線ＨＬへと順次出力していく。

このように、列毎にアンプを設けた読み出し方式においては、画素のオフセット電圧を除去して信号成分だけを容易に取り出す事が可能であり、また読み出しのゲインを容量素子Ｃ１，Ｃ２の比で任意に設定可能である。さらにソースフォロワー自体のバラツキも基準電圧Ｖｒｅｆによるプリチャージで除去可能であり、優れた点が多い。

また上記特許文献２には、異なるタイプの方式が示されている。図１７，図１８で説明する。
図１７には任意の３列（垂直信号線ＶＬ１，ＶＬｎ，ＶＬＮ）を抜き出して示してある。またフォトダイオードＰＤ及び読出用トランジスタＴｓから成る画素２００として、選択線Ｖｓに対応する画素を示している。この場合、垂直走査回路２０１によって選択線Ｖｓが選択されることで、或る一行の画素が選択され、各列（各垂直信号線ＶＬ）に各画素からの信号が出力される。
この例において、列（各垂直信号線ＶＬ）毎にアンプ２０３を設けている点は、上記特許文献１の例と同様だが、特筆すべきは水平走査回路２０２から各アンプ２０３にスタンバイ制御信号φＰ（φＰ１，φＰｎ，φＰＮ）を供給している事である。これによりアンプ２０３は列毎にスタンバイ状態か動作状態かを遷移する事が可能となる。
各アンプ２０３の出力は、スイッチ２０４によって選択され、水平信号線ＨＬにより出力端子２０５に転送される。各スイッチ２０４は、水平走査回路２０２からの信号ΦＨ（φＨ１，φＨｎ，φＨＮ）によりそれぞれオン／オフ制御される。

図１８に動作タイミングチャートを示す。
信号ΦＨｎのパルスで或るアンプ２０３が選択され、その期間に信号を読み出す事になる。上記特許文献１の例と違って、水平ブランキング期間に一斉に読み出すような動作ではなく、信号φＨｎで選択された期間中に読み出し動作を行うような構成になっている為、逆に信号φＨｎで選択されていない期間は全く動作する必要がない。つまり選択されていないアンプ２０３は、その間スタンバイ状態でいる事が可能である。
但し実際にはスタンバイから復帰するのに少し時間がかかる事を考慮してスタンバイ制御信号φＰｎは信号φＨｎより少し手前から立ち上がっているが、それ以外の期間はスタンバイ状態にいる為まったく電流を消費しない。したがって、例えば１０００列あるようなセンサ（撮像画素アレイ）を用い、アンプ２０３も１０００列分用意されているとしても、そのうち実際に電流を流しているのは１つか、或いは信号φＰｎの重なりを考慮しても図１８の例では２つだけで済むことになる。これによって、非常に低消費電力であるという利点が得られている。

ところが上記特許文献１、２のような従来の技術については、以下のような課題がある。
まず特許文献１の方式においては、列毎にアンプを用意しなければならない為、どうしても消費電力が増大するという問題がある。特にこの例においては水平信号線ＨＬを直接ドライブしなければならず、またそのドライブにかけられる時間は、例えば１０００列存在するセンサの場合、１水平期間の有効期間の１／１０００の時間に限られる為、非常に高速に動作する必要がある。この事が列毎に用意されたアンプの１個当りの動作電流を増加させる要因となり、余計に消費電力の増大を招く事になる。
また、基準電圧Ｖｒｅｆは事実上出力信号の黒レベルを決定する事になるが、固定の電位を使用する為温度変化や電源電圧といった変動要因に対して追従性を持たない。その為安定した黒レベルを供給する為にはどうしても後段にクランプ回路が必要となってしまい、回路規模が増大するといった問題がある。

一方特許文献２の場合は、消費電力の低減が図られているが、上記説明の通り、信号φＨｎの期間に、画素信号の読み出しから水平方向転送までを一気に行わなくてはならない。この為、特許文献１の例と比べても、各アンプは非常に速いスピードで動作しなければならず、アンプ一つあたりの消費電流は増加する。またこのためアンプのレイアウト面積も増大する為、撮像画素アレイからの垂直信号線毎、つまり列毎にアンプをレイアウトしなければならないという制約条件を考えた場合、非常に不利となり、その設計の困難が予想される。

本発明はこれらの課題に鑑みて、より好適な固体撮像装置及び画素信号処理方法を提供することを目的とする。即ち列毎に電荷積分アンプを設けた構成において、消費電流が少なく、レイアウト面積が増大する事もなく、黒レベルに追従性を持たせた回路を提供する。

本発明の固体撮像装置は、行方向及び列方向に撮像画素が配されて成る撮像画素手段と、上記撮像画素手段について、選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる垂直転送手段と、各列の上記垂直信号線に対して設けられ、各列の撮像画素からの画素信号がそれぞれ入力される電荷積分アンプ手段と、上記電荷積分アンプ手段がスタンバイ状態とされた期間でも、例えば水平ブランキング期間に入力された画素信号が上記電荷積分アンプ手段内で保持されるようにするホールド手段と、上記各電荷積分アンプ手段から出力される画素信号を水平信号線により転送させる水平転送手段とを備え、上記水平転送ステップは、上記各電荷積分アンプ手段のそれぞれに対して供給するアンプ制御信号により、上記各電荷積分アンプ手段を、それぞれ個別にオン状態とスタンバイ状態に切り換えることができるように構成され、また上記各電荷積分アンプ手段のそれぞれを上記水平信号線に接続させるアンプ選択信号により、上記各電荷積分アンプ手段を、それぞれ個別に上記水平信号線に接続させ、各列に配される上記各電荷積分アンプ手段を順次、所定期間オン状態にさせるとともに上記水平信号線に接続させることで、上記各電荷積分アンプ手段から出力される画素信号を順次水平信号線に出力させるとともに、上記アンプ制御信号と上記アンプ選択信号を共通の信号として出力する。
この場合、上記ホールド手段は、上記電荷積分アンプ手段の出力を、所定のホールド電圧に固定する回路により形成されている。
また上記電荷積分アンプ手段は帰還容量が可変容量素子で形成されているようにもする。

本発明の画素信号処理方法は、行方向及び列方向に撮像画素が配されて成る撮像画素手段において選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる画素信号垂直転送ステップと、上記各列の垂直信号線に設けられた電荷積分アンプ手段において画素信号を保持する信号保持ステップと、上記各電荷積分アンプ手段を、画素信号を保持した状態を保たせながらスタンバイ状態とするスタンバイステップと、上記各電荷積分アンプ手段を順次、所定期間オン状態とし、保持された画素信号を水平信号線により転送する水平転送ステップとを備え、上記水平転送ステップは、上記各電荷積分アンプ手段のそれぞれに対して供給するアンプ制御信号により、上記各電荷積分アンプ手段を、それぞれ個別にオン状態とスタンバイ状態に切り換えることができるように構成され、また上記各電荷積分アンプ手段のそれぞれを上記水平信号線に接続させるアンプ選択信号により、上記各電荷積分アンプ手段を、それぞれ個別に上記水平信号線に接続させ、各列に配される上記各電荷積分アンプ手段を順次、所定期間オン状態にさせるとともに上記水平信号線に接続させることで、上記各電荷積分アンプ手段から出力される画素信号を順次水平信号線に出力させるとともに、上記アンプ制御信号と上記アンプ選択信号を共通の信号として出力する。

以上の本発明の固体撮像装置、画素信号処理方法は、行方向及び列方向に撮像画素が配されて成る撮像画素手段（画素アレイ）から、選択した行における各列の撮像画素信号を、水平期間における水平ブランキング期間に並列に読み出す方式である。そして読み出された各列の撮像画素信号は、各列（各垂直信号線）に配された電荷積分アンプ手段を介して、水平期間における有効期間において水平信号線に出力され、水平転送される。
そして本発明は、このような列並列方式の画素信号読出において、主に次の３つの特徴を有するものとなる。
第１に、列毎に備えられる電荷積分アンプ手段においては、水平ブランキング期間に読み出した画素信号を保持したまま、スタンバイ状態にする事ができるように構成している。
第２に、列毎に備えられる電荷積分アンプ手段において、読み出し動作の際にアンプの帰還容量をある基準電位にプリチャージするが、その基準電位を黒レベルに基づいて自動制御する。
第３に、各アンプ手段からの画素信号についての水平方向への転送を複数の水平信号線を用いて並列に行なう事で、水平信号線一本当たりのデータレートを下げる。

本発明の固体撮像装置、画素信号処理方法によれば、以下のような効果を得ることができる。
まず、各電荷積分アンプ手段は、ホールド手段の機能により、水平ブランキング期間に読み出した画素信号を保持したままスタンバイ状態をとることができる。これにより大幅に消費電力の削減が可能となる。これは各電荷積分アンプ手段は、水平ブランキング期間に撮像画素手段から読み出された画素信号を保持した後は、実際に水平方向にデータを転送するタイミングが来た時のみ起動し、その他の時間はスタンバイ状態とされていてもよいためである。
特に水平転送手段が、各列に配される上記各電荷積分アンプ手段を順次、所定期間オン状態にさせて、画素信号を順次水平信号線に出力させるようにすれば、電荷積分アンプ手段は必要時のみオン状態とされる動作が実現され、消費電力削減に有効である。

さらに言えば、水平ブランキング期間において１行分の画素信号を各列に並列に読み出した後、有効期間内において、各列の画素信号を順次水平転送するという方式（画素信号の読み出しから水平方向転送までを一気に行わない方式）においては、各電荷積分アンプ手段がデータ保持を行う必要があるのためにスタンバイ状態とすることができなかったが、本発明では、このような読出方式において、各電荷積分アンプ手段を、必要時のみオンとし、後はスタンバイ状態としておくことができるものである。そしてこの場合、各電荷積分アンプ手段は、画素信号の読み出しから水平方向転送までを一気に行うものではないため速い動作速度が要求されるものではなく、その点でも電力消費削減に有効である。またこれによって電荷積分アンプ手段のレイアウト面積を小さくすることもでき、設計に都合の良いものとなる。
またホールド手段は、電荷積分アンプ手段の出力を、所定のホールド電圧に固定する回路構成とすることで、非常に簡易な構成で実現できる。

また本発明では、列毎に備えられる電荷積分アンプ手段において、読み出し動作の際にアンプの帰還容量を黒レベルに基づいて生成された基準電位にプリチャージする。これによって電荷積分アンプ手段のスレッショルド電圧のバラツキの影響を受ける事がなく、かつ各種変動要因に追従して画素信号の黒レベルを安定的に維持する事が可能となる。

また本発明では、各アンプ手段（例えば電荷積分アンプ手段）からの画素信号についての水平方向への転送を複数の水平信号線を用いて並列に行なう事で、水平信号線一本当たりのデータレートを下げる。これにより、列毎にレイアウトした駆動能力の弱いアンプ手段でも直接水平信号線を駆動できることになる。つまり、駆動能力の高いアンプを用意する必要が生じてレイアウト面積を増大させるという事を解消できる。
また、複数の水平信号線で並列転送した画素信号は、マルチプレクサ手段を設ける事で効率よくシリアルデータに変換する事ができる。

また、複数の水平信号線間に、マルチプレクサ手段の基準電位を用いたシールド用配線を設けることで、複数の水平信号線間でのカップリングの問題がなくなるという利点がある。また、長い水平信号線を列毎に備えた出力インピーダンスのあまり低くないアンプで駆動する場合に問題となる寄生容量からのノイズの飛び込みを、シールド線を設けそれをマルチプレクサの基準電圧に接続する事で、水平信号線の電位をサンプリングする為の容量素子と、水平信号線−シールド線間の寄生容量とが同じ基準電位上に存在するようになり、基準電位から寄生容量を介して飛び込んでくるようなノイズを全く気にしなくてもよくなるという利点がある。

また水平信号線により出力される画素信号の黒レベルに基づいて生成した基準電位をマルチプレクサ手段の出力アンプの基準電位とされるようにすることで、マルチプレクサの部分で黒レベル制御する事が可能となる。このため、通常１水平期間に一回しかできなかった黒レベルの制御に時間的、回数的制限がなくなり、追従性が高く安定した黒レベル制御が可能となる。

さらに本発明では、水平転送手段は、アンプ手段をスタンバイ／オン制御するアンプ制御信号と、アンプ手段を水平信号線に接続するアンプ選択信号を共通の信号として出力するようにもする。アンプ手段がスタンバイからオン状態への復帰に要する時間が十分短い場合には、上記アンプ制御信号とアンプ選択信号とを兼用する事で水平転送手段の回路構造が簡単になり、またこれらの信号のための列方向の配線の本数が減る為、列毎のレイアウトも簡単化する事ができる。
また上記水平転送手段はシフトレジスタに対して、上記水平信号線の本数と、上記各アンプ手段から出力される画素信号のデータレートとに応じて設定されたパルス幅を有するパルス信号を入力して、上記アンプ選択信号を発生させることで、非常に簡易な構成で水平転送手段を構成できる。
また上記アンプ制御信号と上記アンプ選択信号を共通の信号としない場合、上記水平転送手段は、上記各アンプ手段のそれぞれに対する上記アンプ制御信号を、対応するアンプ手段に対するアンプ選択信号としてのパルスと、該パルスよりエッジタイミングが進んでいるパルスとの論理和をとることで発生させることで、簡易な構成で実現できる。

また電荷積分アンプ手段の帰還容量を可変容量素子で形成することで、可変ゲインアンプとすることができる。これは、通常のカメラシステムにおいて必ず必要になるＰＧＡ(Programmable Gain Amp)の機能を電荷積分アンプ手段に持たせる事ができることを意味し、これによって後段のシステムを単純化できると共に、早い段階で画素信号のゲインアップができる為、信号が小さい場合でも十分な信号振幅を確保でき、耐ノイズ性も向上するという利点がある。

また本発明のアナログ信号転送装置、アナログ信号転送方法では、各アンプ手段からのアナログ信号についての水平方向への転送を複数の水平信号線を用いて並列に行なう事で、水平信号線一本当たりのデータレートを下げることができ、高レート信号伝送に好適であると共に、列毎にレイアウトした駆動能力の弱いアンプ手段でも直接水平信号線を駆動できる。

以下、本発明の固体撮像装置及び画素信号処理方法について、第１〜第６の実施の形態により説明する。

＜第１の実施の形態＞
図１に、本発明の第１の実施の形態の構成を示す。これは固体撮像装置において画素アレイ１によって得られる撮像画素信号を出力単位１０から撮像画像信号として出力する回路系を示したものである。画素アレイ１に対する入射光路を形成するレンズ系や、出力端子１０より後段の信号処理系については図示及び説明を省略する。

画素アレイ１は、行方向及び列方向に撮像画素２が多数配されて形成されている。撮像画素２は、フォトダイオードＰＤ、転送トランジスタＴｔｒ、リセットトランジスタＴｒｓｔ、増幅トランジスタＴｇ、選択トランジスタＴｓが図示するように接続されて構成されている。
画素アレイ１において列方向に並ぶ撮像画素２の選択トランジスタＴｓは、それぞれ共通の垂直信号線ＶＬ（ＶＬ１，ＶＬ２・・・ＶＬｎ）に接続されている。
また、行方向に並ぶ複数の撮像画素２に対して共通の読出制御が行なわれるように、リセット制御線Ｌｒｓｔ、転送制御線Ｌｔｒ、選択制御線Ｌｓの組が、画素アレイ１の各行に対応して配設されている。そしてリセット制御線Ｌｒｓｔ、転送制御線Ｌｔｒ、選択制御線Ｌｓには、それぞれ垂直走査回路３により所定のタイミングで制御パルスが与えられる。
各撮像画素２のリセットトランジスタＴｒｓｔのゲートはリセット制御線Ｌｒｓｔに接続され、各撮像画素２の転送トランジスタＴｔｒのゲートは転送制御線Ｌｔｒに接続され、各撮像画素２の選択トランジスタＴｓのゲートは選択制御線Ｌｓに接続される構成となる。
垂直走査回路３は、画素アレイ１における各行を順次選択して、各垂直信号線ＶＬに画素信号の読出を実行させる。詳しくは後述するが垂直走査回路３は、リセット制御線Ｌｒｓｔ、選択制御線Ｌｓに対するパスル印加によりリセットレベルを垂直信号線ＶＬに与える動作を実行させ、また転送制御線Ｌｔｒ、選択制御線Ｌｓに対するパスル印加によるフォトダイオードＰＤに蓄積された電荷に応じた画素信号を垂直信号線ＶＬに与える動作を実行させる。垂直走査回路３はこのような読み出し動作を、順次各行の撮像画素２に対して実行させることになる。
選択された或る１行の撮像画素２からの画素信号の読出は、１水平期間内の水平ブランキング期間に行われる。つまり水平ブランキング期間においては、垂直走査回路３によって選択された１行の各撮像画素２からの画素信号が、各垂直信号線ＶＬ１，ＶＬ２・・・ＶＬｎに対して並列的に出力されることになる。

各列、つまり各垂直信号線ＶＬ１，ＶＬ２・・・ＶＬｎに対しては、それぞれ電荷積分アンプ９が設けられる。
電荷積分アンプ９は、容量素子Ｃｃｐ，Ｃｓ，スイッチ素子Ｓｓｈ，Ｓｒｔ，Ｓｐｃ，Ｓｐｘ，Ｓｈｄ，アンプＡから構成される。
容量素子Ｃｃｐ（Ｃｃｐ１〜Ｃｃｐｎ）は、各垂直信号線ＶＬ（ＶＬ１〜ＶＬｎ）からの各アンプＡ（Ａ１〜Ａｎ）の入力系に直列に配される。
容量素子Ｃｓ（Ｃｓ１〜Ｃｓｎ）は、各アンプＡ（Ａ１〜Ａｎ）の帰還容量とされる。
アンプＡ（Ａ１〜Ａｎ）は反転アンプとされる。
この場合、アンプＡは容量帰還アンプとされ、容量素子Ｃｃｐ、Ｃｓの容量比に応じたゲインで信号が出力されることになる。そして撮像画素２から読み出された画素信号電荷は、容量素子Ｃｓに蓄積されることで、電荷積分アンプ９が画素信号電荷を保持する機能を持つ。

また電荷積分アンプ９を駆動するアンプ駆動回路４が設けられ、このアンプ駆動回路４は、信号φＳＨ、φＲＴ、φＰＣ、φＸＰＣをそれぞれ所定のタイミングで各電荷積分アンプ９に供給する。
電荷積分アンプ９におけるスイッチ素子Ｓｓｈ（Ｓｓｈ１〜Ｓｓｈｎ）は、信号φＳＨに応じて、垂直信号線ＶＬからのアンプＡの入力系をオン／オフする。
スイッチ素子Ｓｒｔ（Ｓｒｔ１〜Ｓｒｔｎ）はアンプＡの入出力を短絡させるスイッチであり、信号φＲＴに応じてオン／オフされる。
スイッチ素子Ｓｐｃ（Ｓｐｃ１〜Ｓｐｃｎ）は容量素子Ｃｓに対するチャージ系を接続するスイッチであり、信号φＰＣに応じてオン／オフされる。
スイッチ素子Ｓｐｘ（Ｓｐｘ１〜Ｓｐｘｎ）は容量素子Ｃｓに対するチャージ系の際にをオフされるスイッチであり、上記信号φＰＣの反転パルスである信号φＸＰＣによりオン／オフされる。
スイッチ素子Ｓｈｄ（Ｓｈｄ１〜Ｓｈｄｎ）はアンプＡの出力をホールド電圧Ｖｈｄに固定する際にオンされるスイッチである。

なお図１では、電荷積分アンプ９としてｎ列分示しており、電荷積分アンプ９を構成する各素子の符号（Ａ、Ｃｃｐ、Ｓｓｈ等）には列に応じて「１」〜「ｎ」を付しているが、実際には図示していないｎ＋１列以降も所要数の列（垂直信号線ＶＬ）が形成され、それぞれ電荷積分アンプ９が設けられている。

各電荷積分アンプ９の出力端（アンプＡ１〜Ａｎ・・・の出力端）は、それぞれスイッチ素子Ｓｓｌ（Ｓｓｌ１〜Ｓｓｌｎ、Ｓｓｌ（n+1）・・・）を介して、水平信号線ＨＬに接続される。
ここで図示するように、水平信号線ＨＬは、水平信号線ＨＬ１〜ＨＬｎとしてｎ本設けられている。
第１列目のアンプＡ１は、スイッチ素子Ｓｓｌ１を介して水平信号線ＨＬ１に接続される。第２列目のアンプＡ２は、スイッチ素子Ｓｓｌ２を介して水平信号線ＨＬ２に接続される。以降同様にして、第ｎ列目のアンプＡｎは、スイッチ素子Ｓｓｌｎを介して水平信号線ＨＬｎに接続される。
また、さらに第ｎ＋１列目の図示しないアンプＡｎ＋１は、スイッチ素子Ｓｓｌ(n+1)を介して、第１列目とアンプＡ１と同じ水平信号線ＨＬ１に接続される。第ｎ＋２列目の以降の図示しない各アンプも、水平信号線ＨＬ２，ＨＬ３・・・と、順番に接続されるものとなる。
即ち、画素アレイ１において構成される列の数がＭ列であるとすると、そのＭ列の各電荷積分アンプ９は、順番にｎ個の水平信号線ＨＬ１〜ＨＬｎに振り分けられて接続される構成となる。

水平走査回路５は、各電荷積分アンプ９を順次選択して、電荷積分アンプ９からの画素信号出力を、それぞれ接続された水平信号線ＨＬにより転送させる制御を行う。このため水平走査回路５は、スイッチ素子Ｓｓｌ（Ｓｓｌ１〜Ｓｓｌｎ、Ｓｓｌ（n+1）・・・）に対してアンプ選択信号φＳ（φＳ１〜φＳｎ・・・）を出力する。アンプ選択信号φＳによってオンとされたスイッチ素子Ｓｓｌに対応する電荷積分アンプ９が、所定の水平信号線ＨＬに画素信号を出力するものとなる。
また水平走査回路５は、各アンプＡ１〜Ａｎ・・・に対して、スタンバイ状態／オン状態を制御するアンプ制御信号φＰ（φＰ１〜φＰｎ・・・）を出力する。これによって各アンプＡを個別にオン状態／スタンバイ状態に制御できる。即ち、アンプ制御信号φＰとしてのパルスがＨ状態であればアンプＡは普通に動作し、Ｌ状態であればスタンバイ状態となって電流を消費しなくなる。

水平走査回路５は、アンプ選択信号φＳとアンプ制御信号φＰにより水平転送制御を行う。具体的には、例えば第１列目の電荷積分アンプ９からの画素信号を水平転送する際には、水平走査回路５は、まずアンプ制御信号φＰ１によりアンプＡ１をスタンバイ状態からオン状態に復帰させ、続いてアンプ選択信号φｓ１によりスイッチ素子Ｓｓｌ１をオンとさせるものとなる。
なお、アンプ制御信号φＰは、インバータＩＶを介してスイッチ素子Ｓｈｄにも供給され、これによってスイッチ素子Ｓｈｄがオン／オフ制御される。従って、アンプＡがスタンバイ時にはスイッチ素子Ｓｈｄがオン、アンプＡがオンとされるとスイッチ素子Ｓｈｄがオフとされることになる。

また本例では、水平信号線ＨＬが複数本設けられていることから、電荷積分アンプ９の出力が並列に転送される。このため出力側にはマルチプレクサ８が設けられ、出力を一本にまとめられるようにしている。即ち水平信号線ＨＬ１〜ＨＬｎにより転送されてくる各列の画素信号は、マルチプレクサにより順次選択されることで、１本の水平信号線ＨＬの場合と同様の、シリアルデータとしての画素信号とされて出力端子１０から後段の回路に出力されるものとなる。

また、出力される画素信号のレベルを検知して適切な黒レベルに設定する黒レベル制御回路６が設けられ、クランプ電圧出力アンプ７を介して、各電荷積分アンプ９におけるスイッチＳｐｃの一端へとフィードバックする構成とされている。

このような構成の第１の実施の形態の動作を、図２のタイミングチャートを用いて説明する。
画素信号の読み出しは基本的に水平ブランキング期間内に行われる。水平ブランキング期間においては、図のようにリセット期間としての動作と読出期間としての動作が行われる。
まずリセット期間が開始される際には、水平走査回路５によりアンプ制御信号φＰ（φＰ１、φＰ２・・・）が全てＨ状態になり、各列のアンプＡが全てスタンバイ状態からオン状態に復帰する。
画素アレイ１に対しては、垂直走査回路３によりある一行の撮像画素２が選択される。すなわち、選択トランジスタＴｓが、ある一列だけオン状態とされる。次にリセットトランジスタＴｒｓｔがオン状態とされ、リセットレベルＶｏｆｆが増幅トランジスタＴｇを通じて垂直信号線ＶＬに現れる。
リセットレベルＶｏｆｆは撮像画素２のリセットノイズと増幅トランジスタＴｇのスレッショルド電圧のバラツキを含む為、撮像画素２毎に違った値を取る。

この時、電荷積分アンプ９側においては、信号φＲＴによってスイッチ素子Ｓｒｔがオンされ、この為アンプＡの入出力がショートして帰還がかかり、アンプＡのスレッショルド電圧Ｖａｔが出力Ｖｏｕｔに現れる。
また、同時に信号φＰＣによりスイッチ素子Ｓｐｃがオンされ、また信号φＸＰＣによりスイッチ素子Ｓｐｘがオフ状態とされる事で、容量素子Ｃｓの一端はクランプ電圧出力アンプ７によるクランプ電圧Ｖｃｐに固定される。
この時、容量素子Ｃｓはスレッショルド電圧Ｖａｔを基準としてクランプ電圧Ｖｃｐの電位を保持している事になる。
また、容量素子Ｃｃｐはやはりスレッショルド電圧Ｖａｔを基準として撮像画素２のリセット電圧Ｖｏｆｆを保持している事になる。

次に信号φＲＴ、φＰＣが立ち下げられることで、スイッチ素子Ｓｒｔ、Ｓｐｃが順番にオフされ、その後信号φＸＰＣが立ち上げられてスイッチ素子Ｓｐｘがオンする。
スイッチ素子Ｓｐｘがオンした事でアンプＡは容量素子Ｃｓを介して帰還がかかるので、アンプＡの入力は先ほどと同じスレッショルド電圧Ｖａｔを保持する。従ってアンプＡの出力Ｖｏｕｔには容量素子Ｃｓに保持された電荷によって、クランプ電位Ｖｃｐが現れる。

続いて読み出し期間が開始される。
まず垂直走査回路３によって選択された行の撮像画素２における転送トランジスタＴｔｒがオン状態となりフォトダイオードＰＤから電荷が伝送され、撮像画素２から垂直信号線ＶＬに信号レベルＶｓｉｇが出力される。
この信号は先ほどのリセットレベルＶｏｆｆに重複して現れるため、Ｖｏｆｆ−Ｖｓｉｇというように表現できる。
電荷積分アンプ９はリセットレベルＶｏｆｆの値を容量素子Ｃｃｐに記憶していたので、リセットレベルＶｏｆｆからの変化量のみを積分して出力する。この時、容量比によって読み出しのゲインが決定される。式で表せば、電荷積分アンプ９の出力電圧をＶｏｕｔとして、
Ｖｏｕｔ＝（Ｃｃｐ／Ｃｓ）Ｖｓｉｇ＋Ｖｃｐ ・・・（式１）
となる。この式１からわかるように、この出力Ｖｏｕｔは撮像画素２のリセットレベルＶｏｆｆにも、またアンプＡのスレッショルド電圧Ｖａｔにも依存しない。

なお、ここまでの読み出し動作は、撮像画素２からリセットレベルＶｏｆｆを読み出してから信号レベルＶｓｉｇを読み出すような順番であるが、逆に信号レベルＶｓｉｇを読んでからリセットレベルＶｏｆｆを読み出すようにしてもよい。

次に、水平ブランキング期間から有効期間へと移行する。このとき、アンプ制御信号φＰ（φＰ１、φＰ２・・・）は一旦すべてＬ状態となる。この為、各列のアンプＡはスタンバイ状態となって電流を流さなくなる。
ところでこのとき、何も手段を講じなければアンプＡの出力は不定になってしまう。そして信号は容量素子Ｃｓに蓄えられたままであるが、出力が不定となると、その容量素子Ｃｓに蓄えられた信号がそのまま保持されるとは限らなくなる。
すなわち、スイッチ素子ＳｓｈがＮＭＯＳトランジスタで形成されているとすると、オフ状態においてはそのゲート電圧をＧＮＤレベルにする事でオフ状態を作り出しているが、アンプＡの出力が不定になっている為、リーク電流等の影響で場合によってはアンプＡの出力ＶｏｕｔがＧＮＤレベルにまで落ちてしまう可能性がある。そうなると容量素子Ｃｓを介してアンプの入力側はマイナス電位になってしまうわけで、ＮＭＯＳトランジスタのソース電圧がゲート電圧より低くなり、スイッチ素子Ｓｓｈがオン状態となって容量素子Ｃｓから信号電荷が流出してしまう事になる。もちろん、このようにして容量素子Ｃｓの信号電荷が流出してしまえば、その後アンプＡをオン状態に復帰させても、正しい画素信号を水平信号線ＨＬに与えることができなくなる。
そこで本例では、このような状態を防ぐ為に、アンプ制御信号φＰをインバータＩＶにより反転パルスとしてスイッチ素子Ｓｈｄを制御する。つまり、アンプＡがスタンバイ状態となるときには、この反転パルスによりスイッチ素子Ｓｈｄをオン状態として、アンプＡの出力Ｖｏｕｔを所定のホールド電圧Ｖｈｄに固定するようにする。
こうする事で、アンプＡをスタンバイ状態としても、その出力Ｖｏｕｔが不定になる事を防ぎ、容量素子Ｃｓに蓄えられたデータの損失を防ぐ。

この時、アンプＡの入力側の電圧Ｖｉｎは、容量素子Ｃｓに蓄えられた電荷量によって決まり、
Ｖｉｎ＝Ｖｈｄ−（（Ｃｃｐ／Ｃｓ）Ｖｓｉｇ＋Ｖｃｐ）−Ｖａｔ）・・・（式２）
と表される。
なおホールド電圧Ｖｈｄは、容量素子Ｃｃｐ、Ｃｓの大きさや、信号電荷Ｖｓｉｇの最大量等を考慮して、この入力電圧Ｖｉｎがマイナスの電位にならないように値を設定する事が望ましい。特に使用しているプロセスのＮＭＯＳトランジスタのオフリークが大きい場合は、入力電圧Ｖｉｎの値があまり低くならないようにして、常にＮＭＯＳトランジスタにはバックバイアスがかかる状態とし、リークを減らす考慮も必要となってくる。
以上はスイッチ素子ＳｓｈとしてＮＭＯＳトランジスタを使用している場合の例であるが、もしＰＭＯＳトランジスタを使用している場合には、そのソース電圧がゲート電圧よりも高い値にならないようにする考慮が必要となる。

上記のように、スイッチ素子Ｖｈｄと固定のホールド電位Ｖｈｄの働きにより、アンプＡをスタンバイ状態にしても水平ブランキング期間に読み出した信号を容量素子Ｃｓにそのまま保持する事が可能となる。
従ってあとは、水平方向に転送する時に再びアンプＡをスタンバイ状態から復帰させればよいだけなので、実際に電流を消費している時間が非常に短くなり、従来例に比べて低消費電力とすることができる。

水平転送については、列毎に搭載したアンプＡ自体が水平方向にも駆動する方式を取っている。
撮像画素２の信号を垂直方向に読み出す時には水平ブランキング期間を用いてゆっくり読み出す事ができたが、水平方向へは決められたデータレートで転送しなければいけない。従って今度は高速動作が必要になってしまうが、水平信号線ＨＬは長く、多数のスイッチが接続されている為寄生容量が多く、それを高速に駆動するのはそれなりの駆動能力を必要とする。それを列毎にレイアウトしなければいけないアンプＡで駆動するのは困難であり、レイアウト面積の増大につながる。
そこで本例においては、上述したように複数本の水平信号線ＨＬ１〜ＨＬｎを用意し、並列転送によりデータレートを下げて転送するものとしている。なお水平信号線ＨＬの本数（ｎ本）に制限はないが、多ければ多いほど１本当たりのデータレートを下げる事ができる。通常、水平ブランキング期間の読み出し動作と同程度の駆動スピードとなるような本数用意するのが効率がよく好ましい。

図２の有効期間においては、上記のように一旦アンプ制御信号φＰがすべてＬ状態になったあと、水平走査回路５により第１列目から１つずつ順番にアンプ制御信号φＰを所定期間Ｈ状態にしていき、各列のアンプＡを順次起動状態にしていく。同時にアンプ選択信号φＳによりスイッチ素子Ｓｓｌを順次オン状態にしていき、水平信号線ＨＬを通じて信号を転送する。

つまり、有効期間においては、まず第１列目の画素信号の水平転送のため、アンプ制御信号φＰ１がＨ状態とされてアンプＡ１がスタンバイ状態から起動される。その直後にアンプ選択信号φＳ１がＨ状態とされ、アンプＡ１の出力が水平信号線ＨＬ１により転送されるものとなる。
続いて、１画素分の転送タイミングだけずれて、第２列目の画素信号の水平転送のため、アンプ制御信号φＰ２がＨ状態とされてアンプＡ２がスタンバイ状態から起動される。その直後にアンプ選択信号φＳ２がＨ状態とされ、アンプＡ２の出力が水平信号線ＨＬ２により転送されるものとなる。
このようにして、順次各列についての水平転送が行われる。

従って、各アンプＡ１，Ａ２・・・はちょうど一画素時間分だけずれたタイミングで一列ずつ順次動作していく事になり、またスイッチ素子Ｓｓｌ１，Ｓｓｌ２・・・は水平信号線ＨＬに一個ずつずれて周期的に接続される。
アンプ選択信号φＳは、水平信号線ＨＬの本数によってその幅が決まる幅広パルスであり、一画素時間分だけずれてシフトしていく為、図２に示すように重なり期間を持っている。図２の例ではちょうど水平信号線ＨＬが５本ある場合の長さで書かれている。
各アンプＡに保持された画素信号は、このようなアンプ選択信号φＳがＨ状態の間に、接続された水平信号線によって転送されるため、例えば図７（ａ）（ｂ）（ｃ）に示すように、各アンプＡの出力は、それぞれ接続された所定の水平信号線ＨＬを、１クロック時間ずつずれながらオーバーラップするように転送されることになる。
なお、アンプ選択信号φＳがＨ状態の間に信号を水平転送することになるので、アンプ制御信号φＰもその間だけＨ状態となってアンプを起動状態にすればよいが、この例ではアンプＡの起動に多少時間がかかるものとして、アンプ選択信号φＳより先にアンプ制御信号φＰを立ち上げている。即ち各アンプＡ１，Ａ２・・・は、アンプ制御信号φＰによりオン状態に制御された後に、アンプ選択信号φＳにより水平信号線に接続される。

アンプ制御信号φＰ、アンプ選択信号φＳを発生させる水平走査回路５は、一例として図３のような簡単な回路で実現することができる。
図３の水平走査回路５は、フリップフロップＦＦ（ＦＦ１、ＦＦ２〜ＦＦｎ・・・）から成るシフトレジスタと、オアゲートＯＲ１、ＯＲ２〜ＯＲｎ・・・が設けられて構成される。図４に動作タイミングを示す。
各フリップフロップＦＦは、クロック入力端子に図４に示すクロックＨｃｌｋが供給され、このクロックＨｃｌｋのタイミングでＤ入力をラッチする。このクロックＨｃｌｋは画素信号のデータレートと同じレートのクロックである。
先頭のフリップフロップＦＦ１に対するＤ入力としては、図４に示すデータパルスＨｄａｔａが供給される。データパルスＨｄａｔａは、図４のようにクロックレートに対して幅広のパルスとされる。
そして、各フリップフロップＦＦ１、ＦＦ２、ＦＦ３・・・のＱ出力（ラッチ出力）が、それぞれアンプ選択信号φＳ１、φＳ２、φＳ３・・・となる。
また、アンプ制御信号φＰ（φＰ１、φＰ２、φＰ３・・・）は、オアゲートＯＲ（ＯＲ１，ＯＲ２，ＯＲ３・・・）の出力として得られる。
オアゲートＯＲ１は、供給されたデータパルスＨｄａｔａとフリップフロップＦＦ１のＱ出力の論理和をとってアンプ制御信号φＰ１とする。オアゲートＯＲ２はフリップフロップＦＦ２のＱ出力とフリップフロップＦＦ１のＱ出力の論理和をとってアンプ制御信号φＰ２とする。オアゲートＯＲ３はフリップフロップＦＦ３のＱ出力とフリップフロップＦＦ２のＱ出力の論理和をとってアンプ制御信号φＰ３とする。
つまり、第ｎのアンプＡｎに対するアンプ制御信号φＰｎは、第ｎのアンプＡｎに対するアンプ選択信号φＳｎと、第ｎ−１のアンプＡｎ−１に対するアンプ選択信号φＳｎ−との論理和をとって生成される構成とされている。

本例においては、複数本の水平信号線ＨＬを用いて水平転送を行なう為、アンプ選択信号φＳは、画素信号のデータレート×水平信号線本数のパルス幅を持っている必要があるが、図３のような単純なシフトレジスタ回路を用いた単純な水平走査回路５に対して、画素信号のデータレート×信号線本数のパルス幅を持ったデータパルスＨｄａｔａを入力してやる事によって、必要なパルス幅をもち、かつ画素信号のデータレートに合わせてシフトしていくパルス、即ちアンプ選択信号φＳ１、φＳ２・・・を容易に形成することができる。

また、アンプＡのスタンバイからの復帰に用いるアンプ制御信号φＰに関しては、上述のように、その立ち上がりをアンプ選択信号φＳよりも手前に持ってくる事が求められるが、図３のようなオアゲートＯＲを設けた回路を用い、或るアンプ選択信号φＳｎと、その手前のアンプ選択信号φＳｎ−１のパルスの論理和をとって、アンプ制御信号φＰｎを生成することで、アンプ選択信号φＳｎよりも手前で立上り、アンプ選択信号φＳｎと同時に立ち下がるパルスとしてのアンプ制御信号φＰｎを容易に形成する事ができる。

つまり水平走査回路５は、各アンプＡ１，Ａ２・・・のそれぞれに対するアンプ制御信号φＰ１、φＰ２・・・としては、それぞれ対応するアンプＡ（ｘ）に対するアンプ選択信号φＳ（ｘ）としてのパルスと、該パルスよりエッジタイミングが進んでいるパルス（より先に選択されるアンプＡ（ｙ）に対するアンプ選択信号φＳ（ｙ））との論理和をとることで発生させればよい。

なお、この図３，図４の例においては、アンプ制御信号φＰｎはアンプ選択信号φＳｎよりも１クロック早く立ち上がる事になるが、もし２クロック早く立ち上げたい場合は、アンプ選択信号φＳｎとアンプ選択信号φＳｎ−２の論理和を取ってアンプ制御信号φＰｎとすればよいし、同じような手法で複数クロック手前で立ち上げる事も可能である。ただし、図３の構成では先頭のアンプ制御信号φＰ１をアンプ選択信号φＳ１に対して２クロック以上早く起動させる事はできないので、その場合は、シフトレジスタ構成としてフリップフロップＦＦ１の前段に余分のフリップフロップを用意して空送りするような構成を採ればよい。

例えばこのような水平走査回路５によって、アンプ制御信号φＰが立ち上がると同時にスイッチ素子Ｓｈｄがオフ状態となり、アンプＡの出力はふたたび上記式１で示した値となる。
また水平転送が終わりアンプ選択信号φＳが立下がると、同時にアンプ制御信号φＰも立下りアンプＡは再びスタンバイ状態になる。

そして以上のようなアンプ駆動方法を用いると、列の数だけ備えられたアンプＡは水平信号線ＨＬの数分だけ起動状態にあり、その他はスタンバイ状態になっている為電流を消費せず、低消費電力である。また水平信号線ＨＬの一本当たりのデータレートを下げられる為、アンプＡはそれほど高い駆動能力を必要とせず、列毎にレイアウトすることも十分可能となる。

なお図５（ａ）〜（ｄ）に、列毎に備えられるアンプＡの具体的回路例を示しておく。いずれも反転アンプを形成している。図５（ａ）は一般的なソース接地アンプで、スタンバイ用にトランジスタＴ10が追加されている。ここで信号ｘφＰとは信号φＰの反転パルスである。
図５（ｂ）は差動アンプ型で、帰還をかけた場合のスレッショルド電圧ＶａｔをＶｒｅｆによって制御できるという利点がある。やはりスタンバイ用にトランジスタＴ10が追加されている。
図５（ｃ）はソース接地アンプａ１の利得を上げる為に補助アンプａ２を設け、レギュレーテッドカスコード（Regulated Cascode）回路構成としたものである。Regulated CascodeについてはIEEE Journal of Solid-State Circuit Vol25.No1,February 1990 に詳しい。この場合もスタンバイ用のトランジスタＴ10を追加している。
図５（ｄ）はスタンバイ用トランジスタＴ10の設け方を変えたもので、トランジスタが直列にならない分バラツキに強いものとしている。この図５（ｄ）の回路は図５（ａ）の応用例として書かれているが、同様のスタンバイトランジスタの接続方式を図５（ｂ）（ｃ）の回路にも適用できる。

上述のように水平転送は、複数の水平信号線ＨＬによって並列的に行われ、これがマルチプレクサ８によって順次選択されて出力される。
マルチプレクサ８の回路例を図６に示す。
マルチプレクサ８は、それぞれが水平信号線ＨＬ１〜ＨＬｎに対応するサンプリング回路５１-1〜５１-nと、出力アンプ５０を有して成る。
サンプリング回路５１-1〜５１-nは、それぞれ４つのスイッチ素子Ｓｍ及び容量素子Ｃｍから構成されている。

例えばサンプリング回路５１-1は、スイッチ素子Ｓｍ１１、Ｓｍ２１、Ｓｍ３１、Ｓｍ４１と容量素子Ｃｍ１を有する。各スイッチ素子Ｓｍ１１、Ｓｍ２１、Ｓｍ３１、Ｓｍ４１は、それぞれ信号φｍ１１、φｍ２１、φｍ３１、φｍ４１によりオン／オフされる。信号φｍ１１、φｍ２１、φｍ３１、φｍ４１は、例えばマルチプレクサ８内の図示しないタイミング発生器により、水平同期信号を基準にして所定タイミングでＨ状態となるパルスとして生成される。
スイッチ素子Ｓｍ１１は水平信号線ＨＬ１を容量素子Ｃｍ１に接続するスイッチとされる。スイッチ素子Ｓｍ２１は、容量素子Ｃｍ１の基準を基準電圧Ｖｒｅｆ１へ接続するスイッチである。スイッチ素子Ｓｍ３１、Ｓｍ４１は、容量素子Ｃｍ１の電荷を出力アンプ５０に転送するためのスイッチである。つまりスイッチ素子Ｓｍ３１、Ｓｍ４１がオンとされると、容量素子Ｃｍ１が出力アンプ５０の帰還経路に挿入される。
他のサンプリング回路５１-2〜５１-nも、それぞれ同様の構成となる。
また出力アンプ５０の非反転入力Ｖ＋には基準電圧Ｖｒｅｆ２が接続されている。

図７に、このようなマルチプレクサ８の動作タイミングチャートを示す。
上記図２で説明したように、水平信号線ＨＬを駆動する各列のアンプＡは１画素時間ずつずれたタイミングで動作している為、その出力も当然一画素時間ずつずれたタイミングで順次出力されている。
上述した水平転送動作により、各アンプＡに保持された画素信号は、例えば図７（ａ）（ｂ）（ｃ）の信号Ｄ１，Ｄ２，Ｄ３として示すように、複数の水平信号線ＨＬ上で、１クロック時間（１画素時間）ずつずれながらオーバーラップするように転送されてくる。
図７（ａ）及び（ｄ）により、水平信号線ＨＬ１及びサンプリング回路５１-1に注目して説明する。
始めはｔ０時点から信号φｍ１１、φｍ２１がＨ状態とされ、これによりスイッチ素子Ｓｍ１１，Ｓｍ２１はともにオン状態にある為、水平信号線ＨＬ１はその出力を、基準電圧Ｖｒｅｆ１を基準として容量素子Ｃｍ１に充電していることになる。
次にｔ１時点で信号φｍ１１がＬ状態に、またｔ２時点で信号φｍ２１がＬ状態とされ、スイッチ素子Ｓｍ１１，Ｓｍ２１が順番にオフ状態となる事で、容量素子Ｃｍ１に水平信号線ＨＬ１の電圧がサンプリングされることになる。
最後にｔ３時点で、信号φｍ３１，φｍ４１を同時にＨ状態とすることで、スイッチ素子Ｓｍ３１とＳｍ４１が同時にオン状態となり、容量素子Ｃｍ１が出力アンプ５０に接続される。
容量素子Ｃｍ１は、出力アンプ５０の出力端子Ｖｏｕｔと、マイナス入力端子Ｖ−の間に挿入されるため、仮想接地がはたらき、出力アンプ５０は基準電圧Ｖｒｅｆ２を基準として容量素子Ｃｍ１に蓄えられた電位差を出力Ｖｏｕｔとする。このとき、水平信号線ＨＬ１の出力をＶｈｌ１、アンプの出力電圧をＶｏｕｔとすると、
Ｖｏｕｔ＝Ｖｒｅｆ２＋（Ｖｈｌ１−Ｖｒｅｆ１）・・・（式３）
という電圧が出力される事になる。

なお、ここで基準電圧Ｖｒｅｆ１＝基準電圧Ｖｒｅｆ２とすれば、式３は、
Ｖｏｕｔ＝Ｖｈｌ１・・・（式４）
となって、水平信号線ＨＬ１の出力、すなわち上述した式１で表されたアンプＡの出力がそのまま出力される事になる。特に理由がなければ 基準電圧Ｖｒｅｆ１＝Ｖｒｅｆ２として使用する事が望ましい。

以上は水平信号線ＨＬ１及びサンプリング回路５１-1にだけ注目してみたが、図７（ｂ）（ｃ）（ｅ）（ｆ）（ｇ）を参照して理解されるように、水平信号線ＨＬ２〜ＨＬｎについても、それぞれサンプリング回路５１-2〜５１-nによって同様の動作がやはり一画素時間分ずつずれたタイミングで繰り返されており、その結果出力アンプには連続的にデータが転送されるようになっている。
これにより、例えば図７（ａ）（ｂ）（ｃ）に示すように水平信号線ＨＬ１、ＨＬ２、ＨＬ３にあらわれる信号Ｄ１、Ｄ２、Ｄ３が、図７（ｈ）の出力Ｖｏｕｔにおけるシリアルデータとしての信号Ｄ１、Ｄ２、Ｄ３として出力されることになる。

マルチプレクサ８として、このような回路を用いる事で、複数の水平信号線ＨＬ１〜ＨＬｎを用いて並列に転送してきたデータを効率よく一本のシリアルデータにする事が可能となる。尚、この例では出力アンプ５０を一個だけとしたが、複数個用意して複数チャンネル出力とする事も容易である。その場合スイッチ素子Ｓｍ３＊とＳｍ４＊の接続先と動作タイミングを変えるだけで実現可能である。

以上説明してきたように本発明の第１の実施の形態によれば、電荷積分アンプ９を用いて効率よく画素信号を読み出す事が可能であり、また、黒レベル制御回路６及びクランプ電圧出力アンプ７により容量素子Ｃｓのプリチャージ電圧を生成しているため、アンプＡのスレッショルド電圧のバラツキの影響を受ける事なく黒レベルを制御する事が可能である。
さらに有効期間においては、電荷積分アンプ９は水平ブランキング期間に読み出した信号を保持したままスタンバイ状態に突入する事が可能である。このため各電荷積分アンプ９は、自分が水平方向にデータを転送するタイミングが来た時のみ起動してその他の時間はスタンバイ状態に入る事で大幅に消費電力の削減が可能となる。
また水平転送を複数の水平信号線ＨＬ１〜ＨＬｎを用いて並列に行なう事で、水平信号線ＨＬ一本当たりのデータレートを低くする事が可能となり、列毎にレイアウトされた駆動能力の低いアンプＡでも直接水平信号線ＨＬを駆動する事が可能となる。このため、無理に駆動能力の高いアンプを用意してレイアウト面積を増大させるという事がない。また、マルチプレクサ８を設ける事で複数本数の水平信号線ＨＬ１〜ＨＬｎで並列転送したデータを効率よくシリアルデータに変換する事ができる。

＜第２の実施の形態＞
図８に第２の実施の形態の構成を示す。なお以下の各実施の形態では、図１と同一部分は同一符号を付し、説明を省略する。
この図８の場合、図１に示した第１の実施の形態とほぼ同様であるが、水平走査回路５が出力する信号φＳ（φＳ１、φＳ２・・・）が、アンプ制御信号及びアンプ選択信号として共用されている点が異なる。
つまり水平走査回路５からは、信号φＳをアンプＡのスタンバイ制御、及びスイッチ素子Ｓｈｄの制御のために供給している。
上記第１の実施の形態の場合、アンプＡのスタンバイからの復帰時間を考慮して、図２で説明したようにアンプ制御信号φＰをアンプ選択信号φＳより少し早めに立ち上げているが、アンプＡのスタンバイ復帰にそれほど時間がかからない場合には、図８のように信号φＰを信号φＳで兼用してしまう事が可能である。
このようにすることで水平走査回路５の簡単化が図れ、また縦配線（列方向の配線）の本数が減る為レイアウトも簡単になる。

このようにアンプＡをスタンバイ状態から復帰させるアンプ制御信号φＰと、アンプＡを水平走査線ＨＬに接続するアンプ選択信号φＳを共用して１本化をはかるような構成の場合は、水平走査回路５は図９のような回路で実現可能である。
この図９の構成は、上述した図３の構成から、アンプ制御信号φＰを形成する為のオアゲートＯＲを削除しただけの構成で、図３に対してより単純な構成と言える。動作タイミングを図１０に示すが、上述した図４に対してアンプ制御信号φＰが無くなっただけ（アンプ選択信号φＳがアンプ制御信号φＰを兼ねる）で他は同じである。

＜第３の実施の形態＞
図１１に第３の実施の形態を示す。この場合、各電荷積分アンプ９におけるアンプＡの帰還容量Ｃｓｖ（Ｃｓｖ１、Ｃｓｖ２・・・）を可変容量素子により構成している。
これにより上記式１中の（Ｃｃｐ／Ｃｓ）の項が可変となり、従って可変ゲインアンプを形成する事ができる。
可変容量Ｃｖｓは、複数の容量素子を並べてスイッチで選択する等の方法で形成できる事は容易に想定できる。またその場合、アンプ駆動回路４から容量値選択の為のパルスを発生させる事になる。
このような第３の実施の形態を用いれば、カメラシステムにおいて必ず必要になるＰＧＡ(Programmable Gain Amp)の機能を電荷積分アンプ９に持たせる事ができる為、後段のシステムを単純化できると共に、早い段階でゲインアップができる為、画素信号レベルが小さい場合でも十分な信号振幅を確保でき、耐ノイズ性も向上するという利点がある。

＜第４の実施の形態＞
図１２に第４の実施の形態を示す。
この場合、電荷積分アンプ９における帰還容量素子Ｃｓに対してのプリチャージ電圧には固定電圧ＶｒｅｆＰＣを用いている。
そして黒レベル制御回路６及びクランプ電圧出力アンプ７により生成されるクランプ電圧をマルチプレクサ８の基準電圧Ｖｒｅｆ２（図６参照）へとフィードバックしている。
すると、上記式３の基準電圧Ｖｒｅｆ２、つまりマルチプレクサ８における出力アンプ５０の基準が黒レベルに応じたクランプ電圧とされることになり、これによって黒レベルが適正に制御されることになる。
第１の実施の形態で示したような方式の場合、読み出す画素信号の基準を黒レベルに応じて制御するため、黒レベル制御は水平ブランキング期間のみ、すなわち１水平期間に一回しかできないものであるが、この図１２のようにマルチプレクサ８でクランプをかけるようにすれば、クランプ動作に時間的制限がなくなり、いつでも黒レベルを制御できる。
従って、黒レベルの制御に時間的、回数的制限がなくなり、追従性が高く安定したクランプ回路を形成する事が可能となる。

＜第５の実施の形態＞
図１３に第５の実施の形態を示す。これは、上記図１２と同様に、黒レベル制御回路６及びクランプ電圧出力アンプ７により生成されるクランプ電圧をマルチプレクサ８の基準電圧Ｖｒｅｆ２へフィードバックするものであるが、このように構成する場合、帰還容量素子Ｃｓに対するプリチャージによる黒レベル制御は不要となることから、図１２の構成からスイッチ素子Ｓｐｃ、Ｓｐｘ、及び基準電位ＶｒｅｆＰＣを省略したものである。場合によっては、このような回路構成も考えられる。
このように構成した場合の動作は、図２のタイミングチャートから信号φＰＣ、φＸＰＣを削除しただけでその他は同様の駆動ができる。
この実施の形態によれば、回路構成が簡単になるという利点があるが、上記式１で示された出力Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｃｃｐ／Ｃｓ）Ｖｓｉｇ＋Ｖａｔ ・・・（式５）
となって、アンプのスレッショルド電圧Ｖａｔを基準として動くようになる。このスレッショルド電圧は各列のアンプＡ毎にばらつく事が予想される為、設計上注意が必要である。

＜第６の実施の形態＞
図１４に第６の実施の形態を示す。
上述したきたように、各実施の形態においては水平信号線ＨＬを複数本数用意する為、レイアウトの方法によっては水平信号線ＨＬ間のカップリングが問題になる場合がある。また、長い水平信号線ＨＬを列毎に備えた駆動能力の大きくないアンプＡで駆動しなければならない為、インピーダンスが高く、寄生容量等を介してノイズが混入しやすいということが想定される。
そこでこの第６の実施の形態においては、複数の水平信号線ＨＬ１〜ＨＬｎの間に、シールド線ＳｉＬを配し、かつそれをマルチプレクサ８の基準電圧Ｖｒｅｆ１と結合させる事で上記課題を解決している。
すなわち、水平信号線ＨＬの間に一本一本シールド線ＳｉＬを通す事でカップリングを防ぐ。また、水平信号線ＨＬとシールド線ＳｉＬを寄生容量Ｃｘで結合させ、かつシールド線を基準電圧Ｖｒｅｆ１と接続する事で、この寄生容量Ｃｘを、水平信号線ＨＬの電位をサンプリングする図６に示した容量素子Ｃｍと同じ基準で存在するようにする。すると、この寄生容量Ｃｘを通してのノイズの混入を防ぐ事が可能となる。

＜変形例＞
以上、本発明の実施の形態について説明してきたが、本発明としてはさらに多様な変形例が考えられる。
特に本発明では、
第１に、列毎に備えられる電荷積分アンプにおいて、水平ブランキング期間に読み出した画素信号を保持したまま、スタンバイ状態にすること、
第２に、列毎に備えられる電荷積分アンプにおいて、読み出し動作の際にアンプの帰還容量にプリチャージする基準電位を黒レベルに基づいて自動制御すること、
第３に、各電荷積分アンプからの画素信号についての水平方向への転送を複数の水平信号線ＨＬを用いて並列に行なうこと、
を大きな特徴としているが、これらの３つの要素のうちの１つでも備える構成は、本発明の範囲内となる。
例えば図１の構成において水平信号線ＨＬを１本とし、マルチプレクサ８を設けない構成とすれば、上記第１，第２の特徴を有する構成となる。
また図１２もしくは図１３の構成において水平信号線ＨＬを１本とし、マルチプレクサ８を設けない構成とすれば、上記第１の特徴を有する構成となる。
さらに図１の構成において、黒レベル制御回路６及びクランプ電圧出力アンプ７を設けず、固定電位でプリチャージ電圧を供給するようにすれば、第１，第３の特徴を有する構成となる。
これらのように多様な変形例として、本発明は実現できる。

また垂直信号線ＶＬ毎のカラム読出において電荷積分アンプを用いたが、電荷積分アンプに限定されるものではない。

また本発明で用いられているような、複数本数の信号線（水平信号線）を用意し、その駆動タイミングを各チャンネル１クロック毎ずらしながらオーバーラップさせていくようなアナログ信号の転送方法は、上記実施の形態のような固体撮像装置に限られたものではなく、他の分野にも応用可能である。
例えばアナログメモリのような、複数のアナログデータが行方向もしくは行及び列のアレイ状に存在し、それを精度良く、かつ高速に読み出したい場合など、本発明で紹介したような並列転送を用いる事で、高精度、高速、かつ低消費電力での読み出しが可能となる。
即ち、アナログメモリ装置などにおいて、１行もしくは複数行として、行方向にアナログ信号を保持する信号保持部が配置されて成るアナログ信号保持部が形成されている場合、アナログ信号保持部からのアナログ信号を、各列に対して設けられている垂直信号線に出力させ、各列に対応して設けられているアンプで各信号保持部の信号値を読み出すようにする。
そして、各アンプに保持されたアナログ信号を、複数の水平信号線に振り分けて転送させるものである。

本発明の第１の実施の形態の構成の説明図である。 実施の形態の画素信号読出動作タイミングの説明図である。 実施の形態の水平走査回路の回路例の説明図である。 実施の形態の水平走査回路の動作タイミングの説明図である。 実施の形態の電荷積分アンプの回路例の説明図である。 実施の形態のマルチプレクサの構成の説明図である。 実施の形態のマルチプレクサの動作タイミングの説明図である。 第２の実施の形態の構成の説明図である。 第２の実施の形態の水平走査回路の回路例の説明図である。 第２の実施の形態の水平走査回路の動作タイミングの説明図である。 第３の実施の形態の構成の説明図である。 第４の実施の形態の構成の説明図である。 第５の実施の形態の構成の説明図である。 第６の実施の形態の構成の説明図である。 従来例の構成の説明図である。 従来例の動作タイミングの説明図である。 他の従来例の構成の説明図である。 他の従来例の動作タイミングの説明図である。

符号の説明

１ 画素アレイ、２ 撮像画素、３ 垂直走査回路、４ アンプ駆動回路、５ 水平走査回路、６ 黒レベル制御回路、７ クランプ電圧出力アンプ、８ マルチプレクサ、９ 電荷積分アンプ

Claims (4)

1. 行方向及び列方向に撮像画素が配されて成る撮像画素手段と、
   上記撮像画素手段について、選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる垂直転送手段と、
   各列の上記垂直信号線に対して設けられ、各列の撮像画素からの画素信号がそれぞれ入力される電荷積分アンプ手段と、
   上記電荷積分アンプ手段がスタンバイ状態とされた期間でも、上記入力された画素信号が上記電荷積分アンプ手段内で保持されるようにするホールド手段と、
   上記各電荷積分アンプ手段から出力される画素信号を水平信号線により転送させる水平転送手段と、
   を備え、
   上記水平転送手段は、上記各電荷積分アンプ手段のそれぞれに対して供給するアンプ制御信号により、上記各電荷積分アンプ手段を、それぞれ個別にオン状態とスタンバイ状態に切り換えることができるように構成され、また上記各電荷積分アンプ手段のそれぞれを上記水平信号線に接続させるアンプ選択信号により、上記各電荷積分アンプ手段を、それぞれ個別に上記水平信号線に接続させることができるように構成され、
   各列に配される上記各電荷積分アンプ手段を順次、所定期間オン状態にさせるとともに上記水平信号線に接続させることで、上記各電荷積分アンプ手段から出力される画素信号を順次水平信号線に出力させるとともに、上記アンプ制御信号と上記アンプ選択信号を共通の信号として出力する
   固体撮像装置。
2. 上記ホールド手段は、上記電荷積分アンプ手段の出力を、所定のホールド電圧に固定する回路により形成されていることを特徴とする請求項１に記載の固体撮像装置。
3. 上記電荷積分アンプ手段は、帰還容量が可変容量素子で形成されていることを特徴とする請求項１に記載の固体撮像装置。
4. 行方向及び列方向に撮像画素が配されて成る撮像画素手段において選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる画素信号垂直転送ステップと、
   上記各列の垂直信号線に設けられた電荷積分アンプ手段において画素信号を保持する信号保持ステップと、
   上記各電荷積分アンプ手段を、画素信号を保持した状態を保たせながらスタンバイ状態とするスタンバイステップと、
   上記各電荷積分アンプ手段を順次、所定期間オン状態とし、保持された画素信号を水平信号線により転送する水平転送ステップと、
   を備え、
   上記水平転送ステップは、上記各電荷積分アンプ手段のそれぞれに対して供給するアンプ制御信号により、上記各電荷積分アンプ手段を、それぞれ個別にオン状態とスタンバイ状態に切り換えることができるように構成され、また上記各電荷積分アンプ手段のそれぞれを上記水平信号線に接続させるアンプ選択信号により、上記各電荷積分アンプ手段を、それぞれ個別に上記水平信号線に接続させ、
   各列に配される上記各電荷積分アンプ手段を順次、所定期間オン状態にさせるとともに上記水平信号線に接続させることで、上記各電荷積分アンプ手段から出力される画素信号を順次水平信号線に出力させるとともに、上記アンプ制御信号と上記アンプ選択信号を共通の信号として出力する
   画素信号処理方法。

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