JP3557078B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積用の浮遊ゲート電極と制御ゲート電極が積層された構造の電気的書き換え可能なメモリセルを用いた不揮発性半導体記憶装置に係り、特に複数の該メモリセルを直列に接続したＮＡＮＤ構成の不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来より、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）として、複数個のメモリセルを直列に接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。
【０００３】
このようなＮＡＮＤセル型のＥＥＰＲＯＭにおいて、その１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート電極と制御ゲート電極が積層された「スタックゲート構造」を有している。そして、複数個のメモリセルが、隣接するもの同士でソース−ドレインを共有する形で直列に接続され、これを１単位としてビット線に接続されてＮＡＮＤセルが構成されている。更に、かかるＮＡＮＤセルがマトリクス状に配置されてメモリセルアレイが構成されている。
【０００４】
そして、上記メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲート電極を介してデータ線たるビット線に接続されており、他端側は選択ゲート電極を介してソース線、さらには基準電位配線たる共通ソース線に接続されている。また、各メモリセルの制御ゲート電極及び選択ゲート電極は、上記メモリセルアレイの行方向に、それぞれワード線たる制御ゲート線、選択ゲート線となって共有に接続されている。
【０００５】
このようなＮＡＮＤセル型のＥＥＰＲＯＭの書き込み動作方式においては、より低電圧動作を実現することで、即ちビット線に接続されているカラムデコーダ等を構成するトランジスタを全てＶｃｃ系トランジスタで構成することができ、従って、その周辺回路の面積を小さくすることが可能となる。かかる点に着目して、チップ面積の縮小を可能にする「セルフブースト書き込み方式」に関する種々の技術が提案され、既に実用化に至っている。
【０００６】
以下、上記セルフブースト書き込み方式による動作を説明する。
図１９は上記ＮＡＮＤセル型のＥＥＰＲＯＭのメモリセル部の等価回路の構成を示す図である。同図において、符号ＢＬはビット線、符号ＳＧは選択ゲート線、符号ＣＧはワード線、符号ＳＬはソース線をそれぞれ示している。
【０００７】
複数のデータを行方向の複数のメモリセルに対して一括して書き込む場合において、通常の書き込み動作では、ビット線ＢＬから離れた位置のメモリセルから動作が行われ、ランダム書き込み動作では、ビット線ＢＬとソース線ＳＬの間の任意のメモリセルの書き込みがランダムに行われる。即ち、先ずソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖを与えて当該トランジスタをカットオフさせた状態において、“０”データを書き込むべきメモリセルが接続されているＮＡＮＤセルのビット線ＢＬ１乃至ＢＬｎに０Ｖを与える。そして、“１”データを書き込むメモリセルが接続されているＮＡＮＤセルのビット線ＢＬ１乃至ＢＬｎには、ドレイン側の選択ゲート電圧と同じ電圧、それ以上の電圧、或いはドレイン側の選択ゲート電圧より小さくてもドレイン側の選択ゲートが十分カットオフする電位を与えて、各ビット線ＢＬ１乃至ＢＬｎにおいて、書き込みの選択と非選択（書き込み禁止）の区別を行うことになる。
【０００８】
このような状態において、選択ブロックの全てのワード線ＣＧ１乃至ＣＧｎにメモリセルがＯＮ状態となる電位、即ち書き込みパルス電圧Ｖｐｐ或いは非選択ワード線の転送電圧パルスＶｐａｓｓが与えられるときに、該電圧パルスの立上がりの過程の所定の電位においてメモリセルがＯＮ状態となる電位が与えられると、“０”書き込みを行うビット線ＢＬ１乃至ＢＬｎに接続されたＮＡＮＤセルのチャネルには０Ｖが転送されることになる。
【０００９】
こうして、“０”データの書き込みを行うメモリセルが接続されている選択ワード線ＣＧ１乃至ＣＧｎに書き込み電圧パルスＶｐｐが与えられると、０Ｖが与えられている選択ビット線ＢＬ１乃至ＢＬｎに接続されている選択メモリセルには“０”データが書き込まれる。
【００１０】
また、“１”データの書き込みを行うビット線ＢＬ１乃至ＢＬｎに接続されたＮＡＮＤセルのチャネルには、ビット線ＢＬ１乃至ＢＬｎから、該ビット線側の選択ゲート線ＳＧ１を介してビット線ＢＬ１乃至ＢＬｎの電位から当該選択ゲートトランジスタのしきい値分だけを差し引いた所定の初期電位が転送された状態でビット線側の選択ゲートトランジスタがカットオフしフローティングとなる。この時、ソース線ＳＬには、０Ｖ或いはソース側の選択ゲートを十分カットオフさせる為に、所定の正の電位が与えられている。
【００１１】
ここで、書き込み電圧パルスＶｐｐが与えられる選択ワード線に接続され、且つ“１”データの書き込みを行う書き込み非選択メモリセル、即ちビット線側の選択ゲートトランジスタがカットオフし、チャネルがフローティング状態となっているメモリセルのチャネル電位は、“０”データの書き込みが行われないように、即ちしきい値変動が許容範囲以下であるように、十分大きい必要がある。これは、このメモリセルに対しては、書き込み電圧パルスＶｐｐとチャネル電位Ｖｃｈの差が大きい程、しきい値の変動は少ないからである。
【００１２】
この為、書き込みを行わない非選択ワード線には、所定の転送電圧パルスＶｐａｓｓを与え、ゲートチャネル間容量を利用してチャネルの電位を初期電位からある電位まで上昇させている。従って、この転送電圧パルスＶｐａｓｓが大きい程、このメモリのしきい値変動は少なくなる。
【００１３】
然るして、ビット線ＢＬ１乃至ＢＬｎのうち０Ｖが与えられている選択ビット線に接続されているメモリセルで、“０”データの書き込みを行わないメモリセルに対しても、この転送電圧パルスＶｐａｓｓが与えられることになる。従って、この転送電圧パルスＶｐａｓｓが大きい程、しきい値の変動が起こり易くなる。これらを考慮して、転送電圧パルスＶｐａｓｓの最小値と最大値が決定される。
【００１４】
通常、この転送電圧パルスＶｐａｓｓと書き込み電圧パルスＶｐｐは“０”データのメモリセルのしきい値の分布を小さくし、且つ誤書き込みを少なくする為に、各所定の初期電圧やステップ電圧、最終電圧、パルス幅等が最適化されている「ステップアップ方式」で行われている。
【００１５】
一方、データ消去では、ＮＡＮＤ型セル内の全てのメモリセルに対して同時に行われる「一括消去」か、或いは所定のバイト単位毎に行われる「ブロック消去」のいずれかが行われる。即ち、全ての或いは選択されたブロック内において全ての制御ゲートを０Ｖとし、ブロック消去の場合は、非選択ブロックの制御ゲート及び選択ゲートに書き込み電圧パルスＶｐｐ（例えば、２０Ｖ）を印加し、ビット線及びソース線を浮遊状態とし、ｐウエルに例えば２０Ｖといった高電圧を印加する。これにより、全ての或いは選択されたブロック内の全てのメモリセルにおいて浮遊ゲートの電子がｐウエルに放出され、しきい値が負方向に移動する。さらに、データの読み出しは、選択ゲートトランジスタ及び選択メモリセル以外の非選択メモリセルのワード線に読み出し電圧（例えば、４．５Ｖ）を印加することによりオン状態とし、選択メモリセルのワード線に０Ｖが与えられる。この時、ビット線ＢＬ１乃至ＢＬｎ側に流れる電流を検出することにより、“０”、“１”の判定がなされる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したような従来技術に係るＮＡＮＤセル型のＥＥＰＲＯＭの書き込み方式である「セルフブースト書き込み方式」においては、以下に説明するような問題が生じており、その解決が嘱望されていた。
【００１７】
図２０はフローティングチャネル書き込み時のメモリセルの各電極、及びメモリセルＡ、メモリセルＢを示すＮＡＮＤセル型のＥＥＰＲＯＭの等価回路の構成を示す図である。上記メモリセルＡは、チャネルがフローティング且つワード線に書き込み電圧パルスＶｐｐが与えられ、“１”データ書き込みが行われる書き込み非選択メモリセルである。上記メモリセルＢは、ビット線に０Ｖ、且つワード線に転送電圧パルスＶｐａｓｓが与えられ、書き込みを行わない非選択メモリセルである。ここで、ＶＢＬはビット線に与えられる電圧、ＶＳＧは選択ゲート線に与えられる電圧、ＶＣＧはワード線に与えられる電圧、ＶＳＬはソース線に与えられる電圧を示している。ここでは、ビット線ＢＬ１乃至ＢＬｎ側から数えて２番目のメモリセルを選択ワード線としたが、通常動作時は任意のメモリセルが選択される。
【００１８】
以下、図２１のタイミングチャートを参照して、図２０に対応する各電極の電圧とそのタイミングを詳細に説明する。
先ず、ビット線ＢＬ１乃至ＢＬｎには、書き込むべきデータに対応して、０Ｖ或いはＶｃｃ（例えば、３．３Ｖ）が与えられ、ビット線ＢＬ１乃至ＢＬｎ側の選択ゲートＳＧ１にはＶｃｃ（例えば、３．３Ｖ）、ソース線ＳＬ側の選択ゲートＳＧ２には０Ｖが与えられる。この状態で、“１”データを書き込むビット線（ＶＢＬ１ ）のＮＡＮＤセルのチャネルはチャネル電位Ｖｃｈｉｎｉｔが転送された後、フローティングとなっている。この後、選択ワード線に書き込み電圧パルスＶｐｐ、非選択ワード線に転送電圧パルスＶｐａｓｓが与えられ、フローティング状態となっているチャネルが所定の電位Ｖｃｈにブートされることになる。この時のチャネル電位Ｖｃｈと各電極の電位との関係は次の式（１）で示される。
【００１９】
Ｖｃｈ＝Ｖｓｇ−Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）＋Ｃｒ１（Ｖｐａｓｓ−Ｖｐａｓｓｔｈ−Ｖｃｈｉｎｉｔ）＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ−Ｖｃｈｉｎｉｔ）
−（Ｔｐｗ／（１６Ｃｉｎｓ ＋Ｃｃｈ）・Ｉ（１）
尚、上記（１）式において、Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）はチャネル電位がＶｃｈｉｎｉｔである時のドレイン側の選択ゲートのしきい値を示し、Ｃｒ１はチャネルのブート比（転送電圧パルスＶｐａｓｓが与えられるメモリセルの容量と該パルスＶｐａｓｓによりチャネル下に広がる空乏層容量の比）を示し、Ｃｒ２はチャネルのブート比（書き込み電圧パルスＶｐｐが与えられるメモリセルの容量と該パルスＶｐｐによりチャネル下に広がる空乏層容量の比）を示し、Ｖｐａｓｓｔｈはチャネル電位がＶｃｈｉｎｉｔである時の転送電圧パルスＶｐａｓｓが与えられるメモリセルがＯＮ状態になるために必要な電位を示している。また、Ｔｐｗは書き込み電圧パルス幅、Ｃｉｎｓ はメモリセル１個あたりの容量、Ｃｃｈはチャネル下に広がる空乏層容量、Ｉはチャネルからウエルや隣接ビット線に抜ける電流を示している。
【００２０】
ここで、上記選択ゲートＳＧ１，ＳＧ２やメモリセル、及びこれらを形成する半導体基板中の不純物濃度（ｐェルに形成するときは、ボロンの不純物濃度等）のプロファイル、選択ゲートＳＧ１，ＳＧ２やメモリセルのチャネル部に導入されるチャネルインプラ等の不純物濃度、選択ゲートＳＧ１、ＳＧ２やメモリセルのソース・ドレイン拡散層の濃度プロファイル等の選択ゲートやメモリセルを形成する際の様々な条件により、ビット線ＢＬ１乃至ＢＬｎからチャネルに転送される初期電圧Ｖｃｈｉｎｉｔの低下、チャネル下の空乏層やその他の０Ｖ端子−チャネル間の容量の増大によるチャネルブート効率（Ｃｒ１，Ｃｒ２）の低下等により、十分なチャネル電位が得られず、“１”データ書き込みのメモリセルのしきい値が変動し、誤書き込みが起こることがある。
【００２１】
図２２は前述した書き込みを行う場合の転送電圧パルスＶｐａｓｓと“１”データ書き込みのメモリセル（メモリセルＡ）のしきい値の関係を示す図である。
同図において、縦軸はしきい値を、横軸はＶｐａｓｓを示しており、符号ＡはセルＡの特性を示し、符号ＢはセルＢの特性を示している。
【００２２】
この図に示されるように、転送電圧パルスＶｐａｓｓを十分大きくしないとメモリセルＡのしきい値は正側に変動する。これに対して、転送電圧パルスＶｐａｓｓを余り大きくしてやると、今度はメモリセルＢのしきい値が変動してしまう。
【００２３】
このようなしきい値の変動は、メモリセルのゲート幅、ゲート長、ウイング幅、トンネル酸化膜厚、インターポリ絶縁膜（層間絶縁膜）厚等の不均一さに起因する書き込み特性のばらつきが大きくなると、それに従って大きくなる傾向にあり、特に書き込み時の選択ブロックのビット数が大きくなる程、起こり易くなってくる。
【００２４】
さらに、フローティング状態のチャネルやソース・ドレイン拡散層とウエル間、或いは隣接ビット線間のリーク電流が大きいと、上記しきい値変動は更に大きくなってしまう。また、ビット線電位をチャネルに転送する、選択ゲートトランジスタの特性のばらつきも大きく影響することになる。
【００２５】
このように、メモリセルや選択ゲートトランジスタの特性が誤書き込み特性を悪化させることが判っており、その改善のためには、プロセス上或いは構造上、動作上の改善（文献「１９９６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｅｒｓ 」のＤ．Ｊ．Ｋｉｍ 等著の”Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ ｆｏｒ ｔｈｅ Ｈｉｇｈ Ｓｐｅｅｄ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ”や”Ａ Ｎｏｖｅｌ Ｂｏｏｓｔｅｒ Ｐｌａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ｉｎ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ ｆｏｒ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ −Ｄｏｗｎ ａｎｄ Ｚｅｒｏ Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ ”参照）が必要となり、その為、工程の複雑化、工程数の増大、チップ面積の増大等の問題が生じてくる。また、このしきい値の変動が存在すると、読み出しや放置時のメモリセルのデータ保持特性に大きく影響し、信頼性の低下を招くという問題もある。
【００２６】
然るに、このような誤書き込みに関する従来の対策法においては、書き込み電圧パルスＶｐｐや非選択ワード線の転送電圧パルスＶｐａｓｓを与えるタイミングや立ち上がり、立ち下がり時間に関する記述は無く、実用化もされていない。
【００２７】
特に、従来は、書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓに関して、チャネルの電位を該パルスＶｐａｓｓによりブートしている間に上記パルスＶｐｐを与えることが最も誤書き込みを小さくするものと考えられていた為、逆に誤書き込みをより大きくしていたという問題があった。
【００２８】
ここで、図２３は従来の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングを示す図である。同図（ａ）はＶｐｐを、同図（ｂ）はＶｐａｓｓを示す。
同図において、ｔ１，ｔ１’は、それぞれパルスＶｐｐ，Ｖｐａｓｓを発生する時間、ｔ２，ｔ２’はパルスが立ち上がり、最大値に達する時間、ｔ３，ｔ３’は立ち下がりを開始する時間、ｔ４，ｔ４’は完全にパルスが立ち下がる時間を示している。このような従来技術によれば、パルスＶｐｐ、Ｖｐａｓｓは、略同時に与えられるか、或いはパルスＶｐｐよりもパルスＶｐａｓｓの方が先に出ている必要があるとの考えからパルスＶｐｐの方が遅れて与えられ（ｔ１≧ｔ１’）、その為、若干、パルスＶｐａｓｓの方が早めに立ち上がる（ｔ２’＜ｔ２）。また、立ち下がりに関しては、同時か或いはパルスＶｐｐがでている間はパルスＶｐａｓｓがでている必要が有るという考えから、パルスＶｐａｓｓの方が遅れて立ち下がる（ｔ３≦ｔ３、ｔ４≦ｔ４’）。しかしながら、実際には、ばらつきも含めて厳密にパルスのタイミングが制御されておらず、上記の様なタイミングで、全メモリセルが動作しているとは限らない。この為、より誤書き込みが起こり易くなっていたことが考えられる。
本発明は上記問題に鑑みてなされたもので、その目的とするところは、誤書き込み特性を著しく改善した不揮発性半導体記憶装置を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様による不揮発性半導体記憶装置は、ゲートとソースとドレイン及び電荷蓄積層を有する電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルにデータを書き込むデータ書込手段と、前記メモリセルのデータを読み出すデータ読出手段と、前記メモリセルのデータを消去するデータ消去手段と、を有し、前記メモリセルへのデータの書き込みの際、書き込み禁止される所定のメモリセルに対し、ゲートに第１の信号を印加し、ソース及びドレインの少なくともいずれかに容量結合したノードに第２の信号を印加する不揮発性半導体記憶装置において、前記第１の信号が前記第２の信号より遅れて立ち下がるように制御されることを特徴とする。
【００３０】
第２の態様による不揮発性半導体記憶装置は、第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが立ち下がりを開始する時間よりも転送電圧パルスが立ち下がりを開始する時間を早く設定することを特徴とする。
【００３１】
第３の態様による不揮発性半導体記憶装置は、第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが最小値に達する時間よりも転送電圧パルスが最小値に達する時間の方を早く設定することを特徴とする。
【００３２】
第４の態様による不揮発性半導体記憶装置は、第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが立ち下がりを開始する時間よりも転送電圧パルスが立ち下がりを開始する時間を早く設定し、上記２つのパルスの立ち上がりのタイミングに関して、書き込み電圧パルスが立ち上がりを開始する時間よりも転送電圧パルスが立ち上がりを開始する時間の方を早く設定する、ことを特徴とする。
【００３３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
本発明の実施の形態は、セルフブースト書き込み方式を用いる全てのＥＥＰＲＯＭに対して有効であり、メモリセルの構造、素子分離の構造（ＬＯＣＯＳ、トレンチ）、選択ゲートの構造や数、メモリセルに記憶できるデータの数（２値メモリ）、製造方法等に依存せず、その効果を発揮する。
【００３４】
図１は本発明に係る不揮発性半導体記憶装置の構成を示す図である。
同図に示される不揮発性半導体記憶装置１において、アドレスレジスタ６の出力は、ワード線駆動回路７、ロウデコーダ４、カラムデコーダ９の入力に接続されており、ワード線駆動回路７の出力はロウデコーダ４の入力に、カラムデコーダ９の出力はビット線制御回路５及びＩ／Ｏバッファ１０の入力にそれぞれ接続されている。一方、コマンドレジスタ８の出力は、上記ワード線駆動回路７、ロウデコーダ４、Ｉ／Ｏバッファ１０、ビット線制御回路５、ウエル電圧制御回路２、ソース線駆動回路１１の入力にそれぞれ接続されており、ビット線制御回路５とＩ／Ｏバッファ１０は相互に接続されている。上記ロウデコーダ４、ウエル電圧制御回路２、ソース線駆動回路１１，ビット線制御回路５の出力はメモリセルアレイ３の入力にそれぞれ接続されている。尚、上記メモリセルアレイ３は、詳細には、マトリクス状に形成された複数の不揮発性メモリセルからなる。
【００３５】
このような構成において、上記メモリセルアレイ３は、データの書き込み、読み出し又は消去を行う為のものである。ビット線制御回路５は、書き込み時にメモリセルアレイ３のメモリセルに書き込むべきデータをラッチし、或いは読み出し時にビット線に現れる読み出しデータをセンスし、ラッチするものである。Ｉ／Ｏバッファ１０は、書き込み時に不揮発性半導体記憶装置１の外部からデータを入力し、ビット線制御回路５に出力するものである。上記カラムデコーダ９は、複数のビット線制御回路５と１つのＩ／Ｏバッファ１０を相互に接続させるものである。上記ロウデコーダ４は、メモリセルアレイ３の中から入力されたアドレスのブロックを選択するものである。ワード線駆動回路７は、その選択されたメモリセルのワード線に与える電圧を出力するものである。また、上記アドレスレジスタ６は、外部より入力されたアドレスデータをラッチし、選択された特定のメモリセルのワード線とビット線を、カラムデコーダ９，ロウデコーダ４，ワード線駆動回路７を介して選択するものである。上記ウエル電圧制御回路２とソース線駆動回路１１は、データの読み出しや書き込み等の動作モードに応じてメモリセルアレイ３のウエルとソースの電位を制御するものである。コマンドレジスタ８は、入力された所定のコマンドに係る読み出し、書き込み、消去命令に応じて本装置の各制御回路に所定の指示信号を送出するものである。
【００３６】
ここで、図２は上記メモリセルアレイ３を構成するＮＡＮＤセルの「ストリング」の詳細な構成を示す図である。
同図に示されるように、１つのストリングでは、Ｍ個のメモリセルＭＣ１〜ＭＣ４が相互に直列に接続されており、それら接続の両端には選択トランジスタＭＮ１３，ＭＮ１４が接続されている。この選択トランジスタＭＮ１３は、更にビット線ＢＬｉｊに接続されており、選択トランジスタＭＮ１４は、ソース線ＳＬに接続されている。上記メモリセルＭＣ１からＭＣ４と選択トランジスタＭＮ１３，ＭＮ１４は全て同一のウエル上に形成されている。各メモリセルの制御ゲートは、ワード線ＷＬｎ１〜ＷＬｎＭ（ｎ＝１，・・・，Ｎ）に接続される。尚、同一のｎに属するメモリセルの集合は、ブロックを構成し、データの操作、即ち書き込み、読み出し及び消去は、ブロック単位で行われる。
【００３７】
次に図３に上記ロウデコーダ４の具体例の構成を示し説明する。
同図において、選択されたブロックはロウアドレスＲＡｎがＨｉｇｈレベル、選択されないブロックはロウアドレスＲＡｎがＬｏｗレベルとなる。図中、点線で囲まれた回路はブースター回路であり、図４はそのブロック構成図である。選択されたブースター回路は、入力クロックＣＬＫによって入力電圧ＶＢＬＫ を昇圧し、信号線ＶＢＬＫＷＬ に出力する。ＶＢＬＫ の値は、読み出し時にはＶｒｅａｄ、書き込み時にはＶｐｇｍ 、消去時にはＶｃｃである。
【００３８】
ここで、上記Ｖｒｅａｄ、Ｖｐｇｍ は、それぞれ４〜５Ｖ、１６〜２０Ｖ程度の大きさであり、Ｖｃｃは電源電圧である。このように、選択されたロウデコーダでは、転送ゲートトランジスタＭＮ５乃至ＭＮ９がオンし、全ブロックに共通な信号ＧＳＧＤ、ＧＷＬ１乃至ＧＷＬＭ、ＧＳＧＳは、それぞれＳＧＤｎ、Ｗｌｎ１乃至ＷｌｎＭ、ＳＧＳｎに接続される。
【００３９】
次に図５はＧＷＬ駆動回路の構成を示す図である。
同図において、 第１のブースター回路ＢＳＴ１は、クロック信号ＲＣＬＫの入力を受ける端子ＣＬＫと、信号ＥｒｅａｄのインバータＩ５を介した反転入力と信号Ｔｍの入力を受けたＮＯＲ回路Ｇ７の信号が入力される端子ＥＮＢと、信号Ｖｒｅａｄを受ける端子Ｖｉｎを有しており、これらの入力信号の状態により端子ＶＢＳＴ より所定の信号を出力し、トランジスタＭＮ１８の状態を制御する。
【００４０】
第２のブースター回路ＢＳＴ２は、クロック信号ＷＣＬＫの入力を受ける端子ＣＬＫと、信号Ｅｐｇｍ と信号Ｔｍの入力を受けたＮＡＮＤ回路Ｇ２の信号のインバータ回路Ｉ３を介した反転入力を受ける端子ＥＮＢと、信号Ｖｐｇｍ の入力を受ける端子Ｖｉｎを有し、これらの入力信号状態により端子ＶＢＳＴ より所定の信号を出力し、トランジスタＭＮ１５の状態を制御する。
【００４１】
同様に、第３のブースター回路ＢＳＴ３は、クロック信号ＷＣＬＫの入力を受ける端子ＣＬＫと、信号Ｅｖｐａｓｓ のインバータＩ４を介した反転入力と信号Ｔｍの入力を受けたＮＯＲ回路Ｇ３の信号の入力を受ける端子ＥＮＢと、信号Ｖｐａｓｓの入力を受ける端子Ｖｉｎを有し、これらの状態により端子ＶＢＳＴ より信号を出力し、トランジスタＭＮ１６の状態を制御する。
【００４２】
そして、信号Ｔｍと信号Ｅｒｅａｄの入力を受けるＮＡＮＤ回路Ｇ６の出力信号のインバータＩ６を介した信号はトランジスタＭＮ１９のゲートに接続されており、この出力信号の状態によりトランジスタＭＮ１９の状態が制御される。さらに、上記トランジスタＭＮ１８を介した信号Ｖｒｅａｄと、トランジスタＭＮ１５を介した信号Ｖｐｇｍ と、トランジスタＭＮ１６を介した信号Ｖｐａｓｓと、トランジスタＭＮ１９を介した信号Ｖｍｏｎ は、出力端子ＧＷＬｍ へと導かれる同一の信号線に接続されている。
【００４３】
更に、同信号線には、そのゲートに信号Ｔｍと信号Ｅｖｐａｓｓ の入力を受けるＮＯＲ回路Ｇ５の出力が接続されたトランジスタＭＮ２１のドレインと、そのゲートに信号Ｔｍの反転入力とＥｖｐｇｍの入力を受けるＮＯＲ回路Ｇ４の出力が接続されたトランジスタＭＮ２０のドレインが接続されている。上記トランジスタＭＮ２１とＭＮ２０のソースは相互に接続され、その接続端はトランジスタＭＮ２２のドレインに接続されている。このトランジスタＭＮ２２のゲートには、信号Ｅｐｇｍ が入力され、ソースは設置されている。
【００４４】
この他、上記信号線には、トランジスタＭＮ１７のドレインが接続されており、このトランジスタＭＮ１７のゲートには信号Ｅｐｇｍ と信号Ｅｒｅａｄの入力を受けるＮＯＲ回路Ｇ０の出力が接続され、そのソースは設置されている。
【００４５】
このような構成において、トランジスタＭＮ１５，ＭＮ１６，ＭＮ１８，ＭＮ１９の状態に応じて、Ｖｐｇｍ 、Ｖｐａｓｓ、Ｖｒｅａｄ、Ｖｍｏｎ のいずれかが信号ＧＷＬｍとして後述するタイミングで出力されることになる。
【００４６】
図６はＧＳＧＤ駆動回路の構成を示す図である。
同図に示されるように、この駆動回路では、クロック信号ＲＣＬＫの入力を受ける端子ＣＬＫと、信号Ｅｒｅａｄの入力を受ける端子ＥＮＢと、信号Ｖｒｅａｄの入力を受ける端子Ｖｉｎを有するブースター回路の端子ＶＢＳＴ からの信号によりトランジスタＭＮ２３の状態が制御される。上記トランジスタＭＮ２３のドレインは信号Ｖｒｅａｄの入力端子に接続され、ソースは出力ＧＳＧＤへと導かれる。上記トランジスタＭＮ２３のソースとＧＳＧＤ端との間にはトランジスタＭＤ１を介して電圧Ｖｃｃ端が接続されており、このトランジスタＭＤ１のゲートには、信号ＥｒｅａｄのインバータＩ８を介した反転入力が接続される。即ち、ＥｒｅａｄによりトランジスタＭＤ１の状態が制御されることになる。このような構成において、トランジスタＭＮ２３、ＭＤ１の状態に応じてＶｒｅａｄ、Ｖｃｃのいずれかが後述する所定のタイミングで出力ＧＳＧＤより出力されることになる。
【００４７】
図７はＧＳＧＳ駆動回路の構成を示す図である。
同図に示されるように、クロック信号ＲＣＬＫの入力を受ける端子ＣＬＫと信号Ｅｒｅａｄの入力を受ける端子ＥＮＢと信号Ｖｒｅａｄの入力を受ける端子Ｖｉｎを有するブースター回路の出力端子ＶＢＳＴ は、トランジスタＭＮ２４のゲートに接続されている。このトランジスタＭＮ２４のドレインは、信号Ｖｒｅａｄの入力を受け、ソースはトランジスタＭＮ２５のドレインに接続されている。信号Ｅｅｒａ と信号Ｅｒｅａｄの入力を受けるＮＯＲ回路Ｇ８の出力はトランジスタＭＮ２５のゲートに接続されており、このトランジスタＭＮ２５のソースは接地されている。信号Ｅｅｒａ の入力はトランジスタＭＤ２のゲートに、信号Ｅｅｒａ の反転入力はトランジスタＭＰ１のゲートにそれぞれ接続され、このトランジスタＭＰ１のドレインは電圧Ｖｃｃ端に、ソースはトランジスタＭＤ２のドレインに接続されている。そして、このトランジスタＭＤ２のソースと、上記トランジスタＭＮ２４とＭＮ２５の接続端は出力ＧＳＧＳへと導かれている。
【００４８】
このような構成において、トランジスタＭＮ２４，ＭＮ２５、トランジスタＭＰ１、ＭＤ２の状態に応じて、電圧Ｖｒｅａｄ、Ｖｃｃのいずれかが出力ＧＳＧＳより後述するような所定のタイミングで出力されることになる。
【００４９】
図８はＳＬ駆動回路の構成を示す図である。
同図に示されるように、信号Ｅｐｇｍ のインバータＩ１０を介した出力はトランジスタＭＰ２のゲートに接続され、信号Ｅｐｇｍ の出力はトランジスタＭＤ３のゲートに接続されている。トランジスタＭＰ２のドレインは電圧Ｖｃｃ端に接続され、ソースはトランジスタＭＤ３のドレインに接続されている。一方、信号Ｅｒｅａｄの入力端子は、トランジスタＭＮ２６のゲートに接続されており、ソースは接地されている。上記トランジスタＭＤ３とＭＮ２６の接続端は出力ＳＬへと導かれている。このような構成において、トランジスタＭＰ２，ＭＤ３，ＭＮ２６の状態に応じて、電圧Ｖｃｃが出力ＳＬとして、後述するような所定のタイミングで出力されることになる。
【００５０】
図９はウエル駆動回路の構成を示す図である。
同図に示されるように、信号ＥＣＬＫの入力を受ける端子ＣＬＫと信号Ｅｅｒａ の入力を受ける端子ＥＮＢと信号Ｖｅｒａ の入力を受ける端子Ｖｉｎを有するブースター回路の出力端子ＶＢＳＴ は、トランジスタＭＮ２７のゲートに接続されている。このトランジスタＭＮ２７のドレインは信号Ｖｅｒａ の入力端に、ソースはトランジスタＭＮ２８のドレインに接続されている。このトランジスタＭＮ２８のゲートには上記信号Ｅｅｒａ の反転入力が接続され、ソースは接地されている。そして、トランジスタＭＮ２７とＭＮ２８の接続端は出力Ｗｅｌｌ側に導かれている。このような構成において、トランジスタＭＮ２７，ＭＮ２８の状態に応じて電圧Ｖｅｒａ がウエルに後述するタイミングで出力されることになる。
【００５１】
図１０はビット線制御回路の構成を示す図である。
同図に示されるように、信号ＢＬｉｊの入力端は、トランジスタＭＮ３１、ＭＮ３０、インバータＩ１２，Ｉ１３、トランジスタＭＮ２９を介して信号ＩＯｊ の入力端子に接続されている。信号ＶＰＲＥ の入力端はトランジスタＭＮ３０を介して上記トランジスタＭＮ３１とＭＮ３０の接続端に接続されると共にトランジスタＭＮ３２のゲートに接続されている。上記インバータＩ１２，Ｉ１３の接続端はトランジスタＭＮ３３、ＭＮ３４に接続されており、このトランジスタＭＮ３３とＭＮ３４の接続端はトランジスタＭＮ３２のドレインに接続される。上記トランジスタＭＮ３１のゲートは信号ＢＬＣの入力を受け、トランジスタＭＮ３０のゲートは信号ＰＲＥを入力を受け、トランジスタＭＮ４０のゲートは信号ＢＬＷＲＴの入力を受け、トランジスタＭＮ３３，３４のゲートは信号ＬＣＨ２，１の入力を受け、トランジスタＭＮ２９のゲートは信号ＣＡｉ の入力を受けるように構成されている。上記インバータＩ１２とトランジスタＭＮ２９の接続端はトランジスタＭＮ５０のゲートに接続されており、このトランジスタＭＮ５０のドレインは信号ＰＦの入力を受けるように構成されている。
【００５２】
図１４は、ＧＷＬ駆動回路の二つの入力信号Ｅｖｐａｓｓ 、Ｅｖｐｇｍを発生する回路の５つの例を示す図である。図中、ＧはＮＯＲ回路、Ｉはインバータ回路である。図１４（ａ），（ｂ）においては、信号Ｅｖｐａｓｓ とＥｖｐｇｍ は略同時にＨｉｇｈレベルになるが、信号Ｅｖｐｇｍ はＥｖｐａｓｓより遅延時間ＴＤ だけ遅れて立ち下がる。尚、ここでの遅延回路１２の代表的な構成例を図１４（ｆ）に示す。また、図１４（ｃ）は、信号Ｅｖｐａｓｓ 、Ｅｖｐｇｍ の発生回路としてクロックＣＬＫ の周期の２倍、４倍・・・の周期を持った複数のクロックＣＬＫ１−Ｎを発生するバイナリカウンタ（ＢＣ）１３と、該複数のクロックの論理演算をする論理回路（Ｌ１，Ｌ２）１４で構成した例を示している。さらに、図１４（ａ）、（ｂ）では、立ち上がりはＥｖｐｇｍ、Ｅｖｐａｓｓ が略同時にＨｉｇｈレベル、立ち下がりはＥｖｐａｓｓ が先にＬｏｗとなるものであるのに対し、図１４（ｄ）、（ｅ）では、それぞれ立ち上がりと立ち下がりともＥｖｐａｓｓ を早くする回路の構成を示している。尚、図１４（ｃ）では、クロック信号を制御することで、どちらのバリエーションも実現可能である。
【００５３】
以下、図１１乃至図１３のタイミングチャートを参照して、本発明の不揮発性半導体記憶装置による書き込み、読み出し及び消去の動作を説明する。
先ず図１１を参照して、書き込み動作について説明する。
【００５４】
書き込み動作を示す信号Ｅｐｇｍ がＨｉｇｈレベルになると、書き込みデータ入力動作が開始される。この書き込みデータは、Ｉ／Ｏバッファ１０を介してＩＯ線（ＩＯｊ）に現れる。選択カラムアドレスＣＡｉがＨｉｇｈレベルになるタイミングで、書き込みデータは、インバータＩ１２、Ｉ１３で構成されるラッチ回路にラッチされる。ここで、”０”書き込みデータは、ノードＮ１がＬｏｗレベル、ノードＮ２がＨｉｇｈレベルに対応し、”１”書き込みデータは、ノードＮ１がＨｉｇｈレベル、ノードＮ２がＬｏｗレベルに対応する。
【００５５】
こうしてデータロードが終了すると、メモリセルへの書き込み動作が始まる。制御信号Ｅｖｐｇｍ、Ｅｖｐａｓｓ がＨｉｇｈレベルとなって、クロックＣＬＫ、ＷＣＬＫが動き出すと、選択ワード線には電圧Ｖｐｇｍ が、非選択ワード線には電圧Ｖｐａｓｓ（〜１０Ｖ）が印加される。一方、ビット線制御回路の制御信号ＢＬＣ、ＢＬＷＲＴは、書き込みビット線電圧０Ｖと書き込み非選択ビット線電圧Ｖｃｃをビット線に転送するため、電圧Ｖｐａｓｓが印加される。書き込み選択されたメモリセルのゲート−チャネル間の電位差はＶｐｇｍ であり、トンネル電流が流れる結果、メモリセルのデータは”０”となる。
【００５６】
書き込みを行わないメモリセル及び書き込み非選択のメモリセルのゲート−チャネル間の電位差は、それぞれＶｐａｓｓ又はＶｐａｓｓ−Ｖｂｏａｓｔ とＶｐｇｍ −Ｖｂｏａｓｔ であり、実質的にトンネル電流が流れないので、メモリセルのデータが保持される。ここで、電圧Ｖｂｏａｓｔ は、選択ゲートＳＧＤのソースフォロワでストリングのチャネルに転送された電位がワード線との容量結合によって上昇した電圧を示す。その後、信号Ｅｖｐａｓｓ がＬｏｗレベルになり、非選択ワード線は０Ｖになる。さらに、所定時間ＴＤ 経過の後、信号ＥｖｐｇｍはＬｏｗレベルになり、選択ワード線は０Ｖになる。書き込み動作を示す信号Ｅｐｇｍ がＬｏｗレベルになったところで書き込み動作を終了することとなる。
【００５７】
次に図１２を参照して、書込むべきメモリセルにデータが書き込まれたか否かを確認するためのベリファイ読み出し動作を説明する。
ベリファイ動作は、図１２において通常の読み出し動作と異なった部分のみの点線で示し、同じ動作の部分は実線で示す。
【００５８】
ＶＰＲＥ はＨｉｇｈレベルとなってビット線ＢＬｉｊはプリチャージされる。ＰＲＥがＬｏｗレベルとなってビット線はフローティングにされる。信号ＥｒｅａｄがＨｉｇｈレベルになり、クロックＣＬＫ、ＲＣＬＫが動作し始めると、選択ワード線はＶｖｒｆｙ（〜１Ｖ）に、非選択ワード線、選択ゲートＧＳＧＤ、ＧＳＧＳはＶｒｅａｄに、それぞれされる。選択ワード線に接続するメモリセルのデータが”１”であればビット線の電位は低下し、一方、”０”であればビット線の電位はプリチャージされたままとなる。直前の書き込み動作のときに”０”ラッチされていた（ビット線に０Ｖを出力するようにラッチされていた）場合、ビット線に現れたデータが”０”データである場合にはＬＣＨ１がＨｉｇｈレベルでラッチは反転し、”１”データである場合にはＬＣＨ２がＨｉｇｈレベルでラッチは反転しない。この場合には、直後の書き込み動作時には”１”ラッチ状態（ビット線にＶｃｃを出力する）になる。また、直前の書き込み動作時に”１”ラッチされていた場合にはＬＣＨ１によってラッチに影響はない。
【００５９】
このように、”０”ラッチされていて、且つベリファイ読み出し動作で”１”データであったラッチのみ”０”ラッチ状態を維持し、その他の組み合わせの場合いは”１”ラッチとなる。書き込み対象のメモリセル全てが書き込まれた場合にのみ、プリチャージされフローティングにされた信号ＰＦはＨｉｇｈレベルを維持し、これによって書き込みは終了になる。
【００６０】
一方、書き込むべきセルのうちひとつでも書き込み不十分なセルがあるとそのセルに対応したラッチ回路のノードＮ２はＨｉｇｈレベルであるため、トランジスタＭＮ５０はオンし、信号ＰＦはＬｏｗレベルになる。信号ＰＦがＬｏｗレベルの場合、再書き込み動作が開始する。再書き込み動作及びその後のベリファイ読み出し動作は、信号ＰＦがＨｉｇｈレベルとなったら終了する。
【００６１】
次に図１２を参照して読み出し動作を説明する。
即ち、ラッチ回路のプリセット動作は以下の通りである。
ＢＬＣがＬｏｗレベル、ＶＰＲＥ、ＰＲＥ、ＬＣＨ２がＨｉｇｈレベルとなって、全てのラッチ回路のノードＮ１がＨｉｇｈレベル、ノードＮ２がＬｏｗレベルにプリセットされる。その後、ビット線はＶＰＲＥによってプリチャージされフローティングにされる。信号ＥｒｅａｄがＨｉｇｈレベルになり、クロックＣＬＫ，ＲＣＬＫが動作し始めると、選択ワード線は０Ｖに、非選択ワード線、選択ゲートＧＳＧＤ，ＧＳＧＳはＶｒｅａｄに、それぞれされる。
【００６２】
選択のメモリセルのデータが”１”であればビット線の電位は低下し、一方、”０”であればビット線の電位はプリチャージされたままとなる。ビット線に現れたデータは、ＬＣＨ１がＨｉｇｈレベルとなってラッチ回路に取り込まれる。”０”データであればトランジスタＭＮ３２はオンするため、ノードＮ１はＬｏｗレベルに反転することになる。
【００６３】
一方、”１”データであれば、トランジスタＭＮ３２はオフするため、ラッチは反転しない。このラッチされたデータはカラムアドレス信号ＣＡｉ がＨｉｇｈレベルとなってＩＯ線に転送され、Ｉ／Ｏバッファを介して外部に出力されることになる。
【００６４】
次に図１３を参照して消去動作を詳細に説明する。
消去動作を示す信号Ｅｅｒａ がＨｉｇｈレベルになると、クロックＥＣＬＫ によってメモリセルのウエルの電圧Ｗｅｌｌは消去電圧Ｖｅｒａ （〜２０Ｖ）になる。選択されたブロックの全てのワード線は０Ｖに固定され、ゲート−ウエル間の電位差Ｖｅｒａ によってフローティングゲートの電子はウエルに引き抜かれ”１”データとなる。一方、非選択ブロック中のメモリセルのワード線はフローティングのためウエルとの容量比でＶｅｒａ 近くまで上昇する。これらのメモリセルでは、ゲート−ウエル間の電位差が小さいので電子はフローティングゲートに閉じ込められたままでデータは変わらない。
【００６５】
以下、上記回路により達成される本発明の実施の形態を説明する。
先ず本発明の第１の実施の形態について説明する。
図１５は第１の実施の形態に係る不揮発性半導体記憶装置の書き込み電圧パルスＶｐｐと転送電極パルスＶｐａｓｓの立ち上がりに係るタイミングを示したタイミングチャートである。同図（ａ）はＶｐｐを、（ｂ）はＶｐａｓｓを示している。
【００６６】
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば、８Ｖ）を与える時間を、選択ワード線の書き込み電圧パルスＶｐｐ（例えば、１８Ｖ）を与える時間よりも十分早くする（ｔ１’＜ｔ１且つｔ２’＜ｔ２）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち上がり時間を例えば５μｓ とした場合、例えばｔ１−ｔ１’＝３μｓとする。
【００６７】
これにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に出ることはなく、メモリセルのデータパターンによらず、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。ここで、書き込み電圧パルスＶｐｐ、転送電圧パルスＶｐａｓｓの立ち下がりのタイミングは、図１１に示される通りである。
【００６８】
次に本発明の第２の実施の形態について説明する。
図１６は第２の実施の形態に係る不揮発性半導体記憶装置の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓの立ち下がりに係るタイミングを示したタイミングチャートである。同図（ａ）はＶｐｐを、（ｂ）はＶｐａｓｓを示している。
【００６９】
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が立ち下がりを始める時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が立ち下がりを始める時間よりも十分早くする（ｔ３’＜ｔ３）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ３−ｔ３’＝３μｓとする。これにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に下がることはなくなり、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。ここで、書き込み電圧パルスＶｐｐ、転送電圧パルスＶｐａｓｓの立ち上がりのタイミングは任意でよいことは勿論である。
【００７０】
次に本発明の第３の実施の形態について説明する。
ここでも、図１６のタイミングチャートを参照して説明する。
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が十分立ち下がる時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が十分立ち下がる時間よりも十分早くする（ｔ４’＜ｔ４）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ４−ｔ４’＝３μｓとする。 これにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に立ち下がることはなくなり、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。ここで、書き込み電圧パルスＶｐｐ，転送電圧パルスＶｐａｓｓの立ち上がりのタイミングは任意でよいことは勿論である。
【００７１】
次に本発明の第４の実施の形態について説明する。
図１７は第４の実施の形態に係る不揮発性半導体記憶装置の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートである。この実施の形態では、上記第１及び第２の実施の形態を組み合わせたものであり、より誤書き込みが少ない特性が得られる。同図に示されるように、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）を与える時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）を与える時間よりも十分早くする（ｔ１’＜ｔ１かつｔ２’＜ｔ２）。各メモリセルでのパルスのばらつきを考えて、パルスの立ち上がり時間を例えば５μｓとした場合、例えば、ｔ１−ｔ１’＝３μｓとする。
【００７２】
また、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が立ち下がりをはじめる時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が立ち下がりをはじめる時間よりも十分早くする（ｔ３’＜ｔ３）。各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ３−ｔ３’＝３μｓとする。
【００７３】
これらにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に出ることはなく、かつ、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に立ち下がることはなくなり、メモリセルのデータパターンによらず、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。
【００７４】
次に本発明の第５の実施の形態について説明する。
ここでも、図１７のタイミングチャートを参照して説明する。
この実施の形態は、上記第１の実施の形態及び第３の実施の形態を組み合わせたものであり、より誤書き込みが少ない特性が得られる。尚、同図（ａ）はＶｐｐを、（ｂ）はＶｐａｓｓを示している。
【００７５】
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）を与える時間を選択ワード線の転送電圧パルスＶｐｐ（例えば１８Ｖ）を与える時間よりも十分早くする（ｔ１’＜ｔ１かつｔ２’＜ｔ２）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち上がり時間を例えば５μｓとした場合、例えば、ｔ１−ｔ１’＝３μｓとする。
【００７６】
また、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が十分立ち下がる時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が十分立ち下がる時間よりも十分早くする（ｔ４’＜ｔ４）。各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ４−ｔ４’＝３μｓとする。
【００７７】
これらにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に出ることはなく、且つ書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に立ち下がることはなくなり、メモリセルのデータパターンによらず、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。
【００７８】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、以下に示すような各種の効果を得る（図１８参照）。尚、図１８において、符号Ａ’は従来方式に係るセルＡの特性を示し、符号Ａは本発明の方式によるセルＡの特性を示し、Ｖｔｈは“０”データと“１”データの境界を示している。
【００７９】
即ち、第１に、本発明によれば、セルフブースト書き込み方式において、パルスＶｐｐが立ち下がりを開始する時間よりも、パルスＶｐａｓｓが立ち下がりを開始する時間を早くすること、あるいは、パルスＶｐｐが最小値に達する時間よりもパルスＶｐａｓｓが最小値に達する時間の方を早くすることにより、パルスＶｐｐが与えられる選択ワード線に接続されている、“１”書き込みを行う書き込み禁止メモリセルのしきい値変動を非常に小さくすることができる。
【００８０】
この場合、各パルスＶｐｐ，Ｖｐａｓｓの立ち上がりのタイミングにはあまり依存せず、絶大な効果が得られる。しかし、この効果はパルスＶｐｐが与えられる選択ワード線よりもビット線に近いメモリセルのうち、チャネルがフローティング状態となる。ビット線に接続されているメモリセルのデータがすべて“１”データであるときには十分に得られるが、“０”データが１つでもあると、その効果は小さくなってしまう。
【００８１】
従って、ランダムプログラムを許さず、ソース側から順に書き込んで行く書き込み方式の場合に用いられることが望ましい。しかし、ランダムプログラムを許す場合においても、通常のソース側からの書き込み時のしきい値変動が少ないため、誤書き込みはかなりの改善が見られると考えられる。
【００８２】
また、この効果は、ソース側から書き込みを行う場合において、一番ビット線に近いワード線が選択されたとき、かつ、チャネルがフローティングとなる書き込み非選択のビット線に接続されているメモリセルのうち、選択ワード線よりもソース線側のすべてのメモリセルが“０”データの場合にもっとも大きくなる。このパターンはランダムプログラムを許さない条件において、もっとも誤書き込みされやすい場合である。
【００８３】
従って、大規模のメモリセルを考えたときには大幅なチップの誤書き込み特性の改善が得られ、また、誤書き込みされない場合でも、“１”データのしきい値の変動がより少なくなり、リードディスターブ（読み出し時のしきい値の変動）や、リテンション（室温、高温放置時のしきい値の変動）特性の大幅な改善も期待できる。
【００８４】
第２に、本発明によれば、パルスＶｐｐが立ち上がりを開始する時間よりもパルスＶｐａｓｓが立ち上がりを開始する時間の方を早くすること、またはパルスＶｐｐが最大値に達する時間よりもパルスＶｐａｓｓが最大値に達する時間の方を早くすることにより、メモリセルのデータパターンによらず、さらに誤書き込み特性を改善することができる。
【００８５】
この効果は、チャネルがフローティングとなる書き込み非選択のビット線に接続されているメモリセルのデータが“１”データの時で、そのしきい値が負の方向に大きいほど絶大な効果がある。仮に、パルスＶｐｐが与えられる選択ワード線以外の非選択ワード線に接続されているメモリセルのデータがすべて“０”データであった場合、パルスＶｐｐが選択ワード線に与えられたときにパルスＶｐａｓｓが０Ｖであると（パルスＶｐｐが先に立ち上がった場合）、選択ワード線及び書き込み非選択のビット線に接続されている“１”書き込みの非選択メモリセル以外のメモリセルはカットオフ状態となり、“１”書き込みを行うメモリセルは、ローカルセルフブースト状態となる為、しきい値の変動はほとんどないことになる。
【００８６】
一方、この場合より“０”データの数が減るとそれだけカットオフするメモリセルの数が減るために、しきい値の変動が大きくなる。さらに、これらのメモリセルがすべて“１”データの場合は、そのしきい値によりローカルセルフブースト状態になったりならなかったりするので（“１”データでもしきい値が負の側にあまり大きくない場合はメモリセルはカットオフするし、負の側にしきい値が大きい場合はカットオフしない）、しきい値の変動が大きくなる。
【００８７】
これらのしきい値の変動は、パルスＶｐａｓｓが立ち上がる前、即ち、フローティング状態であるチャネルがパルスＶｐａｓｓによって持ち上がる前にパルスＶｐｐが選択ワード線に与えられるので、この状態の時はチャネルと選択ワード線間の電位差が大きくなるために起こる。従って、パルスＶｐｐが立ち上がる前にパルスＶｐａｓｓを十分立ち上がらせておくことにより、データパターンによらず、しきい値変動、及び誤書き込みを少なくできる。
【００８８】
即ち、本発明は、上記第１及び第２の効果を組み合わせることにより、“１”書き込み時（パルスＶｐｐが与えられる選択ワード線及びチャネルがフローティングとなる書き込みの非選択ビット線に接続されているメモリセルに対する書き込み）におけるしきい値の変動や誤書き込みを大幅に改善する。
【００８９】
尚、以上では、パルスＶｐｐが与えられる選択ワード線、及びチャネルがフローティングとなる書き込み非選択のビット線に接続されている“１”データを書き込む非選択メモリセルのしきい値変動や誤書き込みについてその改善効果を説明したが、その結果として、０Ｖが転送されているビット線、及びパルスＶｐａｓｓが与えられている非選択ワード線に接続されているデータを保持すべき非選択メモリセルのしきい値変動や誤書き込みに対しても大きく改善する効果があることは勿論である。
【００９０】
即ち、上記第１乃至第２の効果により、パルスＶｐａｓｓをそれほど大きくしなくても良くなる。従って、パルスＶｐａｓｓが誤書き込みの要因となるビット線に０Ｖ、ワード線にパルスＶｐａｓｓが与えられる非選択メモリセルについて、パルスＶｐａｓｓが小さくしてしきい値の変動や誤書き込みを少なくすることができる。この結果、“１”データの変動や“０”データへの誤書き込みが大幅に改善され、特により大規模のメモリセルの信頼性が向上する。また、しきい値の変動があると、書き込み後の読み出し（リードディスターブ）や常温、高温放置時（リテンション）の際のマージンも少なくなり、信頼性が劣化するが、本発明により、メモリセルのデータ保持時間の向上も期待できる。
【００９１】
【発明の効果】
以上詳述したように、本発明によれば、誤書き込み特性を著しく改善した不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の構成を示す図である。
【図２】メモリセルアレイ３を構成するＮＡＮＤセルの「ストリング」の詳細な構成を示す図である。
【図３】ロウデコーダ４の具体例の構成を示す図である。
【図４】ロウデコーダ４のブースター回路のブロック構成図である。
【図５】ＧＷＬ駆動回路の構成を示す図である。
【図６】ＧＳＧＤ駆動回路の構成を示す図である。
【図７】ＧＳＧＳ駆動回路の構成を示す図である。
【図８】ＳＬ駆動回路の構成を示す図である。
【図９】ウエル駆動回路の構成を示す図である。
【図１０】ビット線制御回路の構成を示す図である。
【図１１】本発明の不揮発性半導体記憶装置による書き込み動作を説明するためのタイミングチャートである。
【図１２】本発明の不揮発性半導体記憶装置による読み出し動作、及び書き込むべきメモリセルにデータが書き込まれたか否かを確認するためのベリファイ読み出し動作を説明するためのタイミングチャートである。
【図１３】本発明の不揮発性半導体記憶装置による消去動作を説明するためのタイミングチャートである。
【図１４】ＧＷＬ駆動回路の二つの入力信号Ｅｖｐａｓｓ 、Ｅｖｐｇｍを発生する回路の５つの例及び遅延回路１２の代表的な構成例を示す図である。
【図１５】第１の実施の形態に係る書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【図１６】第２及び第３の実施の形態に係る書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【図１７】第４及び第５の実施の形態に係る書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【図１８】本発明の効果を説明するための図である。
【図１９】従来技術に係るＮＡＮＤ型ＥＥＰＲＯＭメモリセル部の等価回路図である。
【図２０】従来技術に係るセルフブースト書き込み方式の各電位を示す等価回路図である。
【図２１】従来方式のセルフブースト書き込み方式時の各電位のタイミングチャートである。
【図２２】従来方式の誤書き込みを示す図である。
【図２３】従来方式の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ ウエル電圧制御回路
３ メモリセルアレイ
４ ロウデコーダ
５ ビット線制御回路
６ アドレスレジスタ
７ ワード線駆動回路
８ コマンドレジスタ
９ カラムデコーダ
１０ Ｉ／Ｏバッファ
１１ ソース線駆動回路
【発明の属する技術分野】
本発明は、電荷蓄積用の浮遊ゲート電極と制御ゲート電極が積層された構造の電気的書き換え可能なメモリセルを用いた不揮発性半導体記憶装置に係り、特に複数の該メモリセルを直列に接続したＮＡＮＤ構成の不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来より、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）として、複数個のメモリセルを直列に接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。
【０００３】
このようなＮＡＮＤセル型のＥＥＰＲＯＭにおいて、その１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート電極と制御ゲート電極が積層された「スタックゲート構造」を有している。そして、複数個のメモリセルが、隣接するもの同士でソース−ドレインを共有する形で直列に接続され、これを１単位としてビット線に接続されてＮＡＮＤセルが構成されている。更に、かかるＮＡＮＤセルがマトリクス状に配置されてメモリセルアレイが構成されている。
【０００４】
そして、上記メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲート電極を介してデータ線たるビット線に接続されており、他端側は選択ゲート電極を介してソース線、さらには基準電位配線たる共通ソース線に接続されている。また、各メモリセルの制御ゲート電極及び選択ゲート電極は、上記メモリセルアレイの行方向に、それぞれワード線たる制御ゲート線、選択ゲート線となって共有に接続されている。
【０００５】
このようなＮＡＮＤセル型のＥＥＰＲＯＭの書き込み動作方式においては、より低電圧動作を実現することで、即ちビット線に接続されているカラムデコーダ等を構成するトランジスタを全てＶｃｃ系トランジスタで構成することができ、従って、その周辺回路の面積を小さくすることが可能となる。かかる点に着目して、チップ面積の縮小を可能にする「セルフブースト書き込み方式」に関する種々の技術が提案され、既に実用化に至っている。
【０００６】
以下、上記セルフブースト書き込み方式による動作を説明する。
図１９は上記ＮＡＮＤセル型のＥＥＰＲＯＭのメモリセル部の等価回路の構成を示す図である。同図において、符号ＢＬはビット線、符号ＳＧは選択ゲート線、符号ＣＧはワード線、符号ＳＬはソース線をそれぞれ示している。
【０００７】
複数のデータを行方向の複数のメモリセルに対して一括して書き込む場合において、通常の書き込み動作では、ビット線ＢＬから離れた位置のメモリセルから動作が行われ、ランダム書き込み動作では、ビット線ＢＬとソース線ＳＬの間の任意のメモリセルの書き込みがランダムに行われる。即ち、先ずソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖを与えて当該トランジスタをカットオフさせた状態において、“０”データを書き込むべきメモリセルが接続されているＮＡＮＤセルのビット線ＢＬ１乃至ＢＬｎに０Ｖを与える。そして、“１”データを書き込むメモリセルが接続されているＮＡＮＤセルのビット線ＢＬ１乃至ＢＬｎには、ドレイン側の選択ゲート電圧と同じ電圧、それ以上の電圧、或いはドレイン側の選択ゲート電圧より小さくてもドレイン側の選択ゲートが十分カットオフする電位を与えて、各ビット線ＢＬ１乃至ＢＬｎにおいて、書き込みの選択と非選択（書き込み禁止）の区別を行うことになる。
【０００８】
このような状態において、選択ブロックの全てのワード線ＣＧ１乃至ＣＧｎにメモリセルがＯＮ状態となる電位、即ち書き込みパルス電圧Ｖｐｐ或いは非選択ワード線の転送電圧パルスＶｐａｓｓが与えられるときに、該電圧パルスの立上がりの過程の所定の電位においてメモリセルがＯＮ状態となる電位が与えられると、“０”書き込みを行うビット線ＢＬ１乃至ＢＬｎに接続されたＮＡＮＤセルのチャネルには０Ｖが転送されることになる。
【０００９】
こうして、“０”データの書き込みを行うメモリセルが接続されている選択ワード線ＣＧ１乃至ＣＧｎに書き込み電圧パルスＶｐｐが与えられると、０Ｖが与えられている選択ビット線ＢＬ１乃至ＢＬｎに接続されている選択メモリセルには“０”データが書き込まれる。
【００１０】
また、“１”データの書き込みを行うビット線ＢＬ１乃至ＢＬｎに接続されたＮＡＮＤセルのチャネルには、ビット線ＢＬ１乃至ＢＬｎから、該ビット線側の選択ゲート線ＳＧ１を介してビット線ＢＬ１乃至ＢＬｎの電位から当該選択ゲートトランジスタのしきい値分だけを差し引いた所定の初期電位が転送された状態でビット線側の選択ゲートトランジスタがカットオフしフローティングとなる。この時、ソース線ＳＬには、０Ｖ或いはソース側の選択ゲートを十分カットオフさせる為に、所定の正の電位が与えられている。
【００１１】
ここで、書き込み電圧パルスＶｐｐが与えられる選択ワード線に接続され、且つ“１”データの書き込みを行う書き込み非選択メモリセル、即ちビット線側の選択ゲートトランジスタがカットオフし、チャネルがフローティング状態となっているメモリセルのチャネル電位は、“０”データの書き込みが行われないように、即ちしきい値変動が許容範囲以下であるように、十分大きい必要がある。これは、このメモリセルに対しては、書き込み電圧パルスＶｐｐとチャネル電位Ｖｃｈの差が大きい程、しきい値の変動は少ないからである。
【００１２】
この為、書き込みを行わない非選択ワード線には、所定の転送電圧パルスＶｐａｓｓを与え、ゲートチャネル間容量を利用してチャネルの電位を初期電位からある電位まで上昇させている。従って、この転送電圧パルスＶｐａｓｓが大きい程、このメモリのしきい値変動は少なくなる。
【００１３】
然るして、ビット線ＢＬ１乃至ＢＬｎのうち０Ｖが与えられている選択ビット線に接続されているメモリセルで、“０”データの書き込みを行わないメモリセルに対しても、この転送電圧パルスＶｐａｓｓが与えられることになる。従って、この転送電圧パルスＶｐａｓｓが大きい程、しきい値の変動が起こり易くなる。これらを考慮して、転送電圧パルスＶｐａｓｓの最小値と最大値が決定される。
【００１４】
通常、この転送電圧パルスＶｐａｓｓと書き込み電圧パルスＶｐｐは“０”データのメモリセルのしきい値の分布を小さくし、且つ誤書き込みを少なくする為に、各所定の初期電圧やステップ電圧、最終電圧、パルス幅等が最適化されている「ステップアップ方式」で行われている。
【００１５】
一方、データ消去では、ＮＡＮＤ型セル内の全てのメモリセルに対して同時に行われる「一括消去」か、或いは所定のバイト単位毎に行われる「ブロック消去」のいずれかが行われる。即ち、全ての或いは選択されたブロック内において全ての制御ゲートを０Ｖとし、ブロック消去の場合は、非選択ブロックの制御ゲート及び選択ゲートに書き込み電圧パルスＶｐｐ（例えば、２０Ｖ）を印加し、ビット線及びソース線を浮遊状態とし、ｐウエルに例えば２０Ｖといった高電圧を印加する。これにより、全ての或いは選択されたブロック内の全てのメモリセルにおいて浮遊ゲートの電子がｐウエルに放出され、しきい値が負方向に移動する。さらに、データの読み出しは、選択ゲートトランジスタ及び選択メモリセル以外の非選択メモリセルのワード線に読み出し電圧（例えば、４．５Ｖ）を印加することによりオン状態とし、選択メモリセルのワード線に０Ｖが与えられる。この時、ビット線ＢＬ１乃至ＢＬｎ側に流れる電流を検出することにより、“０”、“１”の判定がなされる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したような従来技術に係るＮＡＮＤセル型のＥＥＰＲＯＭの書き込み方式である「セルフブースト書き込み方式」においては、以下に説明するような問題が生じており、その解決が嘱望されていた。
【００１７】
図２０はフローティングチャネル書き込み時のメモリセルの各電極、及びメモリセルＡ、メモリセルＢを示すＮＡＮＤセル型のＥＥＰＲＯＭの等価回路の構成を示す図である。上記メモリセルＡは、チャネルがフローティング且つワード線に書き込み電圧パルスＶｐｐが与えられ、“１”データ書き込みが行われる書き込み非選択メモリセルである。上記メモリセルＢは、ビット線に０Ｖ、且つワード線に転送電圧パルスＶｐａｓｓが与えられ、書き込みを行わない非選択メモリセルである。ここで、ＶＢＬはビット線に与えられる電圧、ＶＳＧは選択ゲート線に与えられる電圧、ＶＣＧはワード線に与えられる電圧、ＶＳＬはソース線に与えられる電圧を示している。ここでは、ビット線ＢＬ１乃至ＢＬｎ側から数えて２番目のメモリセルを選択ワード線としたが、通常動作時は任意のメモリセルが選択される。
【００１８】
以下、図２１のタイミングチャートを参照して、図２０に対応する各電極の電圧とそのタイミングを詳細に説明する。
先ず、ビット線ＢＬ１乃至ＢＬｎには、書き込むべきデータに対応して、０Ｖ或いはＶｃｃ（例えば、３．３Ｖ）が与えられ、ビット線ＢＬ１乃至ＢＬｎ側の選択ゲートＳＧ１にはＶｃｃ（例えば、３．３Ｖ）、ソース線ＳＬ側の選択ゲートＳＧ２には０Ｖが与えられる。この状態で、“１”データを書き込むビット線（ＶＢＬ１ ）のＮＡＮＤセルのチャネルはチャネル電位Ｖｃｈｉｎｉｔが転送された後、フローティングとなっている。この後、選択ワード線に書き込み電圧パルスＶｐｐ、非選択ワード線に転送電圧パルスＶｐａｓｓが与えられ、フローティング状態となっているチャネルが所定の電位Ｖｃｈにブートされることになる。この時のチャネル電位Ｖｃｈと各電極の電位との関係は次の式（１）で示される。
【００１９】
Ｖｃｈ＝Ｖｓｇ−Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）＋Ｃｒ１（Ｖｐａｓｓ−Ｖｐａｓｓｔｈ−Ｖｃｈｉｎｉｔ）＋Ｃｒ２（Ｖｐｐ−Ｖｐａｓｓｔｈ−Ｖｃｈｉｎｉｔ）
−（Ｔｐｗ／（１６Ｃｉｎｓ ＋Ｃｃｈ）・Ｉ（１）
尚、上記（１）式において、Ｖｓｇｔｈ（Ｖｃｈｉｎｉｔ）はチャネル電位がＶｃｈｉｎｉｔである時のドレイン側の選択ゲートのしきい値を示し、Ｃｒ１はチャネルのブート比（転送電圧パルスＶｐａｓｓが与えられるメモリセルの容量と該パルスＶｐａｓｓによりチャネル下に広がる空乏層容量の比）を示し、Ｃｒ２はチャネルのブート比（書き込み電圧パルスＶｐｐが与えられるメモリセルの容量と該パルスＶｐｐによりチャネル下に広がる空乏層容量の比）を示し、Ｖｐａｓｓｔｈはチャネル電位がＶｃｈｉｎｉｔである時の転送電圧パルスＶｐａｓｓが与えられるメモリセルがＯＮ状態になるために必要な電位を示している。また、Ｔｐｗは書き込み電圧パルス幅、Ｃｉｎｓ はメモリセル１個あたりの容量、Ｃｃｈはチャネル下に広がる空乏層容量、Ｉはチャネルからウエルや隣接ビット線に抜ける電流を示している。
【００２０】
ここで、上記選択ゲートＳＧ１，ＳＧ２やメモリセル、及びこれらを形成する半導体基板中の不純物濃度（ｐェルに形成するときは、ボロンの不純物濃度等）のプロファイル、選択ゲートＳＧ１，ＳＧ２やメモリセルのチャネル部に導入されるチャネルインプラ等の不純物濃度、選択ゲートＳＧ１、ＳＧ２やメモリセルのソース・ドレイン拡散層の濃度プロファイル等の選択ゲートやメモリセルを形成する際の様々な条件により、ビット線ＢＬ１乃至ＢＬｎからチャネルに転送される初期電圧Ｖｃｈｉｎｉｔの低下、チャネル下の空乏層やその他の０Ｖ端子−チャネル間の容量の増大によるチャネルブート効率（Ｃｒ１，Ｃｒ２）の低下等により、十分なチャネル電位が得られず、“１”データ書き込みのメモリセルのしきい値が変動し、誤書き込みが起こることがある。
【００２１】
図２２は前述した書き込みを行う場合の転送電圧パルスＶｐａｓｓと“１”データ書き込みのメモリセル（メモリセルＡ）のしきい値の関係を示す図である。
同図において、縦軸はしきい値を、横軸はＶｐａｓｓを示しており、符号ＡはセルＡの特性を示し、符号ＢはセルＢの特性を示している。
【００２２】
この図に示されるように、転送電圧パルスＶｐａｓｓを十分大きくしないとメモリセルＡのしきい値は正側に変動する。これに対して、転送電圧パルスＶｐａｓｓを余り大きくしてやると、今度はメモリセルＢのしきい値が変動してしまう。
【００２３】
このようなしきい値の変動は、メモリセルのゲート幅、ゲート長、ウイング幅、トンネル酸化膜厚、インターポリ絶縁膜（層間絶縁膜）厚等の不均一さに起因する書き込み特性のばらつきが大きくなると、それに従って大きくなる傾向にあり、特に書き込み時の選択ブロックのビット数が大きくなる程、起こり易くなってくる。
【００２４】
さらに、フローティング状態のチャネルやソース・ドレイン拡散層とウエル間、或いは隣接ビット線間のリーク電流が大きいと、上記しきい値変動は更に大きくなってしまう。また、ビット線電位をチャネルに転送する、選択ゲートトランジスタの特性のばらつきも大きく影響することになる。
【００２５】
このように、メモリセルや選択ゲートトランジスタの特性が誤書き込み特性を悪化させることが判っており、その改善のためには、プロセス上或いは構造上、動作上の改善（文献「１９９６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｅｒｓ 」のＤ．Ｊ．Ｋｉｍ 等著の”Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ ｆｏｒ ｔｈｅ Ｈｉｇｈ Ｓｐｅｅｄ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ”や”Ａ Ｎｏｖｅｌ Ｂｏｏｓｔｅｒ Ｐｌａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ｉｎ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ ｆｏｒ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ −Ｄｏｗｎ ａｎｄ Ｚｅｒｏ Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ ”参照）が必要となり、その為、工程の複雑化、工程数の増大、チップ面積の増大等の問題が生じてくる。また、このしきい値の変動が存在すると、読み出しや放置時のメモリセルのデータ保持特性に大きく影響し、信頼性の低下を招くという問題もある。
【００２６】
然るに、このような誤書き込みに関する従来の対策法においては、書き込み電圧パルスＶｐｐや非選択ワード線の転送電圧パルスＶｐａｓｓを与えるタイミングや立ち上がり、立ち下がり時間に関する記述は無く、実用化もされていない。
【００２７】
特に、従来は、書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓに関して、チャネルの電位を該パルスＶｐａｓｓによりブートしている間に上記パルスＶｐｐを与えることが最も誤書き込みを小さくするものと考えられていた為、逆に誤書き込みをより大きくしていたという問題があった。
【００２８】
ここで、図２３は従来の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングを示す図である。同図（ａ）はＶｐｐを、同図（ｂ）はＶｐａｓｓを示す。
同図において、ｔ１，ｔ１’は、それぞれパルスＶｐｐ，Ｖｐａｓｓを発生する時間、ｔ２，ｔ２’はパルスが立ち上がり、最大値に達する時間、ｔ３，ｔ３’は立ち下がりを開始する時間、ｔ４，ｔ４’は完全にパルスが立ち下がる時間を示している。このような従来技術によれば、パルスＶｐｐ、Ｖｐａｓｓは、略同時に与えられるか、或いはパルスＶｐｐよりもパルスＶｐａｓｓの方が先に出ている必要があるとの考えからパルスＶｐｐの方が遅れて与えられ（ｔ１≧ｔ１’）、その為、若干、パルスＶｐａｓｓの方が早めに立ち上がる（ｔ２’＜ｔ２）。また、立ち下がりに関しては、同時か或いはパルスＶｐｐがでている間はパルスＶｐａｓｓがでている必要が有るという考えから、パルスＶｐａｓｓの方が遅れて立ち下がる（ｔ３≦ｔ３、ｔ４≦ｔ４’）。しかしながら、実際には、ばらつきも含めて厳密にパルスのタイミングが制御されておらず、上記の様なタイミングで、全メモリセルが動作しているとは限らない。この為、より誤書き込みが起こり易くなっていたことが考えられる。
本発明は上記問題に鑑みてなされたもので、その目的とするところは、誤書き込み特性を著しく改善した不揮発性半導体記憶装置を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様による不揮発性半導体記憶装置は、ゲートとソースとドレイン及び電荷蓄積層を有する電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルにデータを書き込むデータ書込手段と、前記メモリセルのデータを読み出すデータ読出手段と、前記メモリセルのデータを消去するデータ消去手段と、を有し、前記メモリセルへのデータの書き込みの際、書き込み禁止される所定のメモリセルに対し、ゲートに第１の信号を印加し、ソース及びドレインの少なくともいずれかに容量結合したノードに第２の信号を印加する不揮発性半導体記憶装置において、前記第１の信号が前記第２の信号より遅れて立ち下がるように制御されることを特徴とする。
【００３０】
第２の態様による不揮発性半導体記憶装置は、第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが立ち下がりを開始する時間よりも転送電圧パルスが立ち下がりを開始する時間を早く設定することを特徴とする。
【００３１】
第３の態様による不揮発性半導体記憶装置は、第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが最小値に達する時間よりも転送電圧パルスが最小値に達する時間の方を早く設定することを特徴とする。
【００３２】
第４の態様による不揮発性半導体記憶装置は、第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが立ち下がりを開始する時間よりも転送電圧パルスが立ち下がりを開始する時間を早く設定し、上記２つのパルスの立ち上がりのタイミングに関して、書き込み電圧パルスが立ち上がりを開始する時間よりも転送電圧パルスが立ち上がりを開始する時間の方を早く設定する、ことを特徴とする。
【００３３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
本発明の実施の形態は、セルフブースト書き込み方式を用いる全てのＥＥＰＲＯＭに対して有効であり、メモリセルの構造、素子分離の構造（ＬＯＣＯＳ、トレンチ）、選択ゲートの構造や数、メモリセルに記憶できるデータの数（２値メモリ）、製造方法等に依存せず、その効果を発揮する。
【００３４】
図１は本発明に係る不揮発性半導体記憶装置の構成を示す図である。
同図に示される不揮発性半導体記憶装置１において、アドレスレジスタ６の出力は、ワード線駆動回路７、ロウデコーダ４、カラムデコーダ９の入力に接続されており、ワード線駆動回路７の出力はロウデコーダ４の入力に、カラムデコーダ９の出力はビット線制御回路５及びＩ／Ｏバッファ１０の入力にそれぞれ接続されている。一方、コマンドレジスタ８の出力は、上記ワード線駆動回路７、ロウデコーダ４、Ｉ／Ｏバッファ１０、ビット線制御回路５、ウエル電圧制御回路２、ソース線駆動回路１１の入力にそれぞれ接続されており、ビット線制御回路５とＩ／Ｏバッファ１０は相互に接続されている。上記ロウデコーダ４、ウエル電圧制御回路２、ソース線駆動回路１１，ビット線制御回路５の出力はメモリセルアレイ３の入力にそれぞれ接続されている。尚、上記メモリセルアレイ３は、詳細には、マトリクス状に形成された複数の不揮発性メモリセルからなる。
【００３５】
このような構成において、上記メモリセルアレイ３は、データの書き込み、読み出し又は消去を行う為のものである。ビット線制御回路５は、書き込み時にメモリセルアレイ３のメモリセルに書き込むべきデータをラッチし、或いは読み出し時にビット線に現れる読み出しデータをセンスし、ラッチするものである。Ｉ／Ｏバッファ１０は、書き込み時に不揮発性半導体記憶装置１の外部からデータを入力し、ビット線制御回路５に出力するものである。上記カラムデコーダ９は、複数のビット線制御回路５と１つのＩ／Ｏバッファ１０を相互に接続させるものである。上記ロウデコーダ４は、メモリセルアレイ３の中から入力されたアドレスのブロックを選択するものである。ワード線駆動回路７は、その選択されたメモリセルのワード線に与える電圧を出力するものである。また、上記アドレスレジスタ６は、外部より入力されたアドレスデータをラッチし、選択された特定のメモリセルのワード線とビット線を、カラムデコーダ９，ロウデコーダ４，ワード線駆動回路７を介して選択するものである。上記ウエル電圧制御回路２とソース線駆動回路１１は、データの読み出しや書き込み等の動作モードに応じてメモリセルアレイ３のウエルとソースの電位を制御するものである。コマンドレジスタ８は、入力された所定のコマンドに係る読み出し、書き込み、消去命令に応じて本装置の各制御回路に所定の指示信号を送出するものである。
【００３６】
ここで、図２は上記メモリセルアレイ３を構成するＮＡＮＤセルの「ストリング」の詳細な構成を示す図である。
同図に示されるように、１つのストリングでは、Ｍ個のメモリセルＭＣ１〜ＭＣ４が相互に直列に接続されており、それら接続の両端には選択トランジスタＭＮ１３，ＭＮ１４が接続されている。この選択トランジスタＭＮ１３は、更にビット線ＢＬｉｊに接続されており、選択トランジスタＭＮ１４は、ソース線ＳＬに接続されている。上記メモリセルＭＣ１からＭＣ４と選択トランジスタＭＮ１３，ＭＮ１４は全て同一のウエル上に形成されている。各メモリセルの制御ゲートは、ワード線ＷＬｎ１〜ＷＬｎＭ（ｎ＝１，・・・，Ｎ）に接続される。尚、同一のｎに属するメモリセルの集合は、ブロックを構成し、データの操作、即ち書き込み、読み出し及び消去は、ブロック単位で行われる。
【００３７】
次に図３に上記ロウデコーダ４の具体例の構成を示し説明する。
同図において、選択されたブロックはロウアドレスＲＡｎがＨｉｇｈレベル、選択されないブロックはロウアドレスＲＡｎがＬｏｗレベルとなる。図中、点線で囲まれた回路はブースター回路であり、図４はそのブロック構成図である。選択されたブースター回路は、入力クロックＣＬＫによって入力電圧ＶＢＬＫ を昇圧し、信号線ＶＢＬＫＷＬ に出力する。ＶＢＬＫ の値は、読み出し時にはＶｒｅａｄ、書き込み時にはＶｐｇｍ 、消去時にはＶｃｃである。
【００３８】
ここで、上記Ｖｒｅａｄ、Ｖｐｇｍ は、それぞれ４〜５Ｖ、１６〜２０Ｖ程度の大きさであり、Ｖｃｃは電源電圧である。このように、選択されたロウデコーダでは、転送ゲートトランジスタＭＮ５乃至ＭＮ９がオンし、全ブロックに共通な信号ＧＳＧＤ、ＧＷＬ１乃至ＧＷＬＭ、ＧＳＧＳは、それぞれＳＧＤｎ、Ｗｌｎ１乃至ＷｌｎＭ、ＳＧＳｎに接続される。
【００３９】
次に図５はＧＷＬ駆動回路の構成を示す図である。
同図において、 第１のブースター回路ＢＳＴ１は、クロック信号ＲＣＬＫの入力を受ける端子ＣＬＫと、信号ＥｒｅａｄのインバータＩ５を介した反転入力と信号Ｔｍの入力を受けたＮＯＲ回路Ｇ７の信号が入力される端子ＥＮＢと、信号Ｖｒｅａｄを受ける端子Ｖｉｎを有しており、これらの入力信号の状態により端子ＶＢＳＴ より所定の信号を出力し、トランジスタＭＮ１８の状態を制御する。
【００４０】
第２のブースター回路ＢＳＴ２は、クロック信号ＷＣＬＫの入力を受ける端子ＣＬＫと、信号Ｅｐｇｍ と信号Ｔｍの入力を受けたＮＡＮＤ回路Ｇ２の信号のインバータ回路Ｉ３を介した反転入力を受ける端子ＥＮＢと、信号Ｖｐｇｍ の入力を受ける端子Ｖｉｎを有し、これらの入力信号状態により端子ＶＢＳＴ より所定の信号を出力し、トランジスタＭＮ１５の状態を制御する。
【００４１】
同様に、第３のブースター回路ＢＳＴ３は、クロック信号ＷＣＬＫの入力を受ける端子ＣＬＫと、信号Ｅｖｐａｓｓ のインバータＩ４を介した反転入力と信号Ｔｍの入力を受けたＮＯＲ回路Ｇ３の信号の入力を受ける端子ＥＮＢと、信号Ｖｐａｓｓの入力を受ける端子Ｖｉｎを有し、これらの状態により端子ＶＢＳＴ より信号を出力し、トランジスタＭＮ１６の状態を制御する。
【００４２】
そして、信号Ｔｍと信号Ｅｒｅａｄの入力を受けるＮＡＮＤ回路Ｇ６の出力信号のインバータＩ６を介した信号はトランジスタＭＮ１９のゲートに接続されており、この出力信号の状態によりトランジスタＭＮ１９の状態が制御される。さらに、上記トランジスタＭＮ１８を介した信号Ｖｒｅａｄと、トランジスタＭＮ１５を介した信号Ｖｐｇｍ と、トランジスタＭＮ１６を介した信号Ｖｐａｓｓと、トランジスタＭＮ１９を介した信号Ｖｍｏｎ は、出力端子ＧＷＬｍ へと導かれる同一の信号線に接続されている。
【００４３】
更に、同信号線には、そのゲートに信号Ｔｍと信号Ｅｖｐａｓｓ の入力を受けるＮＯＲ回路Ｇ５の出力が接続されたトランジスタＭＮ２１のドレインと、そのゲートに信号Ｔｍの反転入力とＥｖｐｇｍの入力を受けるＮＯＲ回路Ｇ４の出力が接続されたトランジスタＭＮ２０のドレインが接続されている。上記トランジスタＭＮ２１とＭＮ２０のソースは相互に接続され、その接続端はトランジスタＭＮ２２のドレインに接続されている。このトランジスタＭＮ２２のゲートには、信号Ｅｐｇｍ が入力され、ソースは設置されている。
【００４４】
この他、上記信号線には、トランジスタＭＮ１７のドレインが接続されており、このトランジスタＭＮ１７のゲートには信号Ｅｐｇｍ と信号Ｅｒｅａｄの入力を受けるＮＯＲ回路Ｇ０の出力が接続され、そのソースは設置されている。
【００４５】
このような構成において、トランジスタＭＮ１５，ＭＮ１６，ＭＮ１８，ＭＮ１９の状態に応じて、Ｖｐｇｍ 、Ｖｐａｓｓ、Ｖｒｅａｄ、Ｖｍｏｎ のいずれかが信号ＧＷＬｍとして後述するタイミングで出力されることになる。
【００４６】
図６はＧＳＧＤ駆動回路の構成を示す図である。
同図に示されるように、この駆動回路では、クロック信号ＲＣＬＫの入力を受ける端子ＣＬＫと、信号Ｅｒｅａｄの入力を受ける端子ＥＮＢと、信号Ｖｒｅａｄの入力を受ける端子Ｖｉｎを有するブースター回路の端子ＶＢＳＴ からの信号によりトランジスタＭＮ２３の状態が制御される。上記トランジスタＭＮ２３のドレインは信号Ｖｒｅａｄの入力端子に接続され、ソースは出力ＧＳＧＤへと導かれる。上記トランジスタＭＮ２３のソースとＧＳＧＤ端との間にはトランジスタＭＤ１を介して電圧Ｖｃｃ端が接続されており、このトランジスタＭＤ１のゲートには、信号ＥｒｅａｄのインバータＩ８を介した反転入力が接続される。即ち、ＥｒｅａｄによりトランジスタＭＤ１の状態が制御されることになる。このような構成において、トランジスタＭＮ２３、ＭＤ１の状態に応じてＶｒｅａｄ、Ｖｃｃのいずれかが後述する所定のタイミングで出力ＧＳＧＤより出力されることになる。
【００４７】
図７はＧＳＧＳ駆動回路の構成を示す図である。
同図に示されるように、クロック信号ＲＣＬＫの入力を受ける端子ＣＬＫと信号Ｅｒｅａｄの入力を受ける端子ＥＮＢと信号Ｖｒｅａｄの入力を受ける端子Ｖｉｎを有するブースター回路の出力端子ＶＢＳＴ は、トランジスタＭＮ２４のゲートに接続されている。このトランジスタＭＮ２４のドレインは、信号Ｖｒｅａｄの入力を受け、ソースはトランジスタＭＮ２５のドレインに接続されている。信号Ｅｅｒａ と信号Ｅｒｅａｄの入力を受けるＮＯＲ回路Ｇ８の出力はトランジスタＭＮ２５のゲートに接続されており、このトランジスタＭＮ２５のソースは接地されている。信号Ｅｅｒａ の入力はトランジスタＭＤ２のゲートに、信号Ｅｅｒａ の反転入力はトランジスタＭＰ１のゲートにそれぞれ接続され、このトランジスタＭＰ１のドレインは電圧Ｖｃｃ端に、ソースはトランジスタＭＤ２のドレインに接続されている。そして、このトランジスタＭＤ２のソースと、上記トランジスタＭＮ２４とＭＮ２５の接続端は出力ＧＳＧＳへと導かれている。
【００４８】
このような構成において、トランジスタＭＮ２４，ＭＮ２５、トランジスタＭＰ１、ＭＤ２の状態に応じて、電圧Ｖｒｅａｄ、Ｖｃｃのいずれかが出力ＧＳＧＳより後述するような所定のタイミングで出力されることになる。
【００４９】
図８はＳＬ駆動回路の構成を示す図である。
同図に示されるように、信号Ｅｐｇｍ のインバータＩ１０を介した出力はトランジスタＭＰ２のゲートに接続され、信号Ｅｐｇｍ の出力はトランジスタＭＤ３のゲートに接続されている。トランジスタＭＰ２のドレインは電圧Ｖｃｃ端に接続され、ソースはトランジスタＭＤ３のドレインに接続されている。一方、信号Ｅｒｅａｄの入力端子は、トランジスタＭＮ２６のゲートに接続されており、ソースは接地されている。上記トランジスタＭＤ３とＭＮ２６の接続端は出力ＳＬへと導かれている。このような構成において、トランジスタＭＰ２，ＭＤ３，ＭＮ２６の状態に応じて、電圧Ｖｃｃが出力ＳＬとして、後述するような所定のタイミングで出力されることになる。
【００５０】
図９はウエル駆動回路の構成を示す図である。
同図に示されるように、信号ＥＣＬＫの入力を受ける端子ＣＬＫと信号Ｅｅｒａ の入力を受ける端子ＥＮＢと信号Ｖｅｒａ の入力を受ける端子Ｖｉｎを有するブースター回路の出力端子ＶＢＳＴ は、トランジスタＭＮ２７のゲートに接続されている。このトランジスタＭＮ２７のドレインは信号Ｖｅｒａ の入力端に、ソースはトランジスタＭＮ２８のドレインに接続されている。このトランジスタＭＮ２８のゲートには上記信号Ｅｅｒａ の反転入力が接続され、ソースは接地されている。そして、トランジスタＭＮ２７とＭＮ２８の接続端は出力Ｗｅｌｌ側に導かれている。このような構成において、トランジスタＭＮ２７，ＭＮ２８の状態に応じて電圧Ｖｅｒａ がウエルに後述するタイミングで出力されることになる。
【００５１】
図１０はビット線制御回路の構成を示す図である。
同図に示されるように、信号ＢＬｉｊの入力端は、トランジスタＭＮ３１、ＭＮ３０、インバータＩ１２，Ｉ１３、トランジスタＭＮ２９を介して信号ＩＯｊ の入力端子に接続されている。信号ＶＰＲＥ の入力端はトランジスタＭＮ３０を介して上記トランジスタＭＮ３１とＭＮ３０の接続端に接続されると共にトランジスタＭＮ３２のゲートに接続されている。上記インバータＩ１２，Ｉ１３の接続端はトランジスタＭＮ３３、ＭＮ３４に接続されており、このトランジスタＭＮ３３とＭＮ３４の接続端はトランジスタＭＮ３２のドレインに接続される。上記トランジスタＭＮ３１のゲートは信号ＢＬＣの入力を受け、トランジスタＭＮ３０のゲートは信号ＰＲＥを入力を受け、トランジスタＭＮ４０のゲートは信号ＢＬＷＲＴの入力を受け、トランジスタＭＮ３３，３４のゲートは信号ＬＣＨ２，１の入力を受け、トランジスタＭＮ２９のゲートは信号ＣＡｉ の入力を受けるように構成されている。上記インバータＩ１２とトランジスタＭＮ２９の接続端はトランジスタＭＮ５０のゲートに接続されており、このトランジスタＭＮ５０のドレインは信号ＰＦの入力を受けるように構成されている。
【００５２】
図１４は、ＧＷＬ駆動回路の二つの入力信号Ｅｖｐａｓｓ 、Ｅｖｐｇｍを発生する回路の５つの例を示す図である。図中、ＧはＮＯＲ回路、Ｉはインバータ回路である。図１４（ａ），（ｂ）においては、信号Ｅｖｐａｓｓ とＥｖｐｇｍ は略同時にＨｉｇｈレベルになるが、信号Ｅｖｐｇｍ はＥｖｐａｓｓより遅延時間ＴＤ だけ遅れて立ち下がる。尚、ここでの遅延回路１２の代表的な構成例を図１４（ｆ）に示す。また、図１４（ｃ）は、信号Ｅｖｐａｓｓ 、Ｅｖｐｇｍ の発生回路としてクロックＣＬＫ の周期の２倍、４倍・・・の周期を持った複数のクロックＣＬＫ１−Ｎを発生するバイナリカウンタ（ＢＣ）１３と、該複数のクロックの論理演算をする論理回路（Ｌ１，Ｌ２）１４で構成した例を示している。さらに、図１４（ａ）、（ｂ）では、立ち上がりはＥｖｐｇｍ、Ｅｖｐａｓｓ が略同時にＨｉｇｈレベル、立ち下がりはＥｖｐａｓｓ が先にＬｏｗとなるものであるのに対し、図１４（ｄ）、（ｅ）では、それぞれ立ち上がりと立ち下がりともＥｖｐａｓｓ を早くする回路の構成を示している。尚、図１４（ｃ）では、クロック信号を制御することで、どちらのバリエーションも実現可能である。
【００５３】
以下、図１１乃至図１３のタイミングチャートを参照して、本発明の不揮発性半導体記憶装置による書き込み、読み出し及び消去の動作を説明する。
先ず図１１を参照して、書き込み動作について説明する。
【００５４】
書き込み動作を示す信号Ｅｐｇｍ がＨｉｇｈレベルになると、書き込みデータ入力動作が開始される。この書き込みデータは、Ｉ／Ｏバッファ１０を介してＩＯ線（ＩＯｊ）に現れる。選択カラムアドレスＣＡｉがＨｉｇｈレベルになるタイミングで、書き込みデータは、インバータＩ１２、Ｉ１３で構成されるラッチ回路にラッチされる。ここで、”０”書き込みデータは、ノードＮ１がＬｏｗレベル、ノードＮ２がＨｉｇｈレベルに対応し、”１”書き込みデータは、ノードＮ１がＨｉｇｈレベル、ノードＮ２がＬｏｗレベルに対応する。
【００５５】
こうしてデータロードが終了すると、メモリセルへの書き込み動作が始まる。制御信号Ｅｖｐｇｍ、Ｅｖｐａｓｓ がＨｉｇｈレベルとなって、クロックＣＬＫ、ＷＣＬＫが動き出すと、選択ワード線には電圧Ｖｐｇｍ が、非選択ワード線には電圧Ｖｐａｓｓ（〜１０Ｖ）が印加される。一方、ビット線制御回路の制御信号ＢＬＣ、ＢＬＷＲＴは、書き込みビット線電圧０Ｖと書き込み非選択ビット線電圧Ｖｃｃをビット線に転送するため、電圧Ｖｐａｓｓが印加される。書き込み選択されたメモリセルのゲート−チャネル間の電位差はＶｐｇｍ であり、トンネル電流が流れる結果、メモリセルのデータは”０”となる。
【００５６】
書き込みを行わないメモリセル及び書き込み非選択のメモリセルのゲート−チャネル間の電位差は、それぞれＶｐａｓｓ又はＶｐａｓｓ−Ｖｂｏａｓｔ とＶｐｇｍ −Ｖｂｏａｓｔ であり、実質的にトンネル電流が流れないので、メモリセルのデータが保持される。ここで、電圧Ｖｂｏａｓｔ は、選択ゲートＳＧＤのソースフォロワでストリングのチャネルに転送された電位がワード線との容量結合によって上昇した電圧を示す。その後、信号Ｅｖｐａｓｓ がＬｏｗレベルになり、非選択ワード線は０Ｖになる。さらに、所定時間ＴＤ 経過の後、信号ＥｖｐｇｍはＬｏｗレベルになり、選択ワード線は０Ｖになる。書き込み動作を示す信号Ｅｐｇｍ がＬｏｗレベルになったところで書き込み動作を終了することとなる。
【００５７】
次に図１２を参照して、書込むべきメモリセルにデータが書き込まれたか否かを確認するためのベリファイ読み出し動作を説明する。
ベリファイ動作は、図１２において通常の読み出し動作と異なった部分のみの点線で示し、同じ動作の部分は実線で示す。
【００５８】
ＶＰＲＥ はＨｉｇｈレベルとなってビット線ＢＬｉｊはプリチャージされる。ＰＲＥがＬｏｗレベルとなってビット線はフローティングにされる。信号ＥｒｅａｄがＨｉｇｈレベルになり、クロックＣＬＫ、ＲＣＬＫが動作し始めると、選択ワード線はＶｖｒｆｙ（〜１Ｖ）に、非選択ワード線、選択ゲートＧＳＧＤ、ＧＳＧＳはＶｒｅａｄに、それぞれされる。選択ワード線に接続するメモリセルのデータが”１”であればビット線の電位は低下し、一方、”０”であればビット線の電位はプリチャージされたままとなる。直前の書き込み動作のときに”０”ラッチされていた（ビット線に０Ｖを出力するようにラッチされていた）場合、ビット線に現れたデータが”０”データである場合にはＬＣＨ１がＨｉｇｈレベルでラッチは反転し、”１”データである場合にはＬＣＨ２がＨｉｇｈレベルでラッチは反転しない。この場合には、直後の書き込み動作時には”１”ラッチ状態（ビット線にＶｃｃを出力する）になる。また、直前の書き込み動作時に”１”ラッチされていた場合にはＬＣＨ１によってラッチに影響はない。
【００５９】
このように、”０”ラッチされていて、且つベリファイ読み出し動作で”１”データであったラッチのみ”０”ラッチ状態を維持し、その他の組み合わせの場合いは”１”ラッチとなる。書き込み対象のメモリセル全てが書き込まれた場合にのみ、プリチャージされフローティングにされた信号ＰＦはＨｉｇｈレベルを維持し、これによって書き込みは終了になる。
【００６０】
一方、書き込むべきセルのうちひとつでも書き込み不十分なセルがあるとそのセルに対応したラッチ回路のノードＮ２はＨｉｇｈレベルであるため、トランジスタＭＮ５０はオンし、信号ＰＦはＬｏｗレベルになる。信号ＰＦがＬｏｗレベルの場合、再書き込み動作が開始する。再書き込み動作及びその後のベリファイ読み出し動作は、信号ＰＦがＨｉｇｈレベルとなったら終了する。
【００６１】
次に図１２を参照して読み出し動作を説明する。
即ち、ラッチ回路のプリセット動作は以下の通りである。
ＢＬＣがＬｏｗレベル、ＶＰＲＥ、ＰＲＥ、ＬＣＨ２がＨｉｇｈレベルとなって、全てのラッチ回路のノードＮ１がＨｉｇｈレベル、ノードＮ２がＬｏｗレベルにプリセットされる。その後、ビット線はＶＰＲＥによってプリチャージされフローティングにされる。信号ＥｒｅａｄがＨｉｇｈレベルになり、クロックＣＬＫ，ＲＣＬＫが動作し始めると、選択ワード線は０Ｖに、非選択ワード線、選択ゲートＧＳＧＤ，ＧＳＧＳはＶｒｅａｄに、それぞれされる。
【００６２】
選択のメモリセルのデータが”１”であればビット線の電位は低下し、一方、”０”であればビット線の電位はプリチャージされたままとなる。ビット線に現れたデータは、ＬＣＨ１がＨｉｇｈレベルとなってラッチ回路に取り込まれる。”０”データであればトランジスタＭＮ３２はオンするため、ノードＮ１はＬｏｗレベルに反転することになる。
【００６３】
一方、”１”データであれば、トランジスタＭＮ３２はオフするため、ラッチは反転しない。このラッチされたデータはカラムアドレス信号ＣＡｉ がＨｉｇｈレベルとなってＩＯ線に転送され、Ｉ／Ｏバッファを介して外部に出力されることになる。
【００６４】
次に図１３を参照して消去動作を詳細に説明する。
消去動作を示す信号Ｅｅｒａ がＨｉｇｈレベルになると、クロックＥＣＬＫ によってメモリセルのウエルの電圧Ｗｅｌｌは消去電圧Ｖｅｒａ （〜２０Ｖ）になる。選択されたブロックの全てのワード線は０Ｖに固定され、ゲート−ウエル間の電位差Ｖｅｒａ によってフローティングゲートの電子はウエルに引き抜かれ”１”データとなる。一方、非選択ブロック中のメモリセルのワード線はフローティングのためウエルとの容量比でＶｅｒａ 近くまで上昇する。これらのメモリセルでは、ゲート−ウエル間の電位差が小さいので電子はフローティングゲートに閉じ込められたままでデータは変わらない。
【００６５】
以下、上記回路により達成される本発明の実施の形態を説明する。
先ず本発明の第１の実施の形態について説明する。
図１５は第１の実施の形態に係る不揮発性半導体記憶装置の書き込み電圧パルスＶｐｐと転送電極パルスＶｐａｓｓの立ち上がりに係るタイミングを示したタイミングチャートである。同図（ａ）はＶｐｐを、（ｂ）はＶｐａｓｓを示している。
【００６６】
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば、８Ｖ）を与える時間を、選択ワード線の書き込み電圧パルスＶｐｐ（例えば、１８Ｖ）を与える時間よりも十分早くする（ｔ１’＜ｔ１且つｔ２’＜ｔ２）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち上がり時間を例えば５μｓ とした場合、例えばｔ１−ｔ１’＝３μｓとする。
【００６７】
これにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に出ることはなく、メモリセルのデータパターンによらず、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。ここで、書き込み電圧パルスＶｐｐ、転送電圧パルスＶｐａｓｓの立ち下がりのタイミングは、図１１に示される通りである。
【００６８】
次に本発明の第２の実施の形態について説明する。
図１６は第２の実施の形態に係る不揮発性半導体記憶装置の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓの立ち下がりに係るタイミングを示したタイミングチャートである。同図（ａ）はＶｐｐを、（ｂ）はＶｐａｓｓを示している。
【００６９】
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が立ち下がりを始める時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が立ち下がりを始める時間よりも十分早くする（ｔ３’＜ｔ３）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ３−ｔ３’＝３μｓとする。これにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に下がることはなくなり、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。ここで、書き込み電圧パルスＶｐｐ、転送電圧パルスＶｐａｓｓの立ち上がりのタイミングは任意でよいことは勿論である。
【００７０】
次に本発明の第３の実施の形態について説明する。
ここでも、図１６のタイミングチャートを参照して説明する。
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が十分立ち下がる時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が十分立ち下がる時間よりも十分早くする（ｔ４’＜ｔ４）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ４−ｔ４’＝３μｓとする。 これにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に立ち下がることはなくなり、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。ここで、書き込み電圧パルスＶｐｐ，転送電圧パルスＶｐａｓｓの立ち上がりのタイミングは任意でよいことは勿論である。
【００７１】
次に本発明の第４の実施の形態について説明する。
図１７は第４の実施の形態に係る不揮発性半導体記憶装置の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートである。この実施の形態では、上記第１及び第２の実施の形態を組み合わせたものであり、より誤書き込みが少ない特性が得られる。同図に示されるように、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）を与える時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）を与える時間よりも十分早くする（ｔ１’＜ｔ１かつｔ２’＜ｔ２）。各メモリセルでのパルスのばらつきを考えて、パルスの立ち上がり時間を例えば５μｓとした場合、例えば、ｔ１−ｔ１’＝３μｓとする。
【００７２】
また、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が立ち下がりをはじめる時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が立ち下がりをはじめる時間よりも十分早くする（ｔ３’＜ｔ３）。各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ３−ｔ３’＝３μｓとする。
【００７３】
これらにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に出ることはなく、かつ、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に立ち下がることはなくなり、メモリセルのデータパターンによらず、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。
【００７４】
次に本発明の第５の実施の形態について説明する。
ここでも、図１７のタイミングチャートを参照して説明する。
この実施の形態は、上記第１の実施の形態及び第３の実施の形態を組み合わせたものであり、より誤書き込みが少ない特性が得られる。尚、同図（ａ）はＶｐｐを、（ｂ）はＶｐａｓｓを示している。
【００７５】
同図に示されるように、この実施の形態では、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）を与える時間を選択ワード線の転送電圧パルスＶｐｐ（例えば１８Ｖ）を与える時間よりも十分早くする（ｔ１’＜ｔ１かつｔ２’＜ｔ２）。さらに、各メモリセルでのパルスのばらつきを考えて、パルスの立ち上がり時間を例えば５μｓとした場合、例えば、ｔ１−ｔ１’＝３μｓとする。
【００７６】
また、非選択ワード線の転送電圧パルスＶｐａｓｓ（例えば８Ｖ）が十分立ち下がる時間を選択ワード線の書き込み電圧パルスＶｐｐ（例えば１８Ｖ）が十分立ち下がる時間よりも十分早くする（ｔ４’＜ｔ４）。各メモリセルでのパルスのばらつきを考えて、パルスの立ち下がり時間を例えば５μｓとした場合、例えば、ｔ４−ｔ４’＝３μｓとする。
【００７７】
これらにより、書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に出ることはなく、且つ書き込み電圧パルスＶｐｐが転送電圧パルスＶｐａｓｓよりも先に立ち下がることはなくなり、メモリセルのデータパターンによらず、書き込み電圧パルスＶｐｐが与えられる“１”書き込みのメモリセルのしきい値変動は少なくなる。
【００７８】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、以下に示すような各種の効果を得る（図１８参照）。尚、図１８において、符号Ａ’は従来方式に係るセルＡの特性を示し、符号Ａは本発明の方式によるセルＡの特性を示し、Ｖｔｈは“０”データと“１”データの境界を示している。
【００７９】
即ち、第１に、本発明によれば、セルフブースト書き込み方式において、パルスＶｐｐが立ち下がりを開始する時間よりも、パルスＶｐａｓｓが立ち下がりを開始する時間を早くすること、あるいは、パルスＶｐｐが最小値に達する時間よりもパルスＶｐａｓｓが最小値に達する時間の方を早くすることにより、パルスＶｐｐが与えられる選択ワード線に接続されている、“１”書き込みを行う書き込み禁止メモリセルのしきい値変動を非常に小さくすることができる。
【００８０】
この場合、各パルスＶｐｐ，Ｖｐａｓｓの立ち上がりのタイミングにはあまり依存せず、絶大な効果が得られる。しかし、この効果はパルスＶｐｐが与えられる選択ワード線よりもビット線に近いメモリセルのうち、チャネルがフローティング状態となる。ビット線に接続されているメモリセルのデータがすべて“１”データであるときには十分に得られるが、“０”データが１つでもあると、その効果は小さくなってしまう。
【００８１】
従って、ランダムプログラムを許さず、ソース側から順に書き込んで行く書き込み方式の場合に用いられることが望ましい。しかし、ランダムプログラムを許す場合においても、通常のソース側からの書き込み時のしきい値変動が少ないため、誤書き込みはかなりの改善が見られると考えられる。
【００８２】
また、この効果は、ソース側から書き込みを行う場合において、一番ビット線に近いワード線が選択されたとき、かつ、チャネルがフローティングとなる書き込み非選択のビット線に接続されているメモリセルのうち、選択ワード線よりもソース線側のすべてのメモリセルが“０”データの場合にもっとも大きくなる。このパターンはランダムプログラムを許さない条件において、もっとも誤書き込みされやすい場合である。
【００８３】
従って、大規模のメモリセルを考えたときには大幅なチップの誤書き込み特性の改善が得られ、また、誤書き込みされない場合でも、“１”データのしきい値の変動がより少なくなり、リードディスターブ（読み出し時のしきい値の変動）や、リテンション（室温、高温放置時のしきい値の変動）特性の大幅な改善も期待できる。
【００８４】
第２に、本発明によれば、パルスＶｐｐが立ち上がりを開始する時間よりもパルスＶｐａｓｓが立ち上がりを開始する時間の方を早くすること、またはパルスＶｐｐが最大値に達する時間よりもパルスＶｐａｓｓが最大値に達する時間の方を早くすることにより、メモリセルのデータパターンによらず、さらに誤書き込み特性を改善することができる。
【００８５】
この効果は、チャネルがフローティングとなる書き込み非選択のビット線に接続されているメモリセルのデータが“１”データの時で、そのしきい値が負の方向に大きいほど絶大な効果がある。仮に、パルスＶｐｐが与えられる選択ワード線以外の非選択ワード線に接続されているメモリセルのデータがすべて“０”データであった場合、パルスＶｐｐが選択ワード線に与えられたときにパルスＶｐａｓｓが０Ｖであると（パルスＶｐｐが先に立ち上がった場合）、選択ワード線及び書き込み非選択のビット線に接続されている“１”書き込みの非選択メモリセル以外のメモリセルはカットオフ状態となり、“１”書き込みを行うメモリセルは、ローカルセルフブースト状態となる為、しきい値の変動はほとんどないことになる。
【００８６】
一方、この場合より“０”データの数が減るとそれだけカットオフするメモリセルの数が減るために、しきい値の変動が大きくなる。さらに、これらのメモリセルがすべて“１”データの場合は、そのしきい値によりローカルセルフブースト状態になったりならなかったりするので（“１”データでもしきい値が負の側にあまり大きくない場合はメモリセルはカットオフするし、負の側にしきい値が大きい場合はカットオフしない）、しきい値の変動が大きくなる。
【００８７】
これらのしきい値の変動は、パルスＶｐａｓｓが立ち上がる前、即ち、フローティング状態であるチャネルがパルスＶｐａｓｓによって持ち上がる前にパルスＶｐｐが選択ワード線に与えられるので、この状態の時はチャネルと選択ワード線間の電位差が大きくなるために起こる。従って、パルスＶｐｐが立ち上がる前にパルスＶｐａｓｓを十分立ち上がらせておくことにより、データパターンによらず、しきい値変動、及び誤書き込みを少なくできる。
【００８８】
即ち、本発明は、上記第１及び第２の効果を組み合わせることにより、“１”書き込み時（パルスＶｐｐが与えられる選択ワード線及びチャネルがフローティングとなる書き込みの非選択ビット線に接続されているメモリセルに対する書き込み）におけるしきい値の変動や誤書き込みを大幅に改善する。
【００８９】
尚、以上では、パルスＶｐｐが与えられる選択ワード線、及びチャネルがフローティングとなる書き込み非選択のビット線に接続されている“１”データを書き込む非選択メモリセルのしきい値変動や誤書き込みについてその改善効果を説明したが、その結果として、０Ｖが転送されているビット線、及びパルスＶｐａｓｓが与えられている非選択ワード線に接続されているデータを保持すべき非選択メモリセルのしきい値変動や誤書き込みに対しても大きく改善する効果があることは勿論である。
【００９０】
即ち、上記第１乃至第２の効果により、パルスＶｐａｓｓをそれほど大きくしなくても良くなる。従って、パルスＶｐａｓｓが誤書き込みの要因となるビット線に０Ｖ、ワード線にパルスＶｐａｓｓが与えられる非選択メモリセルについて、パルスＶｐａｓｓが小さくしてしきい値の変動や誤書き込みを少なくすることができる。この結果、“１”データの変動や“０”データへの誤書き込みが大幅に改善され、特により大規模のメモリセルの信頼性が向上する。また、しきい値の変動があると、書き込み後の読み出し（リードディスターブ）や常温、高温放置時（リテンション）の際のマージンも少なくなり、信頼性が劣化するが、本発明により、メモリセルのデータ保持時間の向上も期待できる。
【００９１】
【発明の効果】
以上詳述したように、本発明によれば、誤書き込み特性を著しく改善した不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の構成を示す図である。
【図２】メモリセルアレイ３を構成するＮＡＮＤセルの「ストリング」の詳細な構成を示す図である。
【図３】ロウデコーダ４の具体例の構成を示す図である。
【図４】ロウデコーダ４のブースター回路のブロック構成図である。
【図５】ＧＷＬ駆動回路の構成を示す図である。
【図６】ＧＳＧＤ駆動回路の構成を示す図である。
【図７】ＧＳＧＳ駆動回路の構成を示す図である。
【図８】ＳＬ駆動回路の構成を示す図である。
【図９】ウエル駆動回路の構成を示す図である。
【図１０】ビット線制御回路の構成を示す図である。
【図１１】本発明の不揮発性半導体記憶装置による書き込み動作を説明するためのタイミングチャートである。
【図１２】本発明の不揮発性半導体記憶装置による読み出し動作、及び書き込むべきメモリセルにデータが書き込まれたか否かを確認するためのベリファイ読み出し動作を説明するためのタイミングチャートである。
【図１３】本発明の不揮発性半導体記憶装置による消去動作を説明するためのタイミングチャートである。
【図１４】ＧＷＬ駆動回路の二つの入力信号Ｅｖｐａｓｓ 、Ｅｖｐｇｍを発生する回路の５つの例及び遅延回路１２の代表的な構成例を示す図である。
【図１５】第１の実施の形態に係る書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【図１６】第２及び第３の実施の形態に係る書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【図１７】第４及び第５の実施の形態に係る書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【図１８】本発明の効果を説明するための図である。
【図１９】従来技術に係るＮＡＮＤ型ＥＥＰＲＯＭメモリセル部の等価回路図である。
【図２０】従来技術に係るセルフブースト書き込み方式の各電位を示す等価回路図である。
【図２１】従来方式のセルフブースト書き込み方式時の各電位のタイミングチャートである。
【図２２】従来方式の誤書き込みを示す図である。
【図２３】従来方式の書き込み電圧パルスＶｐｐと転送電圧パルスＶｐａｓｓのタイミングチャートを示す図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ ウエル電圧制御回路
３ メモリセルアレイ
４ ロウデコーダ
５ ビット線制御回路
６ アドレスレジスタ
７ ワード線駆動回路
８ コマンドレジスタ
９ カラムデコーダ
１０ Ｉ／Ｏバッファ
１１ ソース線駆動回路
Claims (10)
- ゲートとソースとドレイン及び電荷蓄積層を有する電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルにデータを書き込むデータ書込手段と、
前記メモリセルのデータを読み出すデータ読出手段と、
前記メモリセルのデータを消去するデータ消去手段と、
を有し、前記メモリセルへのデータの書き込みの際、書き込み禁止される所定のメモリセルに対し、ゲートに第１の信号を印加し、ソース及びドレインの少なくともいずれかに容量結合したノードに第２の信号を印加する不揮発性半導体記憶装置において、前記第１の信号が前記第２の信号より遅れて立ち下がるように制御されることを特徴とする不揮発性半導体記憶装置。 - 前記第１の信号を起動する信号を、前記第２の信号を起動する信号に対して遅延させる回路を更に有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記第１及び第２の信号を起動する信号は、それぞれ第３の信号から得られることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
- 前記第１及び第２の信号を起動する信号を、クロックを発振するクロック発振回路と、このクロックの入力を受け複数のクロックを出力するバイナリカウンタと、前記複数のクロックの論理演算結果を出力する論理回路によって得ることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記複数のメモリセルのソース及びドレインのいずれかは、互いに直列に接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記ノードは、メモリセルのゲート・チャネル間容量を介して前記ソース及びドレインの少なくともいずれかに容量結合することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- 前記ノードは、前記ソース及びドレインのいずれかが互いに直列に接続された前記複数のメモリセルのうち、書込を行わない所定のメモリセルのゲートであることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
- 第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、
前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、
前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、
上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、
上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、
書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが立ち下がりを開始する時間よりも転送電圧パルスが立ち下がりを開始する時間を早く設定することを特徴とする不揮発性半導体記憶装置。 - 第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、
前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、
前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、
上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、
上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、
書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが最小値に達する時間よりも転送電圧パルスが最小値に達する時間の方を早く設定することを特徴とする不揮発性半導体記憶装置。 - 第１の導電型半導体基板及び第２の導電型半導体基板に形成された第１の導電型ウエルの少なくともいずれかに第２の導電型ウエルが形成され、
前記第２の導電型ウエル内に形成された第１の導電型のソース、ドレイン拡散層、当該ソース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜を介して形成された電荷蓄積層である浮遊ゲート、及びこの浮遊ゲート上に層間絶縁膜を介して積層された制御ゲートを有し、前記電荷蓄積層と第２の導電型ウエルとの間の電荷の授受によりデータ書き換えを行う書き換え可能な複数のメモリセルが、前記第２の導電型ウエルに配置され、
前記複数のメモリセルは、そのソース、ドレインを隣接するもの同士で共用するような形で直列接続されてＮＡＮＤセルを構成し、これがマトリクスに配列されメモリセルアレイを構成し、
上記各ＮＡＮＤセルの一端部のドレインは、選択ゲートを介して列方向に配置されたビット線に接続され、他端部のソースは、選択ゲートを介して複数のＮＡＮＤセルに共有されたソース線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成し、
上記各メモリセルに対して、その浮遊ゲートに蓄えられる電荷量により所望のデータを記憶させる為の書き込み動作時に、ソース側の選択ゲートトランジスタをカットオフさせながら、書き込みを行うＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせない第１の電圧を与える一方、書き込み禁止されるＮＡＮＤセルのビット線には、ドレイン側の選択ゲートトランジスタをカットオフさせる第２の電位を与え、複数のデータについて一括して書き込みを行う不揮発性半導体記憶装置において、
書き込みを行うワード線に所定の書き込み電圧パルスが与えられ、書き込みを行わないワード線に所定の転送電圧パルスが与えられる際、これら２つのパルスの立ち下がりのタイミングに関して、書き込み電圧パルスが立ち下がりを開始する時間よりも転送電圧パルスが立ち下がりを開始する時間を早く設定し、
上記２つのパルスの立ち上がりのタイミングに関して、書き込み電圧パルスが立ち上がりを開始する時間よりも転送電圧パルスが立ち上がりを開始する時間の方を早く設定する、
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17225197A JP3557078B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
| US09/104,163 US6252798B1 (en) | 1997-06-27 | 1998-06-25 | Nonvolatile semiconductor memory device capable of controlling mutual timing of write voltage pulse and transfer voltage pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17225197A JP3557078B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116381A JPH1116381A (ja) | 1999-01-22 |
| JP3557078B2 true JP3557078B2 (ja) | 2004-08-25 |
Family
ID=15938434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17225197A Expired - Fee Related JP3557078B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6252798B1 (ja) |
| JP (1) | JP3557078B2 (ja) |
Families Citing this family (94)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388179B1 (ko) | 1999-02-08 | 2003-06-19 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 |
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| US10679685B2 (en) | 2017-12-27 | 2020-06-09 | Spin Memory, Inc. | Shared bit line array architecture for magnetoresistive memory |
| US10891997B2 (en) | 2017-12-28 | 2021-01-12 | Spin Memory, Inc. | Memory array with horizontal source line and a virtual source line |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960008823B1 (en) * | 1993-11-30 | 1996-07-05 | Samsung Electronics Co Ltd | Non-volatile semiconductor memory device |
| KR0145475B1 (ko) * | 1995-03-31 | 1998-08-17 | 김광호 | 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 |
| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
-
1997
- 1997-06-27 JP JP17225197A patent/JP3557078B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-25 US US09/104,163 patent/US6252798B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6252798B1 (en) | 2001-06-26 |
| JPH1116381A (ja) | 1999-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
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