JP3391343B2 - アクティブマトリクス基板及びその製造方法 - Google Patents

アクティブマトリクス基板及びその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板及びその製造方法に関し、特に、ゲート電極、
ドレイン電極及び画素電極が層間分離され、かつ、画素
電極が最上層に配置されているチャネル保護型アクティ
ブマトリクス基板及びその製造方法に関する。
【0002】
【従来の技術】薄膜トランジスタ等のアクティブ素子を
用いたアクティブマトリックス型液晶表示装置は、薄型
で軽量という特徴を有し、高画質のフラットパネルディ
スプレイとして利用されている。液晶表示装置は、透明
電極を形成した2枚の基板で液晶を挟み込み透明電極間
に印加した電圧で液晶を駆動する、縦電界(ツイステッ
ドネマチック:TN)方式、又は、液晶層を相互間で狭
持介在させる櫛歯状の画素電極を用いて駆動する横電界
方式が用いられるが、いずれの方式においても、低価格
化を実現するためにアクティブマトリクス基板の製造工
程の簡略化の検討が進められている。また、液晶表示装
置においては、画面の高精細化のため開口率を高める必
要があるが、そのためには透明電極(ITO:Indium Ti
n Oxide)層とドレイン層とを層分離して透明電極層を
最上層に形成する方法が用いられる。
【0003】ここで、TN方式では、それぞれに透明電
極が形成された2枚の基板間に液晶が挟み込まれてい
る。また、横電界方式は、インプレーンスイッチング
(IPS)方式ともいい、それぞれに透明電極が形成さ
れた2枚の基板間に液晶層を挟み込み、一方の基板に形
成した櫛歯状の画素電極・コモン電極間に印加した電圧
で液晶を駆動する。
【0004】従来技術のうち、透明電極層を最上層に形
成し、工程削減のための簡略化を図った製造方法とし
て、特開平10−68971号公報記載の発明につい
て、図62を参照して説明する。図62は、従来の一例
に係るTN方式液晶表示装置用のアクティブマトリクス
基板の製造工程を模式的に示した工程断面図である。
【0005】一般にTN方式のアクティブマトリクス基
板は、互いに直交する方向に延在するゲート配線及びド
レイン配線と、これらの配線で囲まれた領域に形成され
る画素電極と、ゲート配線とドレイン配線の交差部近傍
に形成される薄膜トランジスタ(TFT)とから構成さ
れ、TFTの表面には性能を確保するためのチャネル保
護膜が形成される。このアクティブマトリクス基板のT
FT及び画素電極上には液晶を所定の方向に配列させる
配光膜が形成され、カラーフィルタ、共通電極、配光膜
等が形成された対向基板との間に液晶が封入され液晶表
示装置が形成される(図示せず)。
【0006】このようなアクティブマトリクス基板は、
まず、図62(a)に示すように、透明絶縁性基板10
1上にCr等のゲート電極金属を堆積し、第1のフォト
マスクを用いてレジストパターンを形成し、露出したC
rをエッチングしてゲート配線とゲート配線から分岐す
るゲート電極層102を形成する。
【0007】次に、図62(b)に示すように、SiN
xからなるゲート絶縁膜103、a−Si膜104、オ
ーミック接触層となるn+型a−Si膜109及びCr
等のドレイン電極層106を連続して堆積した後、第2
のフォトマスクを用いて、a−Si層104のチャネル
領域の開口及び所定の配線パターンを形成するために不
要なドレイン電極層106を選択的にエッチングする。
次に、ドレイン電極層106をエッチングマスクとして
+型a−Si膜109をエッチングして、オーミック
接触層を形成する。
【0008】続いて、図62(c)に示すように、基板
全面にSiNx等の第2のパッシベーション膜107を
堆積し、第3のフォトマスクを用いて、所定の領域の第
2のパッシベーション膜107、a−Si層104及び
ゲート絶縁膜103を一括してエッチングし、薄膜トラ
ンジスタ領域を分離する。
【0009】次に、図62(d)に示すように、第4の
フォトマスクを用いて、ソース/ドレイン電極領域を露
出させるコンタクトホールを開口し、透明絶縁性基板1
01全面にITO膜108を堆積した後、第5のフォト
マスクを用いて所定の領域のITO膜108を除去し、
ソース電極と接続される画素電極を形成して、アクティ
ブマトリクス基板の製造を終了する。
【0010】ここで、前記ソース/ドレイン電極領域を
露出させるコンタクトホールは、パッシベーション膜1
07に開口される。
【0011】このような従来のアクティブマトリクス基
板は、ITO膜108がドレイン電極層106とは同じ
層には設けられておらず、第2のパッシバーション膜1
07にて絶縁分離されている。故に、ITO膜108と
ドレイン電極層106との絶縁分離のためには、これら
をアクティブマトリクス基板の法線方向から見て横方向
に離間させる必要がないから、これらを非常に近接させ
るか、あるいは重ねることができる。したがって、これ
らを横方向に離間させたときに、その隙間から漏れる制
御されないバックライト光を遮蔽するためのブラックマ
トリクスを小さくでき、開口率を高くすることができる
というメリットがある。よって、ITO膜108とドレ
イン電極層106とを第2のパッシバーション膜107
にて絶縁分離させているのである。
【0012】ここで、ITO膜108とドレイン電極層
106とはパッシベーション膜107にて絶縁分離され
ている。また、この従来のアクティブマトリクス基板の
製造方法では、透明電極層を最上層に形成しつつ、5枚
のマスクでアクティブマトリクス基板を製造することが
できる。
【0013】
【発明が解決しようとする課題】上述した公報記載の方
法によれば、5枚のマスクでゲート電極、ドレイン電極
及びITO膜からなる画素電極が層間分離され、ITO
膜が最上層に形成されたアクティブマトリクス基板を製
造することができるが、図62(c)の工程でパッシベ
ーション膜107、a−Si層104及びゲート絶縁層
103を一括してエッチングするために、a−Si層1
04の側面がパッシベーション膜107によって覆われ
ずに露出してしまうという問題がある。
【0014】このようにa−Si層104の側面が露出
してしまうと、その後で形成されるITO膜108と接
触することになる。また、液晶表示装置として構成した
場合に、a―Si層104と液晶材が直接接触すること
にもなる。
【0015】このようにパッシベーション膜で覆われて
いないa−Si層104側壁にITO膜108が接触す
ると、a−Si層104内部にITO膜108を構成す
る金属が不純物として拡散してしまい、薄膜トランジス
タの性能を著しく劣化させてしまう。この問題を回避す
るために、図62(c)の工程後(d)の工程前に、再
度パッシベーション膜を堆積することによってa−Si
層104側壁をパッシベーション膜で保護することが可
能であるが、再度パッシベーション膜を堆積すると工程
が増加してしまうという問題がある。
【0016】また、パッシベーション膜で覆われていな
いa−Si層104側壁にITO膜108が接触する
と、液晶材中の不純物が同様にa−Si層104に拡散
してしまい、同様な現象が発生する。
【0017】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、ゲート電極、ドレイン
電極及び画素電極が互いに絶縁膜によって層間分離され
たチャネル保護型のアクティブマトリクス基板を4枚の
マスクで形成することができるアクティブマトリクス基
板及びその製造方法を提供することにある。
【0018】また、ゲート電極、ドレイン電極及び画素
電極が互いに絶縁膜によって層間分離され長期信頼性に
優れたチャネル保護型のアクティブマトリクス基板及び
その製造方法を提供することにある。
【0019】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第1の視点において、絶縁性基板上に、
ゲート電極層とゲート絶縁膜とアモルファスシリコン半
導体層とが、基板の法線方向から見て、略重なるように
堆積された積層体を成して、ゲート電極とゲート配線と
薄膜トランジスタ領域とが形成され、前記積層体を覆う
第1のパッシベーション膜を介して、ドレイン配線が形
成され、前記ドレイン配線及び前記第1のパッシベーシ
ョン膜の上層に第2のパッシベーション膜が形成されて
おり、前記第1のパッシベーション膜と前記第2のパッ
シベーション膜とを貫通し、前記アモルファスシリコン
半導体層に到達するソース/ドレイン開口部と、前記第
2のパッシベーション膜を貫通し、前記ドレイン配線に
到達する開口部とを有し、前記第2のパッシベーション
膜上に配設される画素電極膜によって、前記開口部を介
して接続される配線層が形成されているものである。
【0020】本発明は、第2の視点において、絶縁性基
板上に、ゲート電極層とゲート絶縁膜とアモルファスシ
リコン半導体層とが、基板の法線方向から見て、略重な
るように堆積された積層体を成して、ゲート電極とゲー
ト配線と薄膜トランジスタ領域とが形成され、前記積層
体を覆う第1のパッシベーション膜を介して、ドレイン
配線が形成され、前記ドレイン配線及び前記第1のパッ
シベーション膜の上層に第2のパッシベーション膜が形
成されており、前記第1のパッシベーション膜と前記第
2のパッシベーション膜とを貫通し、前記アモルファス
シリコン半導体層に到達するソース/ドレイン開口部
と、前記第2のパッシベーション膜を貫通し、前記ドレ
イン配線に到達する開口部とを有し、前記第2のパッシ
ベーション膜上に配設される画素電極膜によって、前記
ドレイン開口部を介して前記ドレイン配線に接続される
配線層と、前記ソース開口部と接続される画素電極とが
形成され、前記画素電極には、該画素電極と前記ゲート
電極と同層に形成された電極層との間に前記第1及び第
2のパッシベーション膜が挟まれた蓄積容量部が設けら
れているものである。
【0021】また、本発明は、第3の視点において、ア
クティブマトリクス基板の製造方法を提供する。該方法
は、(a)絶縁性基板上にゲート電極層とゲート絶縁膜
とa−Si層とをこの順に積層し、第1のマスクを用い
て、ゲート電極とゲート配線と薄膜トランジスタ領域と
を形成する工程と、(b)該ゲート電極上に第1のパッ
シベーション膜とドレイン電極金属層とを堆積し、第2
のマスクを用いて、所定の領域の前記ドレイン電極金属
層を除去することによってドレイン配線を形成する工程
と、(c)前記ドレイン配線の上層に第2のパッシベー
ション膜を堆積し、第3のマスクを用いて、前記アモル
ファスシリコン半導体層上の所定の位置に前記第1及び
第2のパッシベーション膜を貫通し、ソース/ドレイン
電極と接続するための開口を設けると共に、前記ドレイ
ン配線上に前記第2のパッシベーション膜を貫通する開
口を形成する工程と、(d)前記第2のパッシベーショ
ン膜及び開口部上層に透明電極層を堆積し、第4のマス
クを用いて、前記ドレイン電極用の開口部に露出したア
モルファスシリコン層に接続されるドレイン配線を形成
すると共に、前記ソース電極用の開口部に露出したアモ
ルファスシリコン層と前記透明電極層からなる画素電極
を接続する工程と、を少なくとも有するものである。
【0022】
【発明の実施の形態】本発明に係るアクティブマトリク
ス基板は、その好ましい一実施の形態において、透明絶
縁性基板上にゲート電極層とゲート絶縁膜とa−Si層
とが、同一形状に加工されて、ゲート電極層(図6の1
02)及びTFT領域が形成され、その上層に形成され
た第1のパッシベーション膜(図6の105)を介し
て、ドレイン電極層(図6の106)が形成され、その
上層に形成された第2のパッシベーション膜(図6の1
07)には、第1及び第2のパッシベーション膜のそれ
ぞれを貫通する開口部と、第2のパッシベーション膜の
みを貫通する開口部とを有し、最上層に配設されるIT
O膜(図6の108)によって接続配線層が形成される
と共に、画素電極には、ゲート電極と同層に形成された
電極層とで第1及び第2のパッシベーション膜を挟みこ
んだ蓄積容量部が設けられる。
【0023】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【0024】[実施例1]まず、図1乃至図9を参照し
て本発明の第1の実施例に係る縦電界(TN)方式のチ
ャネル保護型アクティブマトリクス基板及びその製造方
法について説明する。図1は、本発明の第1の実施例に
係るTN方式液晶表示装置用アクティブマトリクス基板
の回路図であり、図2乃至図5は、本発明の第1の実施
例に係るアクティブマトリクス基板の製造工程を模式的
に示した上面図であり、1画素を抜き出したものであ
る。また、図6は、本発明の第1の実施例に係るアクテ
ィブマトリクス基板の製造工程を模式的に示した工程断
面図であり、図2乃至図5のA−A´線における断面を
示したものである。また、図7乃至図9は、それぞれ本
発明の第1の実施例に係るアクティブマトリクス基板の
ゲート端子部、ドレイン端子部、ゲートストレージ部
(図2のB−B´線)の製造工程を模式的に示した工程
断面図である。
【0025】第1の実施例に係るアクティブマトリクス
基板は、液晶をアクティブマトリクス基板に設けた配光
膜と対向する基板に設けた配光膜とで駆動する縦電界
(ツイストネマティック:TN)方式の液晶表示装置用
の基板であり、ゲート電極2、ドレイン電極9及び画素
電極11が互いに絶縁膜によって層間分離されたアクテ
ィブマトリクス基板であり(図5参照)、薄膜トランジ
スタを構成するa−Si層104の上面及び側面はチャ
ネル保護膜である第1及び第2のパッシベーション膜1
05及び107で完全に覆われている(図6(d)参
照)。
【0026】ここで、液晶は、アクティブマトリクス基
板に設けた配向膜と対向する基板に設けた配向膜との間
に挟持されている。
【0027】アクティブマトリクス基板は、図1の回路
図に示されるように、透明絶縁性基板101上にお互い
に交差する複数のゲートバスライン1と複数のドレイン
バスライン4、これらが交差する箇所に配置された複数
のトランジスタ部16、及び画素電極11を備えてい
る。さらに、複数のゲートバスライン1とドレインバス
ライン4の終端は、透明絶縁性基板101の周辺部にそ
れぞれ配置され、基板外部から駆動信号が供給されるゲ
ート端子部14及びドレイン端子部15がそれぞれ形成
されている。さらに、透明絶縁性基板101には、その
角部にコモン電位供給端子19が形成されている。この
コモン電位供給端子19は、このアクティブマトリクス
基板と対向し液晶17を挟持する対向基板に形成される
コモン電極13に電位を供給するためのものである。さ
らに、各トランジスタ部16と隣接するゲートバスライ
ン1との間にはストレージキャパシタ部18が形成され
ている。
【0028】すなわち、図5及び図6(d)を参照する
と、本実施例のアクティブマトリクス基板は、透明絶縁
性基板101上に形成された、ゲート電極層102、ゲ
ート絶縁膜103及びa−Si層104が略重なるよう
に堆積された積層体と、この積層体を覆うように上記透
明絶縁性基板101上に形成された第1のパッシベーシ
ョン膜105と、この第1のパッシベーション膜105
上に上記積層体と交差する方向に形成されたドレイン電
極層106と、上記ドレイン電極層106を覆うように
上記第1のパッシベーション膜105上に形成された第
2のパッシベーション膜107と、上記第1及び上記第
2のパッシベーション膜105及び107に形成され上
記a−Si層104を露出させるソース開口部7及びド
レイン開口部6と、上記第2のパッシベーション膜10
7に形成され上記ドレイン電極層106を露出させるコ
ンタクトホール5と、上記第2のパッシベーション膜1
07上に形成され上記ドレイン開口部6及び上記コンタ
クトホール5を介して上記a−Si層104の一端とド
レイン電極層106とを電気的に接続する透明電極から
構成されるドレイン電極9と、上記第2のパッシベーシ
ョン膜107上に形成され上記ソース開口部7を介して
上記a−Si層104の他端と電気的に接続された透明
電極から構成されるソース電極10と、上記第2のパッ
シベーション膜107上に形成され一端が上記ソース電
極10に一体的に接続され、他端が隣接する画素のゲー
トまで延在する透明電極から構成される画素電極11
と、を備えることを特徴としている。
【0029】ここで、ゲート電極層102、ゲート絶縁
膜103及びa−Si層104が略重なるように堆積さ
れた積層体は、ゲートバスライン1及びゲート電極2に
対応する。ドレイン電極層106は、ドレインバスライ
ン4に対応する。
【0030】さらに、本実施例のアクティブマトリクス
基板は、図5に示すように、複数のスリット8を備えて
いる。スリット8は、ドレインバスライン4とゲートバ
スライン1とが交差する箇所のドレインバスライン4の
両外側のゲートバスライン1の上方に、一対づつ配置さ
れ形成されている。言い換えると、スリット8は、スト
レージキャパシタ部18をゲート電極層102との間に
形成するゲート電極層102の上方まで延在している画
素電極11の一端とドレインバスライン4との間のゲー
トバスライン1の上方に配置され形成されている。この
スリット8は、第1及び第2のパッシベーション膜10
5及び107に形成された開口部であり、このスリット
8が形成されている箇所では、積層体のゲート絶縁膜1
03及びa−Si層104が除去されている。ドレイン
バスライン4と交差する箇所のゲートバスライン1は、
ゲート電極層102、ゲート絶縁膜103及びa−Si
層104の三層構造となっているが、ドレインバスライ
ン4の両外側に配設された一対のスリット8により、積
層体のゲート絶縁膜103及びa−Si層104を除去
して、a−Si104を短い区間に分断して、お互いに
孤立させている。スリット8がない場合には、寄生トラ
ンジスタができてしまい、誤動作する。したがって、ス
リット8によって寄生トランジスタが形成されず、誤動
作を防止することができる。
【0031】本実施例のアクティブマトリクス基板の製
造方法について、図2乃至図6を参照して説明する。ま
ず、ガラス等の透明絶縁性基板101上にCr、Ti、
Mo等の下地金属とAl等を積層したゲート電極層10
2と、SiNx(シリコン窒化膜)等のゲート絶縁膜1
03と、半導体層となるa−Si層104とを順次堆積
する。それぞれの膜の製造方法として、例えば、ゲート
電極層102は、スパッタ法を用いて、Cr等の下地金
属を50nm程度、Alを0.2μm程度、ゲート絶縁
膜103及びa−Si層104は、プラズマCVD法を
用いて、それぞれ0.5μm、0.3〜0.4μm程度
の膜厚で積層する。
【0032】その後、図2及び図6(a)に示すよう
に、第1のマスクを用いて、ゲート電極2及びゲートバ
スライン1となる領域にレジストパターンを形成し、レ
ジストパターンで覆われていない領域のゲート電極層1
02、ゲート絶縁膜103及びa−Si層104をドラ
イエッチングにより除去する。
【0033】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105をプラズマC
VD法等により、ドレイン電極層106となるTi、C
r、Mo等の下地金属とAl等の積層膜とをスパッタ法
等により成膜する。第1のパッシベーション膜105の
膜厚としては0.2μm程度が好ましく、ドレイン電極
層106の膜厚としては、Ti等の下地金属を50nm
程度、Alを0.2μm程度が好ましい。
【0034】成膜後、図3及び図6(b)に示すよう
に、第2のマスクを用いて、ドレインバスライン4を覆
うようにレジストパターンを形成し、ドライエッチング
によって不要な金属層をエッチング除去し、ドレインバ
スライン4を形成する。
【0035】次に、透明絶縁性基板101全面にSiO
2等の第2のパッシベーション膜107を、スパッタ法
により、例えば、膜厚0.2μm程度で成膜する。ここ
で、第2のパッシベーション膜107の材料としては、
後の工程でコンタクトホール5を良好に形成するため
に、a−Si層104及びゲート絶縁膜103とのエッ
チングの選択比が十分に大きいものを選択することが好
ましい。続いて、図4及び図6(c)に示すように、第
3のマスクを用いて、a−Si層104上部のソース開
口部7及びドレイン開口部6と、ゲートバスライン1上
部のスリット8と、ドレインバスライン4上部のコンタ
クトホール5と、を形成するためのレジストパターンを
形成し、露出した第2のパッシベーション膜107及び
第1のパッシベーション膜105をドライエッチングに
より除去し、ソース開口部7、ドレイン開口部6、スリ
ット8及びコンタクトホール5を形成する。
【0036】次に、a−Si層104とのオーミック接
続を得るために、透明絶縁性基板101をPH3プラズ
マ雰囲気中に保持し、リンをa−Si層104に拡散さ
せ、その表層にn+層を形成する。その際の処理条件と
しては、例えば、プラズマCVD装置を用いて300℃
の温度で、PH3/H2(0.5%PH3)ガスを100
0sccmで供給し、圧力:200Pa、RFパワー:
0.1W/cm2で5分間処理することにより達成でき
る。
【0037】その後、透明絶縁性基板101全面に画素
電極11となるITO膜108をスパッタ法等により5
0nm程度の膜厚で堆積し、図5及び図6(d)に示す
ように、第4のマスクを用いて、不要なITO膜108
をウェットエッチングし、ソース電極10と画素電極1
1を接続すると共に、ドレイン電極9とドレインバスラ
イン4を接続する。なお、本実施例では、画素電極11
としてITO膜108を用いた例を記載しているが、I
TO膜108の他に、ZnO、ITOのSnの代わりに
ZnOを用いたもの等を使用することもできる。
【0038】そして最後に、ITO膜108をマスクと
して、a−Si層104とゲート絶縁膜103とをドラ
イエッチングによって除去することによって、図6
(d)に示す構造のアクティブマトリクス基板を製造す
ることができる。
【0039】ここで、ITO膜108はエッチングマス
クとして使用される。また、a−Si層104及びゲー
ト絶縁膜103を除去する際、第1のパッシベーション
膜105及び第2のパッシベーション膜107も除去す
る。また、スリット8では、露出している第1のパッシ
ベーション膜105、第2のパッシベーション膜10
7、a−Si層104及びゲート絶縁膜103が除去さ
れ、a−Si層104がTFT毎に分離される。
【0040】本実施例の方法で製造した場合、図1の回
路図に示されるゲート端子部14、ドレイン端子部15
及びストレージキャパシタ部18の構造は、それぞれ図
7乃至図9に示す構造となる。なお、図7乃至図9の
(a)乃至(d)は、図6の(a)乃至(d)と対応す
る工程における断面を示したものである。
【0041】ゲート端子部14については、図6(c)
に示される工程で、積層体のa−Si層104の表面を
露出させたときに、図7(c)に示されるように、a−
Si層104が同様に露出する。その後、透明絶縁性基
板101全面にITO膜108をスパッタ法等により堆
積し、上記第4のマスクを用いて、ゲート端子部14に
形成されたITO膜108はウェットエッチングにより
除去される。その後、図6(d)に示されるようなIT
O膜108をマスクとしたドライエッチングを行ったと
きに、図7(d)に示されるようにゲート端子部14で
はa−Si層104とゲート絶縁膜103とがドライエ
ッチングによって除去され、その下のゲート電極層10
2が露出し、ゲート端子部14が完成する。なお、この
ドライエッチングの際に、ゲート端子部14の近傍では
ITO膜108が存在しないので、第2のパッシベーシ
ョン膜107もドライエッチングに曝されて膜厚が減少
する。
【0042】ドレイン端子部15では、図6(c)に示
される工程で、積層体のa−Si層104の表面を露出
させたときに、図8(c)に示されるように、ドレイン
電極層106が露出する。その後、透明絶縁性基板10
1全面にITO膜108をスパッタ法等により堆積し、
上記第4のマスクを用いて、ドレイン端子部15にはそ
の開口を介してドレイン電極層106に接続されたIT
O膜108が残される。その後、図6(d)に示される
ようなITO膜108をマスクとしたドライエッチング
を行ったときに、図8(d)に示されるようにドレイン
端子部15の周辺部分ではITO膜108が形成されて
いない第2のパッシベーション膜107がドライエッチ
ングを受けて膜厚が減少する。このようにして、図8
(d)に示されるドレイン端子部15が完成する。
【0043】ストレージキャパシタ部18では、図9
(c)に示される工程の後、透明絶縁性基板101全面
にITO膜108をスパッタ法等により堆積し、上記第
4のマスクを用いて不要なITO膜108をウェットエ
ッチングし、積層体のゲート電極層102の上方に一端
が延在する画素電極11が形成される。その後、図6
(d)に示されるようなITO膜108をマスクとした
ドライエッチングを行ったときに、図9(c)に示され
るように隣接する画素電極11間の第2のパッシベーシ
ョン膜107がドライエッチングに曝されて膜厚が減少
する。このようにして、ストレージキャパシタ部18で
は、ゲート電極層102と蓄積容量電極(容量電極層)
となるITO膜108との間に第1及び第2のパッシベ
ーション膜105、107を挟み込んだ構造が形成され
る。
【0044】このように、本実施例のアクティブマトリ
クス基板によれば、透明絶縁性基板101上に略重なる
ように堆積されたゲート電極層102、ゲート絶縁膜1
03及びa−Si層104の積層体を有し、この積層体
を覆うように上記透明絶縁性基板101上に第1のパッ
シベーション膜105を形成し、この第1のパッシベー
ション膜105上にドレイン電極層106を形成し、こ
のドレイン電極層106を覆うように上記第1のパッシ
ベーション膜105上に第2のパッシベーション膜10
7を形成し、上記a−Si層104を露出させるソース
開口部7及びドレイン開口部6を上記第1及び上記第2
のパッシベーション膜105及び107に形成し、上記
第2のパッシベーション膜107上に形成され上記ソー
ス開口部7を介して上記a−Si層104の他端と電気
的に接続されたソース電極10を形成し、上記第2のパ
ッシベーション膜107上に形成され一端が上記ソース
電極10に一体的に接続された画素電極11を形成して
いるので、ゲート電極2、ドレイン電極9及び画素電極
11が互いに絶縁膜によって層間分離されると共に、積
層体のa−Si層104の表面及び側壁を第1のパッシ
ベーション膜105と第2のパッシベーション膜107
とで覆ったアクティブマトリクス基板を形成することが
できる。したがって、従来のa−Si層の側面へのIT
O膜との接触を防止することができ、薄膜トランジスタ
とこの薄膜トランジスタが形成されるアクティブマトリ
クス基板の長期信頼性を向上させることができる。さら
に、液晶表示装置として構成した場合には、従来のa―
Si層と液晶材との接触を防止することができる。
【0045】さらに、本実施例のアクティブマトリクス
基板の製造方法によれば、ゲート電極102、ゲート絶
縁膜103及びa−Si膜104の積層体を形成し、第
1のパッシベーション膜105でこの積層体を覆い、第
1のパッシベーション膜105の上にドレイン電極層1
06を形成し、このドレイン電極層106と第1のパッ
シベーション膜105とを覆う第2のパッシベーション
膜107を形成し、a−Si膜104を露出させるソー
ス/ドレイン開口部7及び6を第1及び第2のパッシベ
ーション膜105及び107に形成し、上記ソース開口
部7を介して上記a−Si層104の他端と電気的に接
続されたソース電極10を第2のパッシベーション膜1
07上に形成するとともに、一端が上記ソース電極10
に一体的に接続された画素電極11を第2のパッシベー
ション膜107上に形成している。
【0046】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、4枚のマスクのみでゲー
ト電極2、ドレイン電極9及び画素電極11が互いに絶
縁膜によって層間分離されると共に、a−Si層104
の表面及び側壁を第1のパッシベーション膜105と第
2のパッシベーション膜107とで完全に覆ったチャネ
ル保護型アクティブマトリクス基板を形成することがで
き、従来の製造方法に比べて、少なくとも1PR分工程
を簡略化することができる。
【0047】また、本実施例の方法で製造した場合、ゲ
ート端子部14、ドレイン端子部15及びストレージキ
ャパシタ部18の構造はそれぞれ図7乃至図9に示す構
造となる。なお、図7乃至図9の(a)乃至(d)は、
図6の(a)乃至(d)と同一の工程における断面を示
すものである。
【0048】ゲート端子部14、ドレイン端子部15及
びストレージキャパシタ部18が図に示す構造となるの
は、図6(d)の工程で、ITO膜108をエッチング
マスクとして第1のパッシベーション膜105、第2の
パッシベーション膜107、a−Si層104及びゲー
ト絶縁膜103を除去しているためであり、ゲート端子
部14はゲート電極層102が露出し、ドレイン端子部
15はドレイン電極層106の上にITO膜108が積
層された構造となり、また、ストレージキャパシタ部1
8は、ゲート電極層102と蓄積容量電極となるITO
膜108との間に第1及び第2のパッシベーション膜1
05、107を挟み込んだ構造となる。また、ゲートバ
スライン1上に設けられたスリット8によって、a−S
i層104がTFT毎に分離される。また、液晶のコモ
ン電極13にコモン電位を供給するコモン電位供給端子
19もゲート端子部14やドレイン端子部15と同様の
構造となるように製造できる。
【0049】[実施例2]次に、本発明の第2の実施例
に係るチャネル保護型のアクティブマトリクス基板及び
その製造方法について、図10を参照して説明する。図
10は、本発明の第2の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した工程断面図であ
り、第1の実施例に係る図2乃至図5のA−A´線にお
ける断面に相当する個所の断面を示したものである。な
お、第2の実施例と前記した第1の実施例との相違点
は、チャネル保護膜となる第2のパッシベーション膜1
07の上に更に有機層間膜107aを堆積して基板の平
坦化を同時に行うことであり、その他の構造、材料、膜
厚、製法等は前記した第1の実施例と同様である。
【0050】第2の実施例に係るアクティブマトリクス
基板の製造方法について説明すると、まず、第1の実施
例と同様に、ガラス等の透明絶縁性基板101上にT
i、Al等を積層したゲート電極層102と、SiNx
等のゲート絶縁膜103と、半導体層となるa−Si層
104とを順次堆積し、その後、図10(a)に示すよ
うに、第1のマスクを用いて、ゲート電極2及びゲート
バスライン1を形成する。
【0051】ここで、ゲートバスライン1を形成すると
は、ゲートバスライン1として機能するゲート電極層1
02、ゲート絶縁膜103及びa−Si膜104の積層
体を形成することである。
【0052】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105をプラズマC
VD法等により、ドレイン電極層106となるTi、C
r、Mo等の下地金属とAl等の積層膜をスパッタ法等
により成膜し、その後、図10(b)に示すように、第
2のマスクを用いて、ドレインバスライン4以外の金属
層をドライエッチングによって除去し、続いて、基板全
面にSiO2等の第2のパッシベーション膜107を成
膜する。
【0053】ここで、第1の実施例では、第2のパッシ
ベーション膜107をチャネル保護に必要な膜厚として
0.2μmの膜厚で形成したが、本実施例では、この第
2のパッシベーション膜107の上に更に有機層間膜1
07aを堆積して基板の平坦化を同時に行うことを特徴
としている。
【0054】有機層間膜107aとしては、例えば、ア
クリル樹脂、BCB(ベンゾシクロブテン)やポリイミ
ド等の有機材料を用い、0.2〜1.0μm程度の膜厚
でこれらの有機材料を堆積することによって、図10
(c)に示すように、基板を平坦化することができる。
このような有機層間膜107aを設けることによって、
TFTの段差により液晶の配向状態が不均一になるとい
う問題を回避することができる。
【0055】つまり、有機層間膜107aを設けること
によって、TFTの段差が軽減され、液晶の配向状態を
より均一にすることができる。
【0056】また、平坦化を行う他の方法として、図示
していないが、例えば、第2のパッシベーション膜10
7としてSiO2の成膜レート、成膜温度等の成膜条件
を変えて、膜質が粗な膜を形成する方法や、緻密なSi
2膜の上に粗なSiO2膜を2層構造で形成する方法等
がある。
【0057】また、SiO2の成膜レートを変える場合
は、通常、100nm/min程度で成膜するところを
200nm/min程度に大きくすることによって平坦
化することが可能となる。このように成膜速度を大きく
することによって、成膜時間が短くできる。
【0058】また、SiO2の膜質が粗くなることによ
って絶縁膜としての機能が低下する場合には、まず、下
地に通常の成膜レートで緻密なSiNx膜を0.1μm
程度堆積し、その後成膜レートを大きくして1μm程度
堆積することによって、チャネル保護と平坦化の両方の
機能を持たせることが可能となる。
【0059】続いて、図10(c)に示すように、第3
のマスクを用いて、a−Si層104上部のソース開口
部7及びドレイン開口部6と、ゲートバスライン1上部
のスリット8と(図示せず)、ドレインバスライン4上
部のコンタクトホール5と、を形成する。次に、a−S
i層104とのオーミック接続を得るために、PH3
ラズマ雰囲気中でリンをa−Si層104に拡散させて
その表層にn+層を形成する。その後、透明絶縁性基板
101全面に画素電極11となるITO膜108を堆積
し、図10(d)に示すように、第4のマスクを用い
て、ソース電極10と画素電極11とを、ドレイン電極
9とドレインバスライン4とを、それぞれ接続する。
【0060】そして最後に、ITO膜108をマスクと
して、a−Si層104とゲート絶縁膜103とをドラ
イエッチングによって除去することによって、図10
(d)に示す構造のアクティブマトリクス基板を製造す
ることができる。
【0061】上述したように、本実施例の製造方法によ
れば、a−Si層104の保護をより確実にすると共
に、薄膜トランジスタの段差を小さくすることができ
る。このように、段差を小さくして基板を平坦化するこ
とによって、対向基板との間隔を均一にすることがで
き、基板間に挟持される液晶の配向状態を均一にするこ
とができるという効果がある。
【0062】また、本実施例のアクティブマトリクス基
板によれば、第2のパッシベーション膜107上に基板
を平坦化する有機層間膜107aが形成されているの
で、第1の実施例と比較して、a−Si層104の保護
をより確実にすることができる。
【0063】さらに、本実施例の製造方法によれば、第
1の実施例と同様に4枚のマスクのみで、ゲート電極
2、ドレイン電極9及び画素電極11が互いに絶縁膜に
よって層間分離されると共に、a−Si層104の表面
及び側壁を第1のパッシベーション膜105と第2のパ
ッシベーション膜107と有機層間膜107aで完全に
覆ったチャネル保護型アクティブマトリクス基板を形成
することができ、従来の製造方法に比べて、少なくとも
1PR分工程を簡略化することができる。
【0064】[実施例3]次に、図11乃至図16を参
照して、本発明の第3の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図11乃
至図14は、第3の実施例に係るアクティブマトリクス
基板の製造工程を模式的に示した上面図であり、1画素
を抜き出したものである。また、図15は、第3の実施
例に係るアクティブマトリクス基板の製造工程を模式的
に示した工程断面図であり、図11乃至図14のC−C
´線における断面を示すものである。また、図16は、
第3の実施例に係るアクティブマトリクス基板のゲート
ストレージ部(図11のD−D´)の製造工程を模式的
に示した工程断面図である。
【0065】本実施例と前記した第1の実施例との相違
点は、本実施例では、ゲートバスライン上の所定の位置
に、第1のパッシベーション膜105を介して容量電極
層110となる金属を積層し(図12参照)、ストレー
ジキャパシタ部18の容量を大きくするものであり、そ
の他の構造は前記した第1の実施例と同様である。
【0066】図11乃至15を参照して、横電界(T
N)方式のアクティブマトリクス基板の製造方法につい
て説明する。まず、ガラス等の透明絶縁性基板101上
にCr、Ti、Mo等の下地金属とAl等を積層したゲ
ート電極層102と、SiNx等のゲート絶縁膜103
と、半導体層となるa−Si層104と、を順次堆積す
る。その後、図11及び図15(a)に示すように、第
1のマスクを用いて、ゲート電極2及びゲートバスライ
ン1を形成する。
【0067】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105及びドレイン
電極層106となるTi、Cr、Mo等の下地金属とA
l等の積層膜を順次成膜する。その後、図12及び図1
5(b)に示すように、第2のマスクを用いて、ドレイ
ンバスライン4を形成するが、本実施例では、ストレー
ジキャパシタ部18の蓄積容量電極として、このドレイ
ン電極層106を用い、容量の向上を図ることを特徴と
している。
【0068】ここで、ドレインバスライン4を形成する
とは、ドレインバスライン4として機能するドレイン電
極層106を形成することである。また、本実施例で
は、このドレイン電極層106を形成するときに、隣接
するドレインバスライン4間に位置するゲートバスライ
ン1の上方に容量電極層110を同時に形成している。
この容量電極層110はゲート電極層102との間に形
成されるストレージキャパシタ部18の蓄積容量電極と
して機能する。
【0069】次に、透明絶縁性基板101全面にSiO
2等の第2のパッシベーション膜107を成膜し、図1
3及び図15(c)に示すように、第3のマスクを用い
て、a−Si層104上部のソース開口部7及びドレイ
ン開口部6と、ゲートバスライン1上部のスリット8
と、ドレインバスライン4上部のコンタクトホール5
と、蓄積容量電極110上部のストレージキャパシタ用
開口部12と、を形成する。次に、a−Si層104と
のオーミック接続を得るために、PH3プラズマ雰囲気
中でリンをa−Si層104に拡散させてa−Si層1
04の表層にn+層を形成する。
【0070】その後、透明絶縁性基板101全面に画素
電極11となるITO膜108を堆積し、図14及び図
15(d)に示すように、第4のマスクを用いて、ソー
ス電極10と画素電極11とを、ドレイン電極9とドレ
インバスライン4とを、それぞれ接続すると共に、蓄積
容量電極の接続配線を形成する。そして、ITO膜10
8をマスクとして、a−Si層104とゲート絶縁膜1
03とをエッチング除去し、図15(d)に示す構造の
アクティブマトリクス基板を製造することができる。
【0071】ここで、容量電極層110と画素電極11
とはストレージキャパシタ用開口部12を介して接続す
る。また、本実施例においても、このエッチング除去の
際にスリット8のa−Si層104とゲート絶縁膜10
3とがエッチング除去され、a−Si層104がTFT
毎に分離される。
【0072】また、本実施例の方法で製造した場合のス
トレージキャパシタ部18は、図16に示す構造とな
る。これは、図15(b)の工程で、ストレージキャパ
シタ部18の領域にドレイン電極層106を残している
ためであり、ゲート電極層102と蓄積容量電極110
との間には、第1のパッシベーション膜105のみが挟
み込まれた構造となり、前記した第1の実施例よりも蓄
積容量を大きくすることができる。
【0073】ここで、図15(b)の工程は、ドレイン
電極層106を形成する工程である。また、本実施例で
は第1の実施例と比較して対向する電極間の距離が短縮
される。
【0074】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、4枚のマスクのみでゲー
ト電極層102最上層に配置されたチャネル保護型アク
ティブマトリクス基板を形成することができ、ドレイン
電極層106及び画素電極11が層間分離され、ITO
膜108が、従来の製造方法に比べて、少なくとも1P
R分工程を簡略化することができる。
【0075】しかも、容量電極層110はドレイン電極
層106の形成工程で同時に形成し、容量電極層110
と画素電極11とを接続するストレージキャパシタ用開
口部12はソース/ドレイン開口部7及び6の形成工程
で同時に形成しているので、マスクパターンを変更する
だけでマスクの数を増やすことなく、ストレージキャパ
シタ部18での蓄積容量を第1の実施例と比較して増加
させることができる。
【0076】更に、前記した第2の実施例と同様に、第
1又は第2のパッシベーション膜の膜厚を厚くしたり、
SiO2の成膜条件を適宜変更したり、異なる膜質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
【0077】また、有機層間膜を形成することによって
も、平坦化を図ることができる。
【0078】[実施例4]次に、図17乃至図22を参
照して、本発明の第4の実施例に係る横電界方式のチャ
ネル保護型アクティブマトリクス基板及びその製造方法
について説明する。図17は、本発明の第4の実施例に
係るTN方式液晶表示装置用アクティブマトリクス基板
の回路図であり、図18乃至図21は、本発明の第4の
実施例に係るアクティブマトリクス基板の製造工程を模
式的に示した上面図であり、1画素を抜き出したもので
ある。また、図22は、本発明の第4の実施例に係るア
クティブマトリクス基板の製造工程を模式的に示した工
程断面図であり、図18乃至図21のE−E´線におけ
る断面を示したものである。
【0079】本実施例と前記した第1の実施例との相違
点は、本実施例では、櫛歯状に形成された共通電極(コ
モン電極)と画素電極との間の電界で液晶の配向を制御
する横電界方式のアクティブマトリクス基板に本発明の
製造方法を適用したものであり、基本的な製造方法は前
記した第1の実施例と同様である。
【0080】図18乃至図22を参照して、横電界方式
のアクティブマトリクス基板の製造方法について説明す
る。まず、ガラス等の透明絶縁性基板101上にCr、
Ti、Mo等の下地金属とAl等を積層したゲート電極
層102と、SiNx等のゲート絶縁膜103と、半導
体層となるa−Si層104と、を順次堆積する。その
後、図18及び図22(a)に示すように、第1のマス
クを用いて、ゲート電極2、ゲートバスライン1及びコ
モン電極13となる領域にレジストパターンを形成し、
レジストパターンで覆われていない領域のゲート電極層
102、ゲート絶縁膜103及びa−Si層104をド
ライエッチングにより除去する。
【0081】その後、複数のゲートバスライン1と、こ
の複数のゲートバスライン1の間に配置され櫛歯状のコ
モン電極13とが形成される。ゲートバスライン1の一
部は、ゲート電極2として機能することになる。
【0082】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105をプラズマC
VD法等により、ドレイン電極層106となるTi、C
r、Mo等の下地金属とAl等との積層膜をスパッタ法
等により成膜後、図19及び図22(b)に示すよう
に、第2のマスクを用いて、ドレインバスライン4及び
画素電極11を形成する。
【0083】ここで、ドレインバスライン4は、ゲート
バスライン1と交差する方向に延在しており、ゲートバ
スライン1とコモン電極13との間の第1のパッシベー
ション膜105上で分岐して、ゲート電極2の近傍まで
延在している。画素電極11は、複数のドレインバスラ
イン4の間に配置され、櫛歯状に形成されている。
【0084】次に、基板全面にSiO2等の第2のパッ
シベーション膜107を成膜し、続いて、図20及び図
22(c)に示すように、第3のマスクを用いて、a−
Si層104上部のソース開口部7及びドレイン開口部
6と、ゲートバスライン1上部のスリット8と、ドレイ
ンバスライン4及び画素電極11の上部のコンタクトホ
ール5と、を形成する。
【0085】次に、a−Si層104とのオーミック接
続を得るために、リンをa−Si層104に拡散させ、
その表層にn+層を形成する。その後、透明絶縁性基板
101全面に画素電極11となるITO膜108を堆積
し、図21に示すように、第4のマスクを用いて、所定
の配線を形成する。そして最後に、ITO膜108をマ
スクとして、a−Si層104とゲート絶縁膜103と
をドライエッチングによって除去することによって、図
22(d)に示す構造のアクティブマトリクス基板を製
造することができる。
【0086】ここで、所定の配線は、ソース開口部7及
びコンタクトホール5を介してa−Si層104と画素
電極11とを接続し、ドレイン開口部6及びコンタクト
ホール5を介してa−Si層104とドレインバスライ
ン4とを接続する。
【0087】また、本実施例においても、このエッチン
グの際にスリット8のa−Si層104とゲート絶縁膜
103とがエッチング除去され、a−Si層104がT
FT毎に分離される。
【0088】このように、本実施例の製造方法によれ
ば、横電界方式の液晶表示装置に用いられるアクティブ
マトリクス基板も、4枚のマスクのみで製造することが
でき、従来の製造方法に比べて、少なくとも1PR分工
程を簡略化することができる。
【0089】更に、前記した第2の実施例と同様に、第
1及び第2のパッシベーション膜の膜厚を厚くしたり、
SiO2の成膜条件を適宜変更したり、異なる材質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
【0090】[実施例5]次に、図23乃至図34を参
照して本発明の第5の実施例に係る縦電界(TN)方式
のチャネル保護型アクティブマトリクス基板及びその製
造方法について説明する。図23は、本発明の第5の実
施例に係るアクティブマトリクス基板の回路図であり、
図24乃至図27は、本発明の第5の実施例に係るアク
ティブマトリクス基板の製造工程を模式的に示した上面
図であり、1画素を抜き出したものである。図28及び
図29は、それぞれ本実施例で採用する階段状のフォト
レジストを用いたゲートバスライン及びゲート電極のパ
ターン形成方法を説明するための製造工程を模式的に示
した工程断面図であり、図24のH−H´線における断
面を示したものである。また、図30は、本発明の第5
の実施例に係るアクティブマトリクス基板の製造工程を
模式的に示した工程断面図であり、図24乃至図27の
F−F´線における断面を示したものである。また、図
31乃至図33は、それぞれ本発明の第5の実施例に係
るアクティブマトリクス基板のゲート端子部、ドレイン
端子部、ゲートストレージ部(図24のG−G´線)の
製造工程を模式的に示した工程断面図である。図34
は、本発明の第5の実施例に係るアクティブマトリクス
基板のゲート・ドレイン接続部の構造を模式的に示した
断面図である。
【0091】この第5の実施例と前記した第1の実施例
との相違点は、ゲートバスライン1とゲートバスライン
1から分岐するゲート電極2の近傍の断面形状を異なら
せたことと、このようなお互いに異なる断面形状に製造
するための製造方法を採用していることにある。さら
に、本実施例のアクティブマトリクス基板では、ゲート
端子部14及びドレイン端子部15に保護素子部22を
備えていることにある。その他の構造、材料、膜厚、製
法等は前記した第1の実施例と同様である。
【0092】本実施例のアクティブマトリクス基板は、
第1の実施例の回路図である図1と同様な構成に加え
て、図23の回路図に示すように、ゲートバスライン1
及びドレインバスライン4とそれぞれ平行に形成され透
明絶縁性基板101の周辺部に配置された保護バスライ
ン(コモンバスライン)23と、この保護バスライン2
3と各ゲート端子部14及び各ドレイン端子部15との
間に形成された保護素子部22と、保護バスライン23
に電位を与える保護端子部(コモン電位供給端子)24
を備えている。保護素子部22は、ダイオード接続した
一対のトランジスタで構成されており、各ゲート端子部
14及び各ドレイン端子部15と保護バスライン23と
の間にそれぞれダイオードの順方向及び逆方向に接続さ
れている。この保護素子部22のトランジスタは、表示
領域のトランジスタ部16の製造工程で同時に形成され
る。
【0093】すなわち、本実施例のアクティブマトリク
ス基板は、透明絶縁性基板101上に形成された、ゲー
ト電極層102、ゲート絶縁膜103及びa−Si層1
04が略重なるように堆積された積層体と、この積層体
を覆うように上記透明絶縁性基板101上に形成された
第1のパッシベーション膜105と、この第1のパッシ
ベーション膜105上に上記積層体と交差する方向に形
成されたドレイン電極層106と、上記ドレイン電極層
106を覆うように上記第1のパッシベーション膜10
5上に形成された第2のパッシベーション膜107と、
上記第1及び上記第2のパッシベーション膜105及び
107に形成され上記a−Si層104を露出させるソ
ース開口部7及びドレイン開口部6と、上記第2のパッ
シベーション膜107に形成され上記ドレイン電極層1
06を露出させるコンタクトホール5と、上記ゲート配
線層102を露出させるコンタクトホールと、上記第2
のパッシベーション膜107上に形成され上記ドレイン
開口部6及び上記コンタクトホール5を介して上記a−
Si層104の一端とドレイン電極層106とを電気的
に接続するITO膜から構成されるドレイン電極9と、
上記第2のパッシベーション膜107上に形成され上記
ソース開口部7を介して上記a−Si層104の他端と
電気的に接続されたITO膜から構成されるソース電極
10と、上記第2のパッシベーション膜107上に形成
され一端が上記ソース電極10に一体的に接続され、他
端が隣接する画素のゲートまで延在するITO膜108
から構成される画素電極11とを備えることを特徴とし
ている。
【0094】ここで、ゲート電極層102、ゲート絶縁
膜103及びa−Si層104が略重なるように堆積さ
れた積層体は、ゲートバスライン1及びゲート電極2に
対応する。ドレイン電極層106は、ドレインバスライ
ン4に対応する。
【0095】本実施例のアクティブマトリクス基板で
は、第1乃至第4の実施例で採用していたスリットは存
在しない。
【0096】本実施例のアクティブマトリクス基板の製
造方法について、図24乃至図33を参照して説明す
る。まず、ガラス等の透明絶縁性基板101上にCr、
Ti、Mo等の下地金属とAl等を積層したゲート電極
層102と、SiNx(シリコン窒化膜)等のゲート絶
縁膜103と、半導体層となるa−Si層104とを順
次堆積する。
【0097】次に、本実施例では、第1のマスクを用い
て図28(a)に示すように、断面が階段状のフォトレ
ジスト膜111を形成する。ここでは、ゲートバスライ
ン1として機能するゲート電極層102の上方は薄く、
ゲートバスライン1から分岐するゲート電極2として機
能するゲート電極層102の上方は厚く、断面形状が階
段状になるようにフォトレジスト膜111をa−Si層
104上に形成する。このような断面が階段状のフォト
レジスト膜は、ハーフトーン露光法により形成すること
ができる。
【0098】ハーフトーン露光法には、例えばハーフト
ーン露光用マスクを用いる。このハーフトーン露光用マ
スクには、完全に光が透過しない部分と、ある程度の光
量が透過する部分と、ほぼ完全に光が透過する部分が形
成されている。完全に光が透過しない部分の直下のレジ
ストは全く露光されないので、図28(a)に示されて
いるレジスト膜111の厚い部分が形成される。ある程
度の光量が透過する部分の直下のレジストは、膜厚の一
部だけ露光されるので、図28(a)に示されているレ
ジスト膜111の薄い部分が形成される。ほぼ完全に光
が透過する部分の直下のレジストは膜厚の全てが露光さ
れるので、図28(a)に示されているレジスト膜11
1のない部分が形成される。したがって、ハーフトーン
露光法によれば、膜厚が異なる、すなわち断面が階段状
のレジスト膜111が形成できる。
【0099】次に、図28(b)に示すように、フォト
レジスト膜111で覆われていない領域のゲート電極層
102、ゲート絶縁膜103及びa−Si層104をド
ライエッチングにより除去する。次に、この透明絶縁性
基板101をO2プラズマ処理することによりフォトレ
ジスト膜111の膜厚を減少させて、ゲートバスライン
1として機能するゲート電極層102の上方の薄いフォ
トレジスト膜111の部分を除去し、図28(c)に示
すようにa−Si層104を露出させる。さらに、図2
9(a)に示すように、残されているフォトレジスト膜
111をマスクに、a−Si層104及びゲート絶縁膜
103をドライエッチングにより除去する。このとき、
ゲート電極2として機能するゲート電極層102の上に
はゲート絶縁膜103及びa−Si層104が残されて
おり、ここには積層体が形成されている。その後、図2
9(b)、図24及び図30(a)に示すように、フォ
トレジスト膜111を除去する。
【0100】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105をプラズマC
VD法等により、ドレイン配線層106となるTi、C
r、Mo等の下地金属とAl等との積層膜をスパッタ法
等により成膜する。第1のパッシベーション膜105
は、ゲートバスライン1においてはゲート電極層102
を覆い、ゲート電極2においてはa−Si層104、ゲ
ート絶縁膜103及びゲート電極層102の積層体を覆
うように、透明絶縁性基板101上に形成される。
【0101】成膜後、図25及び図30(b)に示すよ
うに、第2のマスクを用いて、ドレインバスライン4を
覆うようにレジストパターンを形成し、ドライエッチン
グによって不要な金属層をエッチング除去し、ドレイン
バスライン4として機能するドレイン金属層106を形
成する。
【0102】次に、透明絶縁性基板101全面にSiO
2等の第2のパッシベーション膜107を成膜する。続
いて、図26及び図30(c)に示すように、第3のマ
スクを用いて、a−Si層104上部のソース開口部7
及びドレイン開口部6と、ドレインバスライン4上部の
コンタクトホール5と、を形成するためのレジストパタ
ーンを形成し、露出した第2のパッシベーション膜10
7及び第1のパッシベーション膜105をドライエッチ
ングにより除去し、ソース開口部7、ドレイン開口部6
及び所定のコンタクトホール5を形成する。次に、a−
Si層104とのオーミック接続を得るために、透明絶
縁性基板101をPH3プラズマ雰囲気中に保持し、リ
ンをa−Si層104に拡散させ、その表層にn+層を
形成する。
【0103】その後、透明絶縁性基板101全面に画素
電極11となるITO膜108をスパッタ法等により堆
積し、図27及び図30(d)に示すように、第4のマ
スクを用いて、不要なITO膜108をウェットエッチ
ングし、ソース電極10と画素電極11を接続すると共
に、ドレイン電極9とドレインバスライン4を接続す
る。このようにして、図30(d)に示す構造のアクテ
ィブマトリクス基板を製造することができる。
【0104】本実施例の方法で製造した場合、図23の
回路図に示されるゲート端子部14、ドレイン端子部1
5及びストレージキャパシタ部18の構造は、それぞれ
図31乃至図33に示す構造となる。なお、図31乃至
図33の(a)乃至(d)は、図30の(a)乃至
(d)と同一の工程における断面を示すものである。
【0105】ゲート端子部14では、図30(c)に示
される工程で、第1及び第2のパッシベーション膜10
5及び107がエッチングされ、積層体のa−Si層1
04の表面を露出させたときに、図31(c)に示され
るように、ゲート電極層102が露出する。その後、透
明絶縁性基板101全面にITO膜108をスパッタ法
等により堆積し、上記第4のマスクを用いて、ゲート端
子部14にはその開口を介してゲート電極層102に接
続されたITO膜108が残される。このようにして、
図31(d)に示されるドレイン端子部15が完成す
る。
【0106】さらに、ドレイン端子部15では、図30
(c)に示される工程で、第1及び第2のパッシベーシ
ョン膜105及び107がエッチングされ、積層体のa
−Si層104の表面を露出させたときに、図32
(c)に示されるように、第2のパッシベーション膜1
07がエッチングされてドレイン電極層106が露出す
る。その後、透明絶縁性基板101全面にITO膜10
8をスパッタ法等により堆積し、上記第4のマスクを用
いて、ドレイン端子部15にはその開口を介してドレイ
ン電極層106に接続されたITO膜108が残され
る。このようにして、図32(d)に示されるドレイン
端子部15が完成する。
【0107】ストレージキャパシタ部18では、図33
(c)に示される工程の後、透明絶縁性基板101全面
にITO膜108をスパッタ法等により堆積し、上記第
4のマスクを用いて不要なITO膜108をウェットエ
ッチングし、ゲートバスライン1の上方に一端が延在す
る画素電極11が形成される。このようにして、ストレ
ージキャパシタ部18では、ゲート電極層102と蓄積
容量電極となるITO膜108との間に第1及び第2の
パッシベーション膜105及び107を挟み込んだ構造
が形成される。本実施例のストレージキャパシタ部18
において、ゲートバスライン1には、図9(d)に示さ
れる第1の実施例のようにa−Si層及びゲート絶縁膜
が存在しないので、画素電極11をゲート電極層102
との間隔を狭くしながら対向させている。
【0108】さらに、本実施例の方法で製造した場合、
図23の回路図に示される回路接点A、B及びCの部分
の構造は、図34に示す構造となる。ゲートバスライン
1と平行に形成されている保護バスライン23は、ゲー
トバスライン1と同時に同層、すなわちゲート電極層1
02と同時に同層で透明絶縁性基板101上に形成さ
れ、ドレインバスライン4と平行に形成されている保護
バスライン23は、ドレインバスライン4と同時に同
層、すなわちドレイン電極層106と同時に同層で第1
のパッシベーション膜105上に形成される。これら保
護バスライン23は回路接点Aで共通接続されて、保護
端子部24に接続される。このとき、各保護バスライン
23はお互いに異なる層に形成されているので、これら
を接続する構成を設けている。ゲートバスライン1と平
行に形成されている保護バスライン23は開口部を除い
て第1及び第2のパッシベーション膜105及び107
で覆われており、ドレインバスライン4と平行に形成さ
れている保護バスライン23は開口部を除いて第2のパ
ッシベーション膜107で覆われており、第2のパッシ
ベーション膜107上に形成したITO膜108でこれ
ら開口部を介してこれら保護バスライン23は接続され
る。回路接点Bや回路接点Cにおいても、ITO膜10
8で接続する同様な構成が採用される。このように、ア
クティブマトリクス基板の中で、ゲート電極層102と
同層の配線とドレイン電極層106と同層の配線とを接
続する箇所は、図34に示すようなITO膜108を介
して接続する構造が採用される。
【0109】このように、本実施例のアクティブマトリ
クス基板によれば、上述した実施例と同様に、ゲート電
極2、ドレイン電極9及び画素電極11が互いに絶縁膜
によって層間分離されると共に、積層体のa−Si層1
04の表面及び側壁を第1のパッシベーション膜105
と第2のパッシベーション膜107とで覆ったアクティ
ブマトリクス基板を形成することができる。したがっ
て、従来のa−Si層の側面へのITO膜との接触を防
止することができ、薄膜トランジスタとこの薄膜トラン
ジスタが形成されるアクティブマトリクス基板の長期信
頼性を向上させることができる。
【0110】また、本実施例では、ゲートバスライン1
として機能するゲート電極層102上は第1及び第2の
パッシベーション膜105及び107が覆っており、第
1乃至第4の実施例のようにa−Si層及びゲート絶縁
膜が存在していない。よって、第2のパッシベーション
膜107上に形成されゲートバスライン1上に延在して
ストレージキャパシタ部18の蓄積容量を大きくするこ
とができる。
【0111】さらに、本実施例のアクティブマトリクス
基板の製造方法によれば、第1の実施例と同様に、4枚
のマスクのみでゲート電極2、ドレイン電極9及び画素
電極11が互いに絶縁膜によって層間分離されると共
に、a−Si層104の表面及び側壁を第1のパッシベ
ーション膜105と第2のパッシベーション膜107と
で完全に覆ったチャネル保護型アクティブマトリクス基
板を形成することができ、従来の製造方法に比べて、少
なくとも1PR分工程を簡略化することができる。すな
わち、第1のマスクで階段状のフォトレジスト膜111
を形成することにより、第1の実施例と同じ枚数のマス
クで実現している。
【0112】加えて、本実施例では、ドレイン端子部1
5だけでなく、ゲート端子部14にも同一工程でITO
膜108を形成することができる。これにより、図34
に示すように、異なる配線層同士をITO膜108での
接続も実現できる。これにより、各ゲート端子部14及
び各ドレイン端子部15への保護素子部22の接続も同
時に実現できる。
【0113】[実施例6]次に、図35乃至図40を参
照して、本発明の第6の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図35乃
至図38は、本発明の第6の実施例に係るアクティブマ
トリクス基板の製造工程を模式的に示した上面図であ
り、1画素を抜き出したものである。また、図39は、
本発明の第6の実施例に係るアクティブマトリクス基板
の製造工程を模式的に示した工程断面図であり、図35
乃至図38のI−I´線における断面を示したものであ
る。また、図40は、本発明の第6の実施例に係るスト
レージキャパシタ部(図35のJ−J´)の製造工程を
模式的に示した工程断面図である。
【0114】本実施例と前記した第5の実施例との相違
点は、本実施例では、前記した第3の実施例のようにゲ
ートバスライン上の所定の位置に、第1のパッシベーシ
ョン膜105を介して容量電極層110となる金属を積
層し、ストレージキャパシタ部18の容量を大きくする
ものであり、その他の構造は前記した第5の実施例と同
様である。
【0115】図35乃至40を参照して、TN方式のア
クティブマトリクス基板の製造方法について説明する。
まず、ガラス等の透明絶縁性基板101上にCr、T
i、Mo等の下地金属とAl等を積層したゲート電極1
02と、SiNx等のゲート絶縁膜103と、半導体層
となるa−Si層104とを順次堆積する。
【0116】次に、第5の実施例に係る図28及び図2
9に示された製造工程と同様に、第1のマスクを用い
て、ゲートバスライン1及びこのゲートバスライン1か
ら分岐するゲート電極2を形成する。ここで、ゲートバ
スライン1として機能するゲート電極層102の上から
は、a−Si層104及びゲート絶縁膜103が除去さ
れており、ゲート電極2として機能するゲート電極層1
02の上にはゲート絶縁膜103及びa−Si層104
が残されており、ここには積層体が形成されている。
【0117】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105及びドレイン
電極層106となるTi、Cr、Mo等の下地金属とA
l等との積層膜を順次成膜する。その後、図36及び図
39(b)に示すように、第2のマスクを用いて、ドレ
インバスライン4として機能するドレイン電極層106
を形成する。本実施例では、第3の実施例と同様に、こ
のドレイン電極層106を形成するときに、隣接するド
レインバスライン4間に位置するゲートバスライン1の
上方に容量電極層110を同時に形成している。この容
量電極層110はゲート電極層102との間に形成され
るストレージキャパシタ部18の蓄積容量電極として機
能する。この容量電極層110を用い、容量の向上を図
ることを特徴としている。
【0118】次に、透明絶縁性基板101全面にSiO
2等の第2のパッシベーション膜107を成膜し、図3
7及び図39(c)に示すように、第3のマスクを用い
て、a−Si層104上部のソース開口部7及びドレイ
ン開口部6と、ドレインバスライン4上部のコンタクト
ホール5と、容量電極層110上部のストレージキャパ
シタ用開口部12と、を形成する。次に、a−Si層1
04とのオーミック接続を得るために、PH3プラズマ
雰囲気中でリンをa−Si層104に拡散させてa−S
i層104表層にn+層を形成する。
【0119】その後、透明絶縁性基板101全面に画素
電極11となるITO膜108を堆積し、図38及び図
39(d)に示すように、第4のマスクを用いて、ソー
ス電極10と画素電極11、ドレイン電極9とドレイン
バスライン4を接続すると共に、容量電極層110と画
素電極11とをストレージキャパシタ用開口部12を介
して接続する。このようにして、図39(d)に示す構
造のアクティブマトリクス基板を製造することができ
る。
【0120】本実施例の方法で製造した場合のストレー
ジキャパシタ部18は、図40に示す構造となる。ま
ず、図39(a)のゲートバスライン1及びゲート電極
2を形成する工程で、ゲートバスライン1として機能す
るゲート電極層102上のa−Si層104及びゲート
絶縁膜103を除去している。次に、このようなゲート
電極層102上に第1のパッシベーション膜105を堆
積させ、さらに、図39(b)のドレイン電極層106
を形成する工程で、ストレージキャパシタ部18の領域
に容量電極層110を残している。こうして、ゲート電
極層102と容量電極層110との間には、a−Si層
104及びゲート絶縁膜103や第2のパッシベーショ
ン膜107を介さずに、第1のパッシベーション膜10
5のみが挟み込まれた構造となり、第5の実施例と比較
して対向する電極間の距離が短縮され、前記した第5の
実施例よりも蓄積容量を大きくすることができる。第5
の実施例は第1の実施例よりも蓄積容量を大きくできる
ものであったが、本実施例ではさらなる蓄積容量の増加
を実現できる。
【0121】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、前記した実施例と同様に
4枚のマスクのみでゲート電極層102、ドレイン電極
層106及び画素電極11が層間分離され、ITO膜1
08が最上層に配置されたチャネル保護型アクティブマ
トリクス基板を形成することができ、従来の製造方法に
比べて、少なくとも1PR分工程を簡略化することがで
きる。しかも、容量電極層110はドレイン電極層10
6の形成工程で同時に形成し、容量電極層110と画素
電極11とを接続するストレージキャパシタ用開口部1
2はソース/ドレイン開口部7及び6の形成工程で同時
に形成しているので、マスクパターンを変更するだけで
マスクの数を増やすことなく、ストレージキャパシタ部
18での蓄積容量を第5の実施例と比較して増加させる
ことができる。
【0122】また、本実施例においても、第5の実施例
と同様に、ドレイン端子部15だけでなく、ゲート端子
部14にも同一工程でITO膜108を形成することが
できる。すなわち、第5の実施例と同様に、図31に示
す製造工程のようにしてゲート端子部14を形成するこ
とができ、図32に示す製造工程のようにしてドレイン
端子部15を形成することができる。これにより、図3
4に示すように、異なる配線層同士をITO膜108で
の接続も実現できる。これにより、各ゲート端子部14
及び各ドレイン端子部15への保護素子部22の接続も
同時に実現できる。
【0123】更に、前記した第2の実施例と同様に、第
1又は第2のパッシベーション膜の膜厚を厚くしたり、
有機層間膜を形成したり、SiO2の成膜条件を適宜変
更したり、異なる膜質の膜を積層した構造にすることに
よって、平坦化を図ることもできる。
【0124】[実施例7]次に、図41乃至図55を参
照して、本発明の第7の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図41乃
至図46は、本発明の第7の実施例に係るアクティブマ
トリクス基板の製造工程を模式的に示した上面図であ
り、1画素を抜き出したものである。また、図47及び
図48は、本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図であ
り、図41乃至図46のK−K´線における断面を示す
ものである。また、図49及び図50はゲート端子部、
図51及び図52はドレイン端子部、図53及び図54
はゲートストレージキャパシタ部(図41のL−L´
線)の製造工程を模式的に示した工程断面図である。図
55は、本発明の第7の実施例に係るアクティブマトリ
クス基板のゲート・ドレイン接続部の構造を模式的に示
した断面図である。
【0125】本実施例のアクティブマトリクス基板で
は、カラーフィルタ層とブラックマトリクスがさらに形
成された構造となっている。前記した第1乃至7の実施
例に係るアクティブマトリクス基板では、TN方式とI
PS方式の違いはあるものの、カラー液晶表示装置を実
現するためのカラーフィルタ層は、対向して液晶を挟持
する対向基板側に形成されるものである。これに対し、
本実施例では、いわゆるCOT(Color filt
er on TFT)構造のアクティブマトリクス基板
に本発明を適用した場合を説明する。
【0126】図41乃至図48を参照して、このCOT
構造のTN方式のアクティブマトリクス基板の製造方法
について説明する。まず、ガラス等の透明絶縁性基板1
01上にCr、Ti、Mo等の下地金属とAl等を積層
したゲート電極層102と、SiNx等のゲート絶縁膜
103と、半導体層となるa−Si層104と、を順次
堆積する。
【0127】次に、第5の実施例と同様に図28及び図
29に示される製造工程により、第1のマスクを用い
て、図41及び図47(a)に示されるようにゲートバ
スライン1及びこのゲートバスライン1から分岐するゲ
ート電極2を形成する。ここで、ゲートバスライン1と
して機能するゲート電極層102の上からは、a−Si
層104及びゲート絶縁膜103が除去されており、ゲ
ート電極2として機能するゲート電極層102の上には
ゲート絶縁膜103及びa−Si層104が残されてお
り、ここには積層体が形成されている。
【0128】次に、透明絶縁性基板101全面に、Si
Nx等の第1のパッシベーション膜105及びドレイン
電極層106となるTi、Cr、Mo等の下地金属とA
l等との積層膜を順次成膜する。その後、図42及び図
47(b)に示すように、第2のマスクを用いて、ドレ
インバスライン4として機能するドレイン電極層106
を形成する。
【0129】次に、隣接するゲートバスライン1及び隣
接するドレインバスライン4で囲まれた画素領域にそれ
ぞれカラーフィルタ層112を形成する。
【0130】赤色層20Rを形成する。次に、緑色層2
0Gを形成する。次に、青色層20Bを形成する。その
後、ブラックマトリクスを形成する。色層形成にはマス
クを4枚使用する。
【0131】次に、透明絶縁性基板101全面に、色層
112及びブラックマトリクス113を覆う平坦化膜1
14を形成する。この平坦化膜114としては、例え
ば、アクリル樹脂、BCB(ベンゾシクロブテン)やポ
リイミド等の有機材料を用い、これらの有機材料を堆積
することによって、図48(a)に示すように、基板を
平坦化することができる。
【0132】次に、図45及び図48(a)に示すよう
に、第3のマスクを用いて、a−Si層104上部のソ
ース開口部7及びドレイン開口部6と、ドレインバスラ
イン4上部のコンタクトホール5と、を形成する。この
とき、ソース開口部7及びドレイン開口部6は、平坦化
膜114、ブラックマトリクス113及びパッシベーシ
ョン膜105を貫通して形成される。ドレインバスライ
ン4のコンタクトホール5は、平坦化膜114及びパッ
シベーション膜105を貫通して形成される。次に、a
−Si層104とのオーミック接続を得るために、PH
3プラズマ雰囲気中でリンをa−Si層104に拡散さ
せてa−Si層104表層にn+層を形成する。
【0133】その後、透明絶縁性基板101全面に画素
電極11となるITO膜108を堆積し、図46及び図
48(b)に示すように、第4のマスクを用いて、ソー
ス電極10と画素電極11、ドレイン電極9とドレイン
バスライン4を接続する。このようにして、図39
(b)に示す構COT構造のアクティブマトリクス基板
を製造することができる。
【0134】本実施例の方法で製造した場合、ゲート端
子部14、ドレイン端子部15及びストレージキャパシ
タ部18の構造は、それぞれ図49及び図50、図51
及び図52、及び図53及び図54に示す構造となる。
なお、図49、図51及び図53の(a)乃至(d)
は、図47の(a)乃至(d)と同一の工程における断
面を示すものであり、図50、図52及び図54の
(a)及び(b)は、図48の(a)及び(b)と同一
の工程における断面を示すものである。
【0135】ゲート端子部14では、図50(a)に示
される工程で、平坦化膜114及び第1のパッシベーシ
ョン膜105がエッチングされ、ゲート電極層102が
露出する。その後、透明絶縁性基板101全面にITO
膜108をスパッタ法等により堆積し、上記第4のマス
クを用いて、ゲート端子部14にはその開口を介してa
−Si層104に接続されたITO膜108が残され
る。このようにして、図50(b)に示されるゲート端
子部14が完成する。
【0136】また、ドレイン端子部15では、図52
(a)に示される工程で、平坦化膜114がエッチング
され、ドレイン電極層106が露出する。その後、透明
絶縁性基板101全面にITO膜108をスパッタ法等
により堆積し、上記第4のマスクを用いて、ドレイン端
子部15にはその開口を介してドレイン電極層106に
接続されたITO膜108が残される。このようにし
て、図52(b)に示されるドレイン端子部15が完成
する。
【0137】さらに、本実施例の方法で製造した場合の
ストレージキャパシタ部18は、図53及び図54に示
す構造となる。まず、図53(a)のゲートバスライン
1及びゲート電極2を形成する工程で、ゲートバスライ
ン1として機能するゲート電極層102上のa−Si層
104及びゲート絶縁膜103を除去している。次に、
このようなゲート電極層102上に第1のパッシベーシ
ョン膜105を堆積させ、第1のパッシベーション膜1
05上に色層112を形成し、ゲート電極層102上の
色層112部分を除去した後の図53(d)のブラック
マトリクス113を形成する工程で、ブラックマトリク
ス113が形成される。さらに、図54(a)に示すよ
うに平坦化膜114が形成され、図54(b)に示すよ
うにITO膜108による画素電極11が形成される。
こうしてストレージキャパシタ部18では、平坦化膜1
14、ブラックマトリクス113及び第1のパッシベー
ション膜105を挟み込んで、画素電極11とゲートバ
スライン1とが対向して蓄積容量が形成される。
【0138】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、前記した実施例と同様に
4枚のマスクのみでゲート電極層102、ドレイン電極
層106及び画素電極11が層間分離され、ITO膜1
08が最上層に配置されたチャネル保護型アクティブマ
トリクス基板を形成することができ、従来の製造方法に
比べて、少なくとも1PR分工程を簡略化することがで
きる。しかも、マスクパターンを変更するだけでマスク
の数を増やすことなく、ストレージキャパシタ部18で
の蓄積容量を第5の実施例と比較して増加させることが
できる。
【0139】また、本実施例においても、第5の実施例
と同様に、ドレイン端子部15だけでなく、ゲート端子
部14にも同一工程でITO膜108を形成することが
できる。すなわち、第5の実施例と同様に、図31に示
す製造工程のようにしてゲート端子部14を形成するこ
とができ(図49及び図50参照)、図32に示す製造
工程のようにしてドレイン端子部15を形成することが
できる(図51及び図52参照)。これにより、図34
に示すように、異なる配線層同士をITO膜108での
接続も実現できる。これにより、各ゲート端子部14及
び各ドレイン端子部15への保護素子部22の接続も同
時に実現できる。
【0140】更に、前記した第2の実施例と同様に、第
1又は第2のパッシベーション膜の膜厚を厚くしたり、
有機層間膜を形成したり、SiO2の成膜条件を適宜変
更したり、異なる膜質の膜を積層した構造にすることに
よって、平坦化を図ることもできる。
【0141】[実施例8]次に、本発明の第8の実施例
に係るアクティブマトリクス基板及びその製造方法につ
いて説明する。本実施例と前記した第7の実施例との相
違点は、本実施例では、前記した第6の実施例のように
ゲートバスライン上の所定の位置に、パッシベーション
膜を介して容量電極層となる金属を積層し、ストレージ
キャパシタ部の容量を大きくするものであり(参考とし
て図36及び図40参照)、その他の構造は前記した第
7の実施例と同様である(参考として図53及び図54
参照)。
【0142】本実施例では、第3の実施例及び第6の実
施例と同様に、ドレインバスラインとして機能するドレ
イン電極層を形成するときに、隣接するドレインバスラ
イン間に位置するゲートバスラインの上方に容量電極層
を同時に形成している(参考として図36及び図40参
照)。この容量電極層はゲート電極層との間に形成され
るストレージキャパシタ部の蓄積容量電極として機能す
る。
【0143】次に、基板には色層、ブラックマトリク
ス、平坦化膜が第7の実施例と同様に形成される(参考
として図53及び図54参照)。さらに、第3のマスク
を用いて、a−Si層上部のソース開口部及びドレイン
開口部と、ドレインバスライン上部のコンタクトホール
と、を形成するときに、容量電極層上部にストレージキ
ャパシタ用開口部を形成する(参考として図37参
照)。
【0144】その後、基板の全面に画素電極となるIT
O膜を堆積し、第4のマスクを用いて、ソース電極と画
素電極、ドレイン電極とドレインバスラインを接続する
と共に、容量電極層と画素電極とをストレージキャパシ
タ用開口部を介して接続する。このようにして、本実施
例の構造のアクティブマトリクス基板を製造することが
できる。
【0145】本実施例の方法で製造した場合のストレー
ジキャパシタ部は、ゲートバスライン及びゲート電極を
形成する工程で、ゲートバスラインとして機能するゲー
ト電極層上のa−Si層及びゲート絶縁膜を除去してい
る。次に、このようなゲート電極層上にパッシベーショ
ン膜を堆積させ、ドレイン電極層を形成する工程で、ス
トレージキャパシタ部の領域に容量電極層を残してい
る。こうして、ゲート電極層と容量電極層との間には、
a−Si層及びゲート絶縁膜を介さずに、パッシベーシ
ョン膜105のみが挟み込まれた構造となり、第7の実
施例と比較して対向する電極間の距離が短縮され、前記
した第7の実施例よりも蓄積容量を大きくすることがで
きる。
【0146】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、前記した実施例と同様に
4枚のマスクのみでゲート電極層、ドレイン電極層及び
画素電極が層間分離され、ITO膜が最上層に配置され
たチャネル保護型アクティブマトリクス基板を形成する
ことができ、従来の製造方法に比べて、少なくとも1P
R分工程を簡略化することができる。しかも、容量電極
層はドレイン電極層の形成工程で同時に形成し、容量電
極層と画素電極とを接続するストレージキャパシタ用開
口部はソース/ドレイン開口部の形成工程で同時に形成
しているので、マスクパターンを変更するだけでマスク
の数を増やすことなく、ストレージキャパシタ部での蓄
積容量を第5の実施例と比較して増加させることができ
る。
【0147】また、本実施例においても、第5の実施例
と同様に、ドレイン端子部だけでなく、ゲート端子部に
も同一工程でITO膜を形成することができる。すなわ
ち、第5の実施例と同様に、図31に示す製造工程のよ
うにしてゲート端子部を形成することができ、図32に
示す製造工程のようにしてドレイン端子部を形成するこ
とができる。これにより、図34に示すように、異なる
配線層同士をITO膜での接続も実現できる。これによ
り、各ゲート端子部及び各ドレイン端子部への保護素子
部の接続も同時に実現できる。
【0148】[実施例9]次に、図56乃至図61を参
照して、本発明の第9の実施例に係るチャネル保護型ア
クティブマトリクス基板及びその製造方法について説明
する。図56は、本発明の第9の実施例に係る液晶表示
装置用アクティブマトリクス基板の回路図である。図5
7乃至図60は、本発明の第9の実施例に係るアクティ
ブマトリクス基板の製造工程を模式的に示した上面図で
あり、1画素を抜き出したものである。また、図61
は、本発明の第9の実施例に係るアクティブマトリクス
基板の製造工程を模式的に示した工程断面図であり、図
57乃至図60のM−M´線における断面を示すもので
ある。
【0149】本実施例と前記した第5の実施例との相違
点は、本実施例では、櫛歯状に形成されたコモン電極と
画素電極との間の電界で液晶の配向を制御する横電界方
式のアクティブマトリクス基板に本発明の製造方法を適
用したものであり、基本的な製造方法は前記した第5の
実施例と同様である。
【0150】本実施例のアクティブマトリクス基板は、
第4の実施例の回路図である図11と同様な構成に加え
て、図56の回路図に示すように、ゲートバスライン1
及びドレインバスライン4とそれぞれ平行に形成され透
明絶縁性基板101の周辺部に配置された保護バスライ
ン(コモンバスライン)23と、この保護バスライン2
3と各ゲート端子部14及び各ドレイン端子部15との
間に形成された保護素子部22を備えている。この保護
バスライン23はコモン電極13とともに図示しないコ
モン電位供給端子(保護端子部)に接続される。保護素
子部22は、ダイオード接続した一対のトランジスタで
構成されており、各ゲート端子部14及び各ドレイン端
子部15と保護バスライン23との間にそれぞれダイオ
ードの順方向及び逆方向に接続されている。この保護素
子部22のトランジスタは、表示領域のトランジスタ部
16の製造工程で同時に形成される。
【0151】図57乃至図61を参照して、横電界方式
のアクティブマトリクス基板の製造方法について説明す
る。まず、ガラス等の透明絶縁性基板101上にCr、
Ti、Mo等の下地金属とAl等を積層したゲート電極
層102と、SiNx等のゲート絶縁膜103と、半導
体層となるa−Si層104と、を順次堆積する。
【0152】次に、本実施例では、第1のマスクを用い
て、断面が階段状のフォトレジスト膜を形成する。ここ
では、ゲートバスライン1として機能するゲート電極層
102の領域の上方は薄く、ゲート電極2として機能す
るゲート電極層102の領域の上方は厚く、断面形状が
階段状になるように、さらにコモン電極13となるゲー
ト電極層102の領域の上方は薄く、フォトレジスト膜
をa−Si層104上に形成する。このような断面が階
段状のフォトレジスト膜は、第5の実施例と同様に、ハ
ーフトーン露光法により形成することができる。
【0153】次に、フォトレジスト膜で覆われていない
領域のゲート電極層102、ゲート絶縁膜103及びa
−Si層104をドライエッチングにより除去する。次
に、この透明絶縁性基板101をO2プラズマ処理する
ことによりフォトレジスト膜の膜厚を減少させて、ゲー
トバスライン1として機能するゲート電極層102及び
コモン電極13として機能するゲート電極層102のそ
れぞれの領域の上方の薄いフォトレジスト膜を除去し、
a−Si層104を露出させる。さらに、残されている
フォトレジスト膜をマスクに、a−Si層104及びゲ
ート絶縁膜103をドライエッチングにより除去し、複
数のゲートバスライン1と複数のゲートバスライン1間
に配置された櫛歯状のコモン電極13とが形成される。
このとき、ゲート電極2として機能するゲート電極層1
02の上にはゲート絶縁膜103及びa−Si層104
が残されており、ここには積層体が形成されている。そ
の後、図57及び図61(a)に示すように、フォトレ
ジスト膜を除去する。
【0154】次に、透明絶縁性基板101の全面に、ゲ
ートバスライン1、コモン電極13及び上記積層体を覆
うSiNx等の第1のパッシベーション膜105をプラ
ズマCVD法等により、ドレイン電極層106となるT
i、Cr、Mo等の下地金属とAl等との積層膜をスパ
ッタ法等により成膜後、図58及び図61(b)に示す
ように、第2のマスクを用いて、ドレインバスライン4
及び画素電極11を形成する。ドレインバスライン4
は、ゲートバスライン1と交差する方向に延在してお
り、ゲートバスライン1とコモン電極13との間の第1
のパッシベーション膜105上で分岐して、ゲート電極
2の近傍まで延在している。画素電極11は、複数のド
レインバスライン4の間に配置され、櫛歯状に形成され
ている。
【0155】次に、基板全面にSiO2等の第2のパッ
シベーション膜107を成膜し、続いて、図59及び図
61(c)に示すように、第3のマスクを用いて、a−
Si層104上部のソース開口部7及びドレイン開口部
6と、ドレインバスライン4及び画素電極11の上部の
コンタクトホール5と、を形成する。
【0156】次に、a−Si層104とのオーミック接
続を得るために、上述した実施例と同様にリンをa−S
i層104に拡散させ、その表層にn+層を形成する。
その後、透明絶縁性基板101全面にITO膜108を
堆積し、図60に示すように、第4のマスクを用いて、
ソース開口部7及びコンタクトホール5を介してa−S
i層104と画素電極11とを接続し、ドレイン開口部
6及びコンタクトホール5を介してa−Si層104と
ドレインバスライン4とを接続する所定の配線を形成す
る。このようにして、図61(d)に示す構造のアクテ
ィブマトリクス基板を製造することができる。
【0157】さらに、本実施例の方法で製造した場合、
図56の回路図に示される回路接点A、B及びCの部分
の構造は、第5の実施例で説明した図34に示す構造と
なる。回路接点A、B及びCでは、第2のパッシベーシ
ョン膜107上に形成するITO膜108で接続する構
成が採用される。このように、本実施例においても、ア
クティブマトリクス基板の中で、ゲート電極層102と
同層の配線とドレイン電極層106と同層の配線とを接
続する箇所は、図34に示すようなITO膜108を介
して接続する構造が採用される。
【0158】このように、本実施例の製造方法によれ
ば、横電界方式の液晶表示装置に用いられるアクティブ
マトリクス基板も、4枚のマスクのみで製造することが
でき、従来の製造方法に比べて、少なくとも1PR分工
程を簡略化することができる。
【0159】また、本実施例においても、第5及び第6
の実施例と同様に、ドレイン端子部15だけでなく、ゲ
ート端子部14にも同一工程でITO膜108を形成す
ることができる。すなわち、これら実施例と同様に、図
31に示す製造工程のようにしてゲート端子部14を形
成することができ、図32に示す製造工程のようにして
ドレイン端子部15を形成することができる。これによ
り、図34に示すように、異なる配線層同士のITO膜
108での接続も実現できる。これにより、各ゲート端
子部14及び各ドレイン端子部15への保護素子部22
の接続も同時に実現できる。
【0160】さらに、本実施例のアクティブマトリクス
基板では、ゲートバスライン1及びコモン電極13上は
第1のパッシベーション膜105で覆われており、a−
Si層104及びゲート絶縁膜103が除去されてい
る。よって、第4の実施例と比較して、コモン電極13
付近の第1のパッシベーション膜105の平坦性が向上
している。櫛歯状の画素電極11は、このように平坦性
が向上した第1のパッシベーション膜105の上に形成
されるので、櫛歯状電極の長期信頼性をより高めること
ができる。また、アクティブマトリクス基板の表面全体
の平坦度を第5の実施例よりも向上させることができる
ので、液晶の配向制御性を向上させることができる。
【0161】更に、前記した第2の実施例と同様に、第
1及び第2のパッシベーション膜の膜厚を厚くしたり、
SiO2の成膜条件を適宜変更したり、異なる材質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
【0162】以上、好ましい本発明の実施の形態及び実
施例について説明したが、本発明はこれに限られるもの
ではなく、その主旨を逸脱しない範囲内で変形や変更が
可能であろう。例えば、上述した実施の形態では、透明
画素電極としてITO膜を用いた例を記載しているが、
ITO膜の他に、ZnO、すなわちITOのSnの代わ
りにZnOを用いたもの、等を使用することもできる。
【0163】
【発明の効果】以上説明したように、本発明のアクティ
ブマトリクス基板によれば、ゲート電極、ドレイン電極
及び画素電極が互いに絶縁膜によって層間分離されると
共に、積層体のa−Si層の表面及び側壁を第1のパッ
シベーション膜と第2のパッシベーション膜とで覆われ
るので、従来のようなa−Si層の側面へのITO膜と
の接触を防止することができ、薄膜トランジスタとこの
薄膜トランジスタが形成されるアクティブマトリクス基
板の長期信頼性を向上させることができる。さらに、液
晶表示装置として構成した場合には、従来のa―Si層
と液晶材との接触を防止することができる。
【0164】また、本発明の製造方法によれば、4枚の
マスクのみでゲート電極、ドレイン電極及び画素電極が
互いに絶縁膜によって層間分離されると共に、a−Si
層を完全にチャネル保護膜で覆ったチャネル保護型アク
ティブマトリクス基板を製造することができ、アクティ
ブマトリクス基板の低価格化を実現することができると
いう効果を奏する。
【0165】その理由は、ゲート電極層、ゲート絶縁膜
及びa−Si層を連続して製膜し、同一のマスクを用い
て一括してエッチングすると共に、画素電極膜をマスク
として、a−Si層とゲート絶縁膜とをエッチングして
いるために、工程を削減すると共にa−Si層を第1及
び第2のパッシベーション膜で完全に覆うことができる
からである。
【0166】さらに、本発明の製造方法によれば、第2
のパッシベーション膜をSiO2のような無機絶縁膜と
アクリル樹脂のような有機絶縁膜との積層構造とするこ
とにより、薄膜トランジスタ部の段差を小さくすること
もでき、これによって対向基板との間に矜持される液晶
の配向状態を均一にそろえることができるという効果も
ある。また、本発明によれば、縦電界方式のアクティブ
マトリクス基板だけではなく、横電界方式のアクティブ
マトリクス基板も製造できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るTN方式液晶表示
装置用アクティブマトリクス基板の回路図である。
【図2】本発明の第1の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第1の上面図であ
る。
【図3】本発明の第1の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第2の上面図であ
る。
【図4】本発明の第1の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第3の上面図であ
る。
【図5】本発明の第1の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第4の上面図であ
る。
【図6】本発明の第1の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した工程断面図(A−
A’間)である。
【図7】本発明の第1の実施例に係るアクティブマトリ
クス基板のゲート端子部の製造工程を模式的に示した工
程断面図である。
【図8】本発明の第1の実施例に係るアクティブマトリ
クス基板のドレイン端子部の製造工程を模式的に示した
工程断面図である。
【図9】本発明の第1の実施例に係るアクティブマトリ
クス基板のストレージキャパシタ部の製造工程を模式的
に示した工程断面図(B−B’間)である。
【図10】本発明の第2の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(A
−A’間に相当)である。
【図11】本発明の第3の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第1の上面図で
ある。
【図12】本発明の第3の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第2の上面図で
ある。
【図13】本発明の第3の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第3の上面図で
ある。
【図14】本発明の第3の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第4の上面図で
ある。
【図15】本発明の第3の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(C
−C’間)である。
【図16】本発明の第3の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図(D−D’間)である。
【図17】本発明の第4の実施例に係るTN方式液晶表
示装置用アクティブマトリクス基板の回路図である。
【図18】本発明の第4の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第1の上面図で
ある。
【図19】本発明の第4の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第2の上面図で
ある。
【図20】本発明の第4の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第3の上面図で
ある。
【図21】本発明の第4の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第4の上面図で
ある。
【図22】本発明の第4の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(E
−E’間)である。
【図23】本発明の第5の実施例に係るTN方式液晶表
示装置用アクティブマトリクス基板の回路図である。
【図24】本発明の第5の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第1の上面図で
ある。
【図25】本発明の第5の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第2の上面図で
ある。
【図26】本発明の第5の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第3の上面図で
ある。
【図27】本発明の第5の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第4の上面図で
ある。
【図28】本発明の第5の実施例に係るアクティブマト
リクス基板のゲートバスライン及びゲート電極の製造工
程を模式的に示した工程断面図(H−H’間)である
(前半)。
【図29】本発明の第5の実施例に係るアクティブマト
リクス基板のゲートバスライン及びゲート電極の製造工
程を模式的に示した工程断面図(H−H’間)である
(後半)。
【図30】本発明の第5の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(F
−F’間)である。
【図31】本発明の第5の実施例に係るアクティブマト
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である。
【図32】本発明の第5の実施例に係るアクティブマト
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である。
【図33】本発明の第5の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図(G−G’間)である。
【図34】本発明の第5の実施例に係るアクティブマト
リクス基板のゲート・ドレイン接続部の構造を模式的に
示した断面図である。
【図35】本発明の第6の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第1の上面図で
ある。
【図36】本発明の第6の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第2の上面図で
ある。
【図37】本発明の第6の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第3の上面図で
ある。
【図38】本発明の第6の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第4の上面図で
ある。
【図39】本発明の第6の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(I
−I’間)である。
【図40】本発明の第6の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図(J−J’間)である。
【図41】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第1の上面図で
ある。
【図42】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第2の上面図で
ある。
【図43】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第3の上面図で
ある。
【図44】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第4の上面図で
ある。
【図45】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第5の上面図で
ある。
【図46】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第6の上面図で
ある。
【図47】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(K
−K’間)である(前半)。
【図48】本発明の第7の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(K
−K’間)である(後半)。
【図49】本発明の第7の実施例に係るアクティブマト
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である(前半)。
【図50】本発明の第7の実施例に係るアクティブマト
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である(後半)。
【図51】本発明の第7の実施例に係るアクティブマト
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である(前半)。
【図52】本発明の第7の実施例に係るアクティブマト
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である(後半)。
【図53】本発明の第7の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図(L−L’間)である(前半)。
【図54】本発明の第7の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図(L−L’間)である(後半)。
【図55】本発明の第7の実施例に係るアクティブマト
リクス基板のゲート・ドレイン接続部の構造を模式的に
示した断面図である。
【図56】本発明の第9の実施例に係る液晶表示装置用
アクティブマトリクス基板の回路図である。
【図57】本発明の第9の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第1の上面図で
ある。
【図58】本発明の第9の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第2の上面図で
ある。
【図59】本発明の第9の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第3の上面図で
ある。
【図60】本発明の第9の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第4の上面図で
ある。
【図61】本発明の第9の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図(M
−M’間)である。
【図62】従来の一例に係るアクティブマトリクス基板
の製造工程を模式的に示した工程断面図である。
【符号の説明】
1 ゲートバスライン 2 ゲート電極 3 アイランド 4 ドレインバスライン 5 コンタクトホール 6 ドレイン開口部 7 ソース開口部 8 スリット 9 ドレイン電極 10 ソース電極 11 画素電極 12 ストレージキャパシタ用開口部 13 コモン電極 14 ゲート端子部 15 ドレイン端子部 16 トランジスタ部 17 液晶 18 ストレージキャパシタ部 19 コモン電位供給端子 20 カラーフィルタ層(色層) 21 ブラックマトリックス 22 保護素子部 23 保護バスライン(コモンバスライン) 24 保護端子部(コモン電位供給端子) 101 透明絶縁性基板 102 ゲート電極層 103 ゲート絶縁膜 104 a−Si層 105 第1のパッシベーション膜 106 ドレイン電極層 107 第2のパッシベーション膜 107a 有機層間膜 108 ITO膜 109 n+型a−Si膜 110 容量電極層(蓄積容量電極) 111 フォトレジスト層 112 カラーフィルタ層(色層) 113 ブラックマトリックス 114 平坦化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/786 H01L 29/78 619A 627C (72)発明者 坂本 道昭 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 井樋田 悟史 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 早瀬 貴介 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 吉川 妙 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 加納 博司 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 平9−54342(JP,A) 特開2001−5038(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/336 H01L 29/786 G02F 1/1345 G02F 1/1368 G09F 9/00 338 G09F 9/30 338

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項1】絶縁性基板上に、ゲート電極層とゲート絶
    縁膜とアモルファスシリコン半導体層とが、基板の法線
    方向から見て、略重なるように堆積された積層体を成し
    て、ゲート電極とゲート配線と薄膜トランジスタ領域と
    が形成され、 前記積層体を覆う第1のパッシベーション膜を介して、
    ドレイン配線が形成され、 前記ドレイン配線及び前記第1のパッシベーション膜の
    上層に第2のパッシベーション膜が形成されており、前
    記第1のパッシベーション膜と前記第2のパッシベーシ
    ョン膜とを貫通し、前記アモルファスシリコン半導体層
    に到達するソース/ドレイン開口部と、前記第2のパッ
    シベーション膜を貫通し、前記ドレイン配線に到達する
    開口部とを有し、 前記第2のパッシベーション膜上に配設される画素電極
    膜によって、前記開口部を介して接続される配線層が形
    成されている、ことを特徴とするアクティブマトリクス
    基板。
  2. 【請求項2】絶縁性基板上に、ゲート電極層とゲート絶
    縁膜とアモルファスシリコン半導体層とが、基板の法線
    方向から見て、略重なるように堆積された積層体を成し
    て、ゲート電極とゲート配線と薄膜トランジスタ領域と
    が形成され、 前記積層体を覆う第1のパッシベーション膜を介して、
    ドレイン配線が形成され、 前記ドレイン配線及び前記第1のパッシベーション膜の
    上層に第2のパッシベーション膜が形成されており、前
    記第1のパッシベーション膜と前記第2のパッシベーシ
    ョン膜とを貫通し、前記アモルファスシリコン半導体層
    に到達するソース/ドレイン開口部と、前記第2のパッ
    シベーション膜を貫通し、前記ドレイン配線に到達する
    開口部とを有し、 前記第2のパッシベーション膜上に配設される画素電極
    膜によって、前記ドレイン開口部を介して前記ドレイン
    配線に接続される配線層と、前記ソース開口部と接続さ
    れる画素電極とが形成され、 前記画素電極には、該画素電極と前記ゲート電極と同層
    に形成された電極層との間に前記第1及び第2のパッシ
    ベーション膜が挟まれた蓄積容量部が設けられている、
    ことを特徴とする縦電界型アクティブマトリクス基板。
  3. 【請求項3】絶縁性基板上に、ゲート電極層とゲート絶
    縁膜とアモルファスシリコン半導体層とが、基板の法線
    方向から見て、略重なるように堆積された積層体を成し
    て、ゲート電極とゲート配線と薄膜トランジスタ領域と
    が形成され、 前記積層体を覆う第1のパッシベーション膜を介して、
    ドレイン配線が形成され、 前記ドレイン配線及び前記第1のパッシベーション膜の
    上層に第2のパッシベーション膜が形成されており、前
    記第1のパッシベーション膜と前記第2のパッシベーシ
    ョン膜とを貫通し、前記アモルファスシリコン半導体層
    に到達するソース/ドレイン開口部と、前記第2のパッ
    シベーション膜を貫通し、前記ドレイン配線に到達する
    開口部とを有し、 前記第2のパッシベーション膜上に配設される画素電極
    膜によって、前記ドレイン開口部を介して前記ドレイン
    配線に接続される配線層と、前記ソース開口部と接続さ
    れる画素電極とが形成され、 前記画素電極には、該画素電極と接続された前記アモル
    ファスシリコン半導体層と前記ゲート電極と同層に形成
    された電極層との間に前記第1のパッシベーション膜が
    挟まれた蓄積容量部が設けられている、ことを特徴とす
    る縦電界型アクティブマトリクス基板。
  4. 【請求項4】絶縁性基板上に、ゲート電極層とゲート絶
    縁膜とアモルファスシリコン半導体層とが、基板の法線
    方向から見て、略重なるように堆積された積層体を成し
    て、ゲート電極とゲート配線と櫛歯状のコモン電極と薄
    膜トランジスタ領域とが形成され、 前記積層体を覆う第1のパッシベーション膜を介して、
    ドレイン配線が形成され、 前記ドレイン配線及び前記第1のパッシベーション膜の
    上層に第2のパッシベーション膜が形成されており、前
    記第1のパッシベーション膜と前記第2のパッシベーシ
    ョン膜とを貫通し、前記アモルファスシリコン半導体層
    に到達するソース/ドレイン開口部と、前記第2のパッ
    シベーション膜を貫通し、前記ドレイン配線に到達する
    開口部とを有し、 前記第2のパッシベーション膜上に配設される画素電極
    膜によって、前記ドレイン開口部を介して前記ドレイン
    配線に接続される配線層と、前記ソース開口部と接続さ
    れる画素電極とが形成されている、ことを特徴とする横
    電界型アクティブマトリクス基板。
  5. 【請求項5】前記画素電極膜は、前記コモン電極の上方
    における前記第1のパッシベーション膜上に櫛歯状に形
    成されるとともに、前記第2のパッシベーション膜に覆
    われていることを特徴とする請求項4記載のアクティブ
    マトリクス基板。
  6. 【請求項6】前記第2のパッシベーション膜の表面は、
    実質的に平坦化され、 この平坦化された表面に前記画素電極膜が配設されてい
    る、ことを特徴とする請求項1乃至5のいずれか一に記
    載のアクティブマトリクス基板。
  7. 【請求項7】前記電極層は、前記第1のパッシベ-ショ
    ン膜ないし第2のパッシベーション膜に形成された開口
    部を介して前記画素電極膜と接続することを特徴とする
    請求項2又は3記載のアクティブマトリクス基板。
  8. 【請求項8】前記第2のパッシベーション膜が、前記ア
    モルファスシリコン半導体層及び前記ゲート絶縁膜との
    エッチングの選択比が大きい材料により構成されること
    を特徴とする請求項1乃至7のいずれか一に記載のアク
    ティブマトリクス基板。
  9. 【請求項9】前記第2のパッシベーション膜が、シリコ
    ン酸化膜、又は、シリコン酸化膜及び有機層間膜の積層
    体のいずれかであることを特徴とする請求項8記載のア
    クティブマトリクス基板。
  10. 【請求項10】絶縁性基板上に、ゲート電極層とゲート
    絶縁膜とアモルファスシリコン半導体層とが、基板の法
    線方向から見て、略重なるように堆積された積層体を成
    して、ゲート電極とゲート配線と薄膜トランジスタ領域
    とが形成され、 前記積層体及び前記ゲート配線を覆うパッシベーション
    膜を介して、ドレイン配線が形成され、 前記ゲート配線、前記積層体及び前記ドレイン配線の上
    方における前記パッシベーション膜上にブラックマトリ
    クスが形成され、 前記ブラックマトリクスで囲まれた領域に色層が形成さ
    れ、 前記パッシベーション膜及び前記ブラックマトリクスを
    覆う平坦化膜が形成され、 前記パッシベーション膜、前記ブラックマトリクス及び
    前記平坦化膜を貫通し、前記アモルファスシリコン層に
    到達するソース/ドレイン開口部と、前記ブラックマト
    リクス及び前記平坦化膜を貫通し、前記ドレイン配線に
    到達する開口部とを有し、 前記平坦化膜上に配設される画素電極膜によって、前記
    ドレイン開口部を介して前記ドレイン配線に接続される
    配線層が形成されている、ことを特徴とするアクティブ
    マトリクス基板。
  11. 【請求項11】前記画素電極膜によって、前記ソース開
    口部と接続される画素電極が形成され、 前記ゲート配線上における前記パッシベーション膜上に
    容量電極層が形成され、 前記容量電極膜は、前記ブラックマトリクス及び前記平
    坦化膜に形成された開口部を介して前記画素電極に接続
    されている、ことを特徴とする請求項10記載のアクテ
    ィブマトリクス基板。
  12. 【請求項12】前記ゲート電極は、前記ゲート配線から
    分岐していることを特徴とする請求項1乃至11のいず
    れか一に記載のアクティブマトリクス基板。
  13. 【請求項13】前記画素電極膜は、透明電極膜によって
    形成され、 前記画素電極の一端は、前記ゲート配線の上方まで延在
    している、ことを特徴とする請求項1乃至12のいずれ
    か一に記載のアクティブマトリクス基板。
  14. 【請求項14】前記開口により露出したアモルファスシ
    リコン半導体層表層に、リンがドープされたn+層が形
    成され、前記n+層を介して前記ドレイン配線又は前記
    画素電極が接続されていることを特徴とする請求項1乃
    至13のいずれか一に記載のアクティブマトリクス基
    板。
  15. 【請求項15】(a)絶縁性基板上にゲート電極層とゲ
    ート絶縁膜とa−Si層とをこの順に積層し、第1のマ
    スクを用いて、ゲート電極とゲート配線と薄膜トランジ
    スタ領域とを形成する工程と、 (b)該ゲート電極上に第1のパッシベーション膜とド
    レイン電極層とを堆積し、第2のマスクを用いて、所定
    の領域の前記ドレイン電極層を除去することによってド
    レイン配線を形成する工程と、 (c)前記ドレイン配線の上層に第2のパッシベーショ
    ン膜を堆積し、第3のマスクを用いて、前記アモルファ
    スシリコン半導体層上の所定の位置に前記第1及び第2
    のパッシベーション膜を貫通し、ソース/ドレイン電極
    と接続するための開口部を設けると共に、前記ドレイン
    配線上に前記第2のパッシベーション膜を貫通する開口
    部を形成する工程と、 (d)前記第2のパッシベーション膜及び開口部上層に
    透明電極層を堆積し、第4のマスクを用いて、前記ドレ
    イン電極用の開口部に露出したアモルファスシリコン層
    に接続されるドレイン配線を形成すると共に、前記ソー
    ス電極用の開口部に露出したアモルファスシリコン層と
    前記透明電極層からなる画素電極を接続する工程と、を
    少なくとも有することを特徴とするアクティブマトリク
    ス基板の製造方法。
  16. 【請求項16】(a)絶縁性基板上にゲート電極層とゲ
    ート絶縁膜とa−Si層とをこの順に積層し、第1のマ
    スクを用いて、ゲート電極とゲート配線と薄膜トランジ
    スタ領域とを形成する工程と、 (b)該ゲート電極上に第1のパッシベーション膜とド
    レイン電極層とを堆積し、第2のマスクを用いて、所定
    の領域の前記ドレイン電極層を除去することによってド
    レイン配線及び蓄積容量電極を形成する工程と、 (c)前記ドレイン配線の上層に第2のパッシベーショ
    ン膜を堆積し、第3のマスクを用いて、前記アモルファ
    スシリコン半導体層上の所定の位置に前記第1及び第2
    のパッシベーション膜を貫通し、ソース/ドレイン電極
    と接続するための開口部と、前記ドレイン配線上に前記
    第2のパッシベーション膜を貫通する開口部と、前記蓄
    積容量電極と接続するための開口部と、を形成する工程
    と、 (d)前記第2のパッシベーション膜及び開口部上層に
    透明電極層を堆積し、第4のマスクを用いて、前記ドレ
    イン電極用の開口部に露出したアモルファスシリコン層
    に接続されるドレイン配線と、前記蓄積容量部を接続す
    る配線とを形成すると共に、前記ソース電極用の開口部
    に露出したアモルファスシリコン層と前記透明電極層か
    らなる画素電極とを接続する工程と、を少なくとも有す
    ることを特徴とするアクティブマトリクス基板の製造方
    法。
  17. 【請求項17】(a)絶縁性基板上にゲート電極層とゲ
    ート絶縁膜とa−Si層とをこの順に積層し、第1のマ
    スクを用いて、ゲート電極とゲート配線とコモン電極と
    薄膜トランジスタ領域とを形成する工程と、 (b)該ゲート電極上に第1のパッシベーション膜とド
    レイン電極層とを堆積し、第2のマスクを用いて、所定
    の領域の前記ドレイン電極層を除去することによってド
    レイン配線と画素電極とを形成する工程と、 (c)前記ドレイン配線の上層に第2のパッシベーショ
    ン膜を堆積し、第3のマスクを用いて、前記アモルファ
    スシリコン半導体層上の所定の位置に前記第1及び第2
    のパッシベーション膜を貫通し、ソース/ドレイン電極
    と接続するための開口部を設けると共に、前記ドレイン
    配線上に前記第2のパッシベーション膜を貫通する開口
    部を形成する工程と、 (d)前記第2のパッシベーション膜及び開口部上層に
    透明電極層を堆積し、第4のマスクを用いて、前記ドレ
    イン電極用の開口部に露出したアモルファスシリコン層
    に接続されるドレイン配線を形成すると共に、前記ソー
    ス電極用の開口部に露出したアモルファスシリコン層と
    前記透明電極層からなる画素電極を接続する工程と、を
    少なくとも有することを特徴とするアクティブマトリク
    ス基板の製造方法。
  18. 【請求項18】前記(a)の工程において、前記ゲート
    電極は前記ゲート配線から分岐して形成されるととも
    に、前記コモン電極は櫛歯状に形成され、 前記(b)の工程において、前記画素電極は櫛歯状に形
    成される、ことを特徴とする請求項17記載のアクティ
    ブマトリクス基板の製造方法。
  19. 【請求項19】前記(c)の工程後、前記(d)の工程
    前に、前記第2のパッシベーション膜の表面を実質的に
    平坦化して形成する工程を有し、 前記(d)の工程において、前記平坦化された前記第2
    のパッシベーション膜の表面に前記透明電極層を形成す
    る、ことを特徴とする請求項15乃至18のいずれか一
    に記載のアクティブマトリクス基板の製造方法。
  20. 【請求項20】前記(a)の工程において、前記ゲート
    電極上の前記ゲート絶縁膜と前記アモルファスシリコン
    層を残しつつ、前記ゲート配線上の前記ゲート絶縁膜及
    び前記アモルファスシリコン層を選択的に除去すること
    を特徴とする請求項15乃至19のいずれか一に記載の
    アクティブマトリクス基板の製造方法。
  21. 【請求項21】(a)絶縁性基板上にゲート電極層とゲ
    ート絶縁膜とアモルファスシリコン層とをこの順に積層
    し、第1のマスクを用いて、ゲート電極とゲート配線と
    薄膜トランジスタ領域とを形成する工程と、 (b)該ゲート電極上にパッシベーション膜とドレイン
    電極層とを堆積し、第2のマスクを用いて、所定の領域
    の前記ドレイン電極層を除去することによってドレイン
    配線を形成する工程と、 (c)前記ゲート配線及び前記ドレイン配線の上方の前
    記パッシベーション膜上にブラックマトリクスを形成す
    るとともに、前記パッシベーション膜上における前記ブ
    ラックマトリクスで囲まれた領域に色層を形成する工程
    と、 (d)前記ブラックマトリクス及び前記色層を覆う平坦
    化膜を形成する工程と、 (e)第3のマスクを用いて、前記アモルファスシリコ
    ン層上の所定の位置に前記パッシベーション膜、前記ブ
    ラックマトリクス及び前記平坦化膜を貫通し、ソース/
    ドレイン電極と接続するための開口部を形成するととも
    に、前記ドレイン配線上に前記ブラックマトリクス及び
    前記平坦化膜を貫通する開口部を形成する工程と、 (f)前記平坦化膜及び開口部上層に透明電極層を堆積
    し、第4のマスクを用いて、前記ドレイン電極用の開口
    部に露出したアモルファスシリコン層に接続されるドレ
    イン配線を形成すると共に、前記ソース電極用の開口部
    に露出したアモルファスシリコン層と前記透明電極層か
    らなる画素電極とを接続する工程と、を有することを特
    徴とするアクティブマトリクス基板の製造方法。
  22. 【請求項22】前記(b)の工程において、前記ドレイ
    ン配線の形成とともに前記ゲート配線上における前記パ
    ッシベーション膜上に蓄積容量電極を形成し、 前記(e)の工程において、前記第3のマスクを用い
    て、前記容量電極膜上に前記ブラックマトリクス及び前
    記平坦化膜を貫通し、画素電極に接続するための開口部
    を形成し、 前記(f)の工程において、前記第4のマスクを用い
    て、前記開口部に露出した前記容量電極膜と前記透明電
    極層からなる画素電極とを接続する、ことを特徴とする
    請求項21記載のアクティブマトリクス基板の製造方
    法。
  23. 【請求項23】前記(c)又は(e)のパッシベーショ
    ン膜に開口部を設ける工程後、前記(d)又は(f)の
    透明電極層を形成する工程前に、前記絶縁性基板をPH
    3ガス雰囲気中に保持し、前記開口部により露出した前
    記アモルファスシリコン半導体層にリンをドープして表
    層にn+層を形成する工程を有し、 前記透明電極層を前記n+層に接続する、ことを特徴と
    する請求項15乃至22のいずれか一に記載のアクティ
    ブマトリクス基板の製造方法。
  24. 【請求項24】前記第2のパッシベーション膜が、前記
    アモルファスシリコン半導体層及び前記ゲート絶縁膜と
    のエッチングの選択比が大きい材料により構成される、
    ことを特徴とする請求項15乃至23のいずれか一に記
    載のアクティブマトリクス基板の製造方法。
  25. 【請求項25】前記第2のパッシベーション膜が、シリ
    コン酸化膜、又は、シリコン酸化膜及び有機層間膜の積
    層体のいずれかである、ことを特徴とする請求項24記
    載のアクティブマトリクス基板。
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