JP3221628B2 - Liquid crystal display - Google Patents

Liquid crystal display

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JP3221628B2
JP3221628B2 JP2322193A JP2322193A JP3221628B2 JP 3221628 B2 JP3221628 B2 JP 3221628B2 JP 2322193 A JP2322193 A JP 2322193A JP 2322193 A JP2322193 A JP 2322193A JP 3221628 B2 JP3221628 B2 JP 3221628B2
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liquid crystal
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、液晶表示装置に関し、
特に各画素毎に個別の画素電極を有する液晶表示装置に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device,
In particular, the present invention relates to a liquid crystal display device having an individual pixel electrode for each pixel.

【0002】[0002]

【従来の技術及び発明が解決しようとする課題】ビデオ
カメラレコーダー、テレビジョン等の画像情報処理装置
に用いられるマトリクス型の液晶表示装置の駆動方式と
しては、単純マトリクス方式及びアクティブマトリクス
方式がある。アクティブマトリクス方式は、単純マトリ
クス方式で生ずる走査線間のクロストークを防止するた
め、非選択時に画素電極への信号入力を阻止するための
スイッチング用能動素子を各画素ごとに設けたものであ
る。
2. Description of the Related Art There are a simple matrix system and an active matrix system for driving a matrix type liquid crystal display device used for an image information processing apparatus such as a video camera recorder and a television. In the active matrix system, a switching active element for preventing a signal input to a pixel electrode at the time of non-selection is provided for each pixel in order to prevent crosstalk between scanning lines caused by a simple matrix system.

【0003】図8はアクティブマトリクス方式の液晶表
示装置の1画素分の等価回路図である。2は容量CLC
もつ液晶層であり、4は容量CLCと並列に設けられた容
量CADD をもつ蓄積容量であり、6はスイッチング用能
動素子としてのMOSトランジスタであり、8は液晶層
2に駆動電圧VS を供給するための信号配線であり、1
0はスイッチングトランジスタ6のゲート電圧VG を制
御するためのゲート配線である。
FIG. 8 is an equivalent circuit diagram of one pixel of an active matrix type liquid crystal display device. 2 is a liquid crystal layer having a capacitance C LC, 4 is a storage capacitor having a capacitance C ADD provided in parallel with the capacitance C LC, 6 is a MOS transistor as a switching active element, 8 liquid crystal layer 2 is a signal line for supplying the drive voltage V S to
0 is a gate wiring for controlling the gate voltage V G of the switching transistor 6.

【0004】以上の様なアクティブマトリクス方式の液
晶表示装置では、スイッチングトランジスタ6のゲート
−ドレイン間に寄生容量CGDが存在し、この影響でゲー
ト電圧VG がハイレベルからロウレベルに切替わる時
に、図9に示される様に、液晶に印加される電圧VLC
低下する。即ち電圧の振れが起こる。この電圧低下分Δ
LCは次の式で表される: ΔVLC=[CGD/(CGD+CLC+CADD )]・ΔVG ここで、ΔVG はゲート電圧VG の変化量である。
[0004] In the liquid crystal display device of the above as an active matrix method, the gate of the switching transistor 6 - there are parasitic capacitance C GD between the drain, when the gate voltage V G at this influence is switched from the high level to the low level, As shown in FIG. 9, the voltage VLC applied to the liquid crystal decreases. That is, voltage swing occurs. This voltage drop Δ
The V LC is expressed by the following equation: [Delta] V LC = where [C GD / (C GD + C LC + C ADD)] · ΔV G, ΔV G is a variation of the gate voltage V G.

【0005】この振れΔVLCが大きいと画質が低下する
ので、画質向上のためには蓄積容量CADD をできるだけ
大きくしてΔVLCを小さくするのが好ましい。しかしな
がら、蓄積容量6の形成のためにゲート配線やスイッチ
ングトランジスタの活性層等に使用する不透明材料を用
いて大きな蓄積容量CADD を形成すると、不透明な部分
が多くなり、開口率が低下する。また、大きな蓄積容量
ADD を用いると、スイッチングトランジスタ6の充放
電能力の向上が必要となり、大きなサイズのトランジス
タが必要になる。開口率低下を防止するために、ITO
−ITOからなる容量構成も考えられるが、ITOは抵
抗が高いので結局はAl等の不透明金属配線で低抵抗化
する必要があり、従って開口率低下を妨げる根本的な解
決にはならない。
[0005] If the shake ΔV LC is large, the image quality deteriorates. Therefore, in order to improve the image quality, it is preferable to increase the storage capacitance CADD as much as possible to reduce the ΔV LC . However, if a large storage capacitor CADD is formed using an opaque material used for the gate wiring and the active layer of the switching transistor for forming the storage capacitor 6, the opaque portion increases and the aperture ratio decreases. When a large storage capacitance C ADD is used, the charge / discharge capability of the switching transistor 6 needs to be improved, and a large-sized transistor is required. In order to prevent a decrease in aperture ratio, ITO
Although a capacitance configuration made of -ITO is also conceivable, since ITO has high resistance, it is necessary to reduce the resistance with an opaque metal wiring such as Al after all, and this is not a fundamental solution for preventing a decrease in aperture ratio.

【0006】更に、寄生容量としては、上記CGDのみで
はなく、ゲート配線10と画素電極16との間の容量
(CGP)や信号配線8と画素電極16との間の容量(C
SP)がある。これらの寄生容量CGP,CSPはCGDと同様
に液晶印加電圧VLCを変化させ、CGPはゲート配線10
の電位変化を反映した変化を引き起こし、CSPは信号配
線8の電位変化を反映した変化を引き起こす。
Furthermore, the parasitic capacitance is not limited to the above CGD, but also the capacitance ( CGP ) between the gate wiring 10 and the pixel electrode 16 and the capacitance ( CGP ) between the signal wiring 8 and the pixel electrode 16.
SP ). These parasitic capacitances C GP and C SP change the liquid crystal applied voltage V LC similarly to C GD, and C GP is the gate wiring 10
Causes a change reflecting the potential change of the signal line 8, and C SP causes a change reflecting the potential change of the signal wiring 8.

【0007】ハイビジョン方式のテレビジョン等に対応
するため高精細且つ高階調な表示が要求され画素の微小
化が進む中で、CGPやCSPに基づく表示特性の劣化の問
題がますます顕著になってくる。
[0007] In the order corresponding to a television or the like of the high-definition system high definition and high gradation minute of the display is required pixel progresses, is increasingly prominent problem of deterioration of display characteristics based on C GP and C SP It is becoming.

【0008】この様な問題点を避けるために、ゲート配
線と画素電極とのスペース、信号配線と画素電極とのス
ペースを広くしようとすると、かなりの面積を必要とす
るため、高精細化には不向きである。
In order to avoid such a problem, if a space between the gate wiring and the pixel electrode and a space between the signal wiring and the pixel electrode are increased, a considerable area is required. Not suitable.

【0009】そこで、本発明は、以上の様な従来技術に
鑑み、アクティブマトリクス方式の液晶表示装置におけ
るゲート配線−画素電極間や信号配線−画素電極間の寄
生容量を減少させ且つ開口率を向上させ、もって高精細
且つ高階調の良好な表示を可能ならしめることを目的と
するものである。
In view of the above, the present invention reduces the parasitic capacitance between the gate wiring and the pixel electrode or between the signal wiring and the pixel electrode and improves the aperture ratio in an active matrix type liquid crystal display device. Accordingly, it is an object of the present invention to enable high-definition and high-gradation excellent display.

【0010】本発明の別の目的は、マトリクス配線群と
複数の能動素子と液晶層とを有し、各画素毎に個別に設
けられた画素電極の周囲に所定の電位に保持される導電
層を選択的に設けたことを特徴とする液晶表示装置、及
び該装置を具備する画像情報処理装置を提供することに
ある。
Another object of the present invention is to provide a conductive layer which has a matrix wiring group, a plurality of active elements, and a liquid crystal layer and is maintained at a predetermined potential around pixel electrodes provided individually for each pixel. The present invention provides a liquid crystal display device characterized by selectively providing an image processing device, and an image information processing device including the device.

【0011】[0011]

【課題を解決するための手段】本発明によれば、上記目
的を達成するものとして、ゲート配線及び信号配線を有
するマトリクス配線と、該マトリクス配線の交点にそれ
ぞれ設けられた複数の能動素子と、該複数の能動素子の
それぞれに対して個別に設けられた複数の画素電極と、
該複数の画素電極のそれぞれに対してその外周に沿って
延在し且つ絶縁層を介して対向するように配置された蓄
積容量用配線と、前記複数の画素電極に対して共通に対
向配置された共通電極と、前記複数の画素電極と前記共
通電極との間に配置された液晶層と、を有する液晶表示
装置であって、前記蓄積容量用配線と前記信号配線との
間、及び前記蓄積容量用配線と前記ゲート配線との間、
の双方で容量が形成され、前記蓄積容量用配線は前記共
通電極と同電位に設定されていることを特徴とする液晶
表示装置、が提供される。更に、本発明によれば、上記
目的を達成するものとして、ゲート配線及び信号配線を
有するマトリクス配線と、該マトリクス配線の交点にそ
れぞれ設けられた複数の能動素子と、該複数の能動素子
のそれぞれに対して個別に設けられた複数の画素電極
と、該複数の画素電極のそれぞれに対してその外周に沿
って延在し且つ絶縁層を介して対向するように配置され
た蓄積容量用配線と、液晶層と、を有する液晶表示装置
であって、前記蓄積容量用配線と前記信号配線との間で
容量が形成され、前記蓄積容量用配線は当該蓄積容量用
配線に対向する画素電極とは別の画素電極のための前記
ゲート配線に接続されていることを特徴とする液晶表示
装置、が提供される。本発明においては、前記蓄積容量
用配線は、当該蓄積容量用配線に対向する画素電極の外
周から外側にはみ出すように配置することができ、2値
の電位に保持することができる。
According to the present invention, to achieve the above object, a matrix wiring having a gate wiring and a signal wiring, a plurality of active elements provided at intersections of the matrix wiring, A plurality of pixel electrodes individually provided for each of the plurality of active elements;
A storage capacitor line extending along the outer periphery of each of the plurality of pixel electrodes and arranged to face each other with an insulating layer interposed therebetween; and a common wiring opposed to the plurality of pixel electrodes. A liquid crystal display device having a common electrode and a liquid crystal layer disposed between the plurality of pixel electrodes and the common electrode. Between the capacitance wiring and the gate wiring,
, And the storage capacitor wiring is set to the same potential as the common electrode. Further, according to the present invention, as a means for achieving the above object, a matrix wiring having a gate wiring and a signal wiring, a plurality of active elements provided at intersections of the matrix wiring, and a plurality of active elements, respectively. A plurality of pixel electrodes individually provided with respect to each other, and a storage capacitor wiring extending along the outer periphery of each of the plurality of pixel electrodes and arranged to face each other with an insulating layer interposed therebetween. And a liquid crystal layer, wherein a capacitor is formed between the storage capacitor line and the signal line, and the storage capacitor line is connected to a pixel electrode facing the storage capacitor line. A liquid crystal display device is provided, which is connected to the gate wiring for another pixel electrode. In the present invention, the storage capacitor wiring can be arranged so as to protrude from the outer periphery of the pixel electrode facing the storage capacitor wiring, and can be maintained at a binary potential.

【0012】本発明に用いられる導電層(蓄積容量用配
線)は、画素電極の周囲に選択的に設けられるものであ
り、該導電層(蓄積容量用配線)が所定の電位に保持さ
れることにより、画素電極とマトリクス配線群との間の
浮遊容量ないしは線間容量による悪影響を画素電極に及
ぼさない様にするものである。
The conductive layer (storage capacitor distribution) used in the present invention
Line) is selectively provided around the pixel electrode, and the conductive layer (storage capacitor wiring) is maintained at a predetermined potential, thereby forming a floating capacitance between the pixel electrode and the matrix wiring group. Or, it is intended to prevent the adverse effect of the line capacitance from affecting the pixel electrode.

【0013】成膜プロセスにおいて、該導電層(蓄積容
量用配線)は、画素電極と同じ工程で形成されるもので
あっても別の工程で形成されるものであってもよい。そ
の位置も、画素電極自体の周辺部の真下及び/または画
素電極の横とすることができる。また、導電層(蓄積容
量用配線)は、常に一定の電位に保持される必要はな
く、例えばマトリクス配線群におけるゲート選択線の様
に2値の電位に保持されるものであってもよい。
In the film forming process, the conductive layer (accumulation volume)
The quantity wiring) may be formed in the same step as the pixel electrode or may be formed in another step. The position can also be directly below the periphery of the pixel electrode itself and / or beside the pixel electrode. In addition, conductive layers (storage capacitors)
The amount wiring does not need to be always maintained at a constant potential, and may be maintained at a binary potential, for example, like a gate selection line in a matrix wiring group.

【0014】また、導電層は、画素電極がほぼ四角形の
形状をもつ場合には、少なくともその4辺のうち3辺に
沿って設けられることが望ましく、具体的には当該画素
用のゲート選択線と画素電極との間、当該画素用の信号
線と画素電極との間、隣接画素用の信号線と画素電極と
の間に少なくとも設けるのが好ましい。
When the pixel electrode has a substantially rectangular shape, the conductive layer is preferably provided along at least three of the four sides. Specifically, the gate selection line for the pixel is provided. And the pixel electrode, at least between the signal line for the pixel and the pixel electrode, and between the signal line for the adjacent pixel and the pixel electrode.

【0015】[0015]

【実施例】以下、図面を参照しながら本発明の実施例を
説明するが、本発明は、これらの実施例に限定されるこ
とはなく、本発明の目的が達成される範囲内での各要素
の置換や設計変更がなされたものをも含む。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention is not limited to these embodiments, and This includes those in which elements have been replaced or design changes have been made.

【0016】(実施例1)図1は、本発明の実施例1に
よるアクティブマトリクス液晶表示装置(AM−LC
D)の1画素分を示す模式図であり、(a)はその平面
構造を(b)はその画素電極側部分のX−X’断面構造
を、それぞれ示している。
Embodiment 1 FIG. 1 shows an active matrix liquid crystal display (AM-LC) according to Embodiment 1 of the present invention.
3D is a schematic diagram illustrating one pixel, and FIG. 3A illustrates a planar structure thereof, and FIG. 3B illustrates a XX ′ cross-sectional structure of a pixel electrode side portion thereof.

【0017】図1において、6はスイッチング用能動素
子としてのMOSトランジスタであり、8は信号配線で
あり、10はスイッチングトランジスタ6のゲート電圧
を制御するためのマトリクス配線群のゲート選択線とし
てのゲート配線である。12は透明基板であり、16は
ITOからなる透明な画素電極であり、20,22,2
4は透明絶縁膜である。
In FIG. 1, 6 is a MOS transistor as a switching active element, 8 is a signal wiring, and 10 is a gate as a gate selection line of a matrix wiring group for controlling the gate voltage of the switching transistor 6. Wiring. 12 is a transparent substrate, 16 is a transparent pixel electrode made of ITO, 20, 22, 2
4 is a transparent insulating film.

【0018】本実施例では、蓄積容量のための共通電位
側配線(蓄積容量用配線)26が画素電極16の外周に
沿ってリング状に延在して形成されている。該配線26
は配線26aを介して基準電圧源VRef に接続されてお
り、当該画素の駆動の間所定の電位に維持される。具体
的には各画素電極と対向して配置された基板上に設けら
れる全画素につき共通電位に維持される共通電極と同電
位とされる。従って、本実施例では、信号配線8,8’
と画素電極16との間に蓄積容量配線(蓄積容量用配
線)26が位置し、該配線26と信号配線8,8’との
間に容量が形成されるので、信号配線8,8’と画素電
極16との間の寄生容量CSPが著しく小さくなる。同様
に、ゲート配線10と画素電極16との間に蓄積容量配
線26が位置し、該配線26とゲート配線10との間に
容量が形成されるので、ゲート配線10と画素電極16
との間の寄生容量CGPが著しく小さくなる。かくして、
液晶に印加される電圧VLCの振れが著しく小さくなり画
質が向上し、更にこれに基づき画質を維持しながら蓄積
容量値を小さくすることが可能となりその充放電のため
のトランジスタ6を小型化し及び蓄積容量配線26を細
くすることができるので開口率が向上する。
In this embodiment, the common potential side wiring (storage capacitance wiring) 26 for the storage capacitance is formed extending in a ring shape along the outer periphery of the pixel electrode 16. The wiring 26
Is connected to a reference voltage source V Ref via a wiring 26a, and is maintained at a predetermined potential during driving of the pixel. Specifically, all the pixels provided on the substrate disposed opposite to each pixel electrode are set to the same potential as the common electrode maintained at the common potential. Therefore, in the present embodiment, the signal wirings 8, 8 '
Between the pixel electrode 16 and the storage capacitor wiring (storage capacitor wiring ).
Line) 26, and a capacitance is formed between the wiring 26 and the signal wirings 8, 8 ', so that the parasitic capacitance C SP between the signal wirings 8, 8' and the pixel electrode 16 is significantly reduced. . Similarly, the storage capacitor line 26 is located between the gate line 10 and the pixel electrode 16, and a capacitance is formed between the line 26 and the gate line 10.
Parasitic capacitance C GP is significantly reduced between. Thus,
The fluctuation of the voltage VLC applied to the liquid crystal is remarkably reduced, and the image quality is improved. Further, based on this, the storage capacitance value can be reduced while maintaining the image quality. Since the storage capacitor wiring 26 can be made thinner, the aperture ratio is improved.

【0019】(実施例2)図2は、本発明の実施例2に
よるAM−LCDの1画素周辺部を示す模式図であり、
(a)はその平面構造を(b)はそのY−Y’断面構造
を、それぞれ示している。
(Embodiment 2) FIG. 2 is a schematic diagram showing one pixel peripheral portion of an AM-LCD according to Embodiment 2 of the present invention.
(A) shows its planar structure and (b) shows its YY ′ cross-sectional structure.

【0020】本実施例2の基本的な構成は実施例1と同
一であり、異なる点は配線26を別の画素行のゲート配
線10’に接続した点及び配線26が画素電極より若干
外側にはみ出している点である。
The basic configuration of the second embodiment is the same as that of the first embodiment except that the wiring 26 is connected to the gate wiring 10 'of another pixel row and the wiring 26 is slightly outside the pixel electrode. It is a point that protrudes.

【0021】このゲート配線10’は、ゲート配線10
により図示の画素行が駆動されている間は固定電位に保
持されている。従って、本実施例でも、上記実施例1と
同様にして、信号配線8と画素電極16との間の寄生容
量CSPが著しく小さくなり、且つ当該画素の駆動に係る
ゲート配線10と画素電極16との間の寄生容量CGP
著しく小さくなり、かくして実施例1と同様の効果が得
られる。本実施例によれば、蓄積容量配線とゲート配線
とを同一材料で同時に形成することができるので、層構
成が簡易化される。
The gate wiring 10 ′ is
Thus, while the illustrated pixel row is being driven, it is held at a fixed potential. Therefore, also in the present embodiment, the parasitic capacitance C SP between the signal line 8 and the pixel electrode 16 is significantly reduced, and the gate line 10 and the pixel electrode parasitic capacitance C GP between the significantly reduced, thus the same effect as in the first embodiment can be obtained. According to this embodiment, the storage capacitor wiring and the gate wiring can be simultaneously formed of the same material, so that the layer configuration is simplified.

【0022】(実施例3)図3は、本発明の実施例3に
よるAM−LCDの1画素を示す模式図であり、(a)
はその平面構造を(b)はそのZ−Z’断面構造を、そ
れぞれ示している。
Embodiment 3 FIG. 3 is a schematic diagram showing one pixel of an AM-LCD according to Embodiment 3 of the present invention.
Shows the planar structure, and (b) shows the ZZ ′ cross-sectional structure.

【0023】本実施例3の基本的な構成は実施例2と同
一であり、異なる点は以下述べる点である。即ち、本実
施例では、蓄積容量のための共通電位側配線26に対応
して、画素電極16の外周に沿ってスイッチングトラン
ジスタ6のドレイン領域28が延在している。これによ
れば、上記実施例1や実施例2と同様の効果に加えて、
配線26とドレイン領域28との間にも蓄積容量が形成
されるので、配線26の幅を更に狭くしても十分な容量
値が得られ、開口率の一層の向上が可能となる。
The basic configuration of the third embodiment is the same as that of the second embodiment, and different points are as follows. That is, in the present embodiment, the drain region 28 of the switching transistor 6 extends along the outer periphery of the pixel electrode 16 corresponding to the common potential side wiring 26 for the storage capacitor. According to this, in addition to the same effects as those of the first and second embodiments,
Since a storage capacitor is also formed between the wiring 26 and the drain region 28, a sufficient capacitance value can be obtained even if the width of the wiring 26 is further reduced, and the aperture ratio can be further improved.

【0024】以上詳述した様に、実施例1〜実施例3に
よれば、蓄積容量のための共通電位側配線を画素電極の
外周に沿って延在させているので、信号配線やゲート配
線の電圧変化による液晶印加電圧VLCの振れが小さくな
り、画質が向上する。更に、その結果、画質を維持しな
がら蓄積容量値を小さくすることが可能となりスイッチ
ングトランジスタを小型化することができるし、蓄積容
量配線の幅を細くすることもでき、かくして蓄積容量配
線を金属やSi層等の不透明材料で形成しても大きな開
口率を得ることができる。本発明は、画素が小型化する
につれてその有効性が増大する。
As described in detail above, according to the first to third embodiments, since the common potential side wiring for the storage capacitor extends along the outer periphery of the pixel electrode, the signal wiring and the gate wiring are provided. The fluctuation of the liquid crystal applied voltage VLC due to the change in the voltage is reduced, and the image quality is improved. Further, as a result, the storage capacitance value can be reduced while maintaining the image quality, the switching transistor can be reduced in size, the width of the storage capacitance line can be reduced, and thus the storage capacitance line can be made of metal or metal. Even when formed of an opaque material such as a Si layer, a large aperture ratio can be obtained. The present invention increases its effectiveness as pixels become smaller.

【0025】(実施例4)図4は、本発明の実施例4に
よるAM−LCDの1画素を示す模式図であり、(a)
はその平面構造を(b)はそのA−A’断面構造を、そ
れぞれ示している。
(Embodiment 4) FIG. 4 is a schematic diagram showing one pixel of an AM-LCD according to Embodiment 4 of the present invention.
Shows a planar structure thereof, and (b) shows a cross-sectional structure thereof taken along the line AA ′.

【0026】図4において、10,10’は画素スイッ
チのゲート線(枝状に延びたその一部はゲート電極を構
成する)であり、8は画素に映像信号を書込むための信
号配線であり、6はMOSトランジスタでありドレイン
領域、チャネル領域及びソース領域を構成する半導体領
域を有している。16は液晶層57を駆動する画素電極
であり、26はゲート配線10及び信号配線8と画素電
極16との間に配されたシールド用の配線である。
In FIG. 4, reference numerals 10 and 10 'denote gate lines of a pixel switch (a part of which extends in a branch shape constitutes a gate electrode), and 8 denotes a signal wiring for writing a video signal to a pixel. Reference numeral 6 denotes a MOS transistor having a semiconductor region forming a drain region, a channel region, and a source region. Reference numeral 16 denotes a pixel electrode for driving the liquid crystal layer 57, and reference numeral 26 denotes a wiring for shielding disposed between the gate wiring 10 and the signal wiring 8 and the pixel electrode 16.

【0027】31,32,33,34,35は透明電極
層である。シールド配線26は、作製工程上異なる2又
は3のレベルの層で構成されている。即ち、下層26c
上の絶縁層33,34にコンタクトホール26bを開け
た後に上層26aを形成することにより、コンタクトホ
ール部26bを介して上層26aと下層26cとが接続
される。また、これを3つのレベルの層で構成する場合
には、コンタクトホール26b内を埋める層を上層26
aとは別工程で形成すればよい。
Reference numerals 31, 32, 33, 34 and 35 are transparent electrode layers. The shield wiring 26 is composed of two or three different layers in the manufacturing process. That is, the lower layer 26c
By forming the upper layer 26a after opening the contact hole 26b in the upper insulating layers 33 and 34, the upper layer 26a and the lower layer 26c are connected via the contact hole 26b. When this is constituted by three levels of layers, the layer filling the contact hole 26b is formed by the upper layer 26.
What is necessary is just to form in a process different from a.

【0028】下層26c、コンタクトホール部26b及
び上層26aは、画素電極16の周囲(画素スイッチ構
成部を除く)を囲う様に設けられている。尚、ここで、
コンタクトホール部26bは、画素電極16の周囲を囲
う様に線状に開口され、また下層26cは、信号線8を
形成するための導電層(例えばアルミニウム配線)と同
一レベルの導電層を用いてパターン化して作製できる。
The lower layer 26c, the contact hole 26b, and the upper layer 26a are provided so as to surround the periphery of the pixel electrode 16 (excluding the pixel switch component). Here,
The contact hole portion 26b is linearly opened so as to surround the periphery of the pixel electrode 16, and the lower layer 26c is formed using a conductive layer at the same level as a conductive layer (for example, aluminum wiring) for forming the signal line 8. It can be made by patterning.

【0029】図4に示した様な液晶表示装置の駆動は、
信号線8に映像信号に対応する電位を与え、ゲート線1
0に画素スイッチが導通する電位を与えることにより、
画素電極16を所定の電位にすることで行われる。通
常、画素電極への書込みは一行同時に行うため、同一行
のセルのゲート線は共通に配線されている。ある行の書
込みを終えると、すぐ次の隣接行の書込みを同じデータ
線を用いて行うため、信号線は同一列で共通に配線され
ている。
The driving of the liquid crystal display device as shown in FIG.
A potential corresponding to the video signal is applied to the signal line 8 and the gate line 1
By giving 0 a potential at which the pixel switch conducts,
This is performed by setting the pixel electrode 16 to a predetermined potential. Normally, writing to a pixel electrode is performed simultaneously for one row, so that the gate lines of cells in the same row are commonly wired. When the writing of a certain row is completed, the writing of the next adjacent row is performed using the same data line, so that the signal lines are commonly wired in the same column.

【0030】この様に、行ごとの書込みを全ての行にわ
たって行うことにより、パネル一面の書込みを終了す
る。最終行の書込み終了後、第1行の書込みを再度始め
ることにより、たえず映像を表示することができる。こ
の様にして映像情報をパネルに表示するため、データ線
は絶えず電位変動している。また、ゲート線も、画素ス
イッチをON、OFFさせるため、大振幅の電位変動を
発生する。
As described above, the writing for each row is performed over all the rows, thereby completing the writing on the entire surface of the panel. After the writing of the last line is completed, the video can be constantly displayed by restarting the writing of the first line. In order to display the video information on the panel in this manner, the potential of the data line constantly fluctuates. In addition, the gate line also causes a large-amplitude potential fluctuation because the pixel switch is turned on and off.

【0031】従来の液晶表示装置においては、ゲート線
と画素電極との間及び信号線と画素電極との間に寄生容
量が存在するために、画素電極の電位が不要な変動を受
け、この様な変動が、表示のコントラストの低下または
諧調性の悪化の原因となっていたのである。
In the conventional liquid crystal display device, since there is a parasitic capacitance between the gate line and the pixel electrode and between the signal line and the pixel electrode, the potential of the pixel electrode undergoes an unnecessary change. Such a fluctuation causes a decrease in display contrast or a deterioration in gradation.

【0032】本実施例においては、画素電極の周囲に一
定電位を与えた配線26であるシールド領域を配置する
ことにより、ゲート線及び信号線の影響を大幅に軽減す
ることができ、画質を大幅に向上させることができる。
In this embodiment, the influence of the gate lines and the signal lines can be greatly reduced by arranging the shield region, which is the wiring 26 to which a constant potential is applied, around the pixel electrode, and the image quality can be greatly improved. Can be improved.

【0033】尚、本実施例は、下層26c及び上層26
aだけでなく、コンタクトホール26bも、画素電極の
周囲(画素スイッチ構成部を除く)を完全に囲う様に線
状に開口しているが、コンタクトホール26bは必ずし
も周囲の全面に設ける必要はない。
In this embodiment, the lower layer 26c and the upper layer 26c
Not only a, but also the contact hole 26b is linearly opened so as to completely surround the periphery of the pixel electrode (excluding the pixel switch component), but the contact hole 26b does not necessarily need to be provided on the entire surface of the periphery. .

【0034】次に、製造方法について説明する。Next, the manufacturing method will be described.

【0035】先ず、絶縁性表面を含む基板12上に、能
動素子6を形成するために単結晶半導体の島状領域を形
成する。
First, island regions of a single crystal semiconductor are formed on the substrate 12 including the insulating surface to form the active elements 6.

【0036】次に、ゲート絶縁膜31及びゲート電極1
0を形成する。次に、絶縁層32を形成した後、コンタ
クトホールを開ける。このコンタクトホールは素子6の
主電極領域であるソースまたはドレインと信号線8とを
接続するためのものである。コンタクトホール形成後、
導電体を堆積し、パターニングすることにより、信号線
8と下層26cとを同時に形成する。その後、絶縁層3
3を形成した後に、素子6と画素電極16との間のコン
タクトを取るためのコンタクトホールを絶縁層31,3
2,33に形成する。
Next, the gate insulating film 31 and the gate electrode 1
0 is formed. Next, after forming the insulating layer 32, a contact hole is opened. This contact hole is for connecting the signal line 8 with the source or drain, which is the main electrode region of the element 6. After forming the contact hole,
The signal line 8 and the lower layer 26c are simultaneously formed by depositing and patterning a conductor. Then, the insulating layer 3
3 are formed, contact holes for making contact between the element 6 and the pixel electrode 16 are formed in the insulating layers 31 and 3.
2, 33.

【0037】次に、透明導電体を堆積しパターニングす
ることで、画素電極16を形成する。ここで、絶縁層3
3は、予め平坦化プロセス例えばリンガラスのリフロ
ー、スピンオングラスとエッチバックの組合わせ等の方
法にて、表面を平坦化しておく。
Next, a pixel electrode 16 is formed by depositing and patterning a transparent conductor. Here, the insulating layer 3
The surface 3 is previously flattened by a flattening process, for example, a method such as reflow of phosphorus glass or a combination of spin-on glass and etch back.

【0038】続いて、画素電極16上を絶縁層34で覆
い、下層26cとコンタクトをとるためのコンタクトホ
ール26bを絶縁層33,34に開け、次に導電体を堆
積し、パターニングして上層26aを形成する。そし
て、保護層35を形成して、液晶層57を挟むための一
対の基板のうちの一方の基板を作製する。
Subsequently, the pixel electrode 16 is covered with an insulating layer 34, contact holes 26b for making contact with the lower layer 26c are opened in the insulating layers 33 and 34, and then a conductor is deposited and patterned to form an upper layer 26a. To form Then, a protective layer 35 is formed, and one of a pair of substrates for sandwiching the liquid crystal layer 57 is manufactured.

【0039】次に、共通電極を有する基板56を所定の
間隔をおいて固定し、その間隔に液晶57を注入する。
一対の基板の周囲を封止して、上述のAM−LCDが得
られる。
Next, the substrate 56 having the common electrode is fixed at a predetermined interval, and the liquid crystal 57 is injected at the interval.
By sealing the periphery of the pair of substrates, the above-described AM-LCD is obtained.

【0040】(実施例5)図5は本発明の実施例5によ
るAM−LCDの一画素の構成を示す模式的平面図であ
る。
(Embodiment 5) FIG. 5 is a schematic plan view showing a configuration of one pixel of an AM-LCD according to Embodiment 5 of the present invention.

【0041】本実施例の基本的構成は前述した実施例4
と同じであり、異なる点は次のとおりである。即ち、図
5に示す様に、本実施例5においては、コンタクトホー
ル26bを部分的に設け、コンタクトホール26bを形
成しない部分の上層26a及び下層26cの幅mを小さ
くしており、この様な構成により、画素面積をより広く
とることができ、開口率をアップすることができる。
The basic configuration of this embodiment is the same as that of the fourth embodiment.
And the differences are as follows. That is, as shown in FIG. 5, in the fifth embodiment, the contact hole 26b is partially provided, and the width m of the upper layer 26a and the lower layer 26c where the contact hole 26b is not formed is reduced. With this configuration, the pixel area can be made wider and the aperture ratio can be increased.

【0042】(実施例6)図6は本発明の実施例6によ
るAM−LCDの一画素の構成を示す模式的断面図であ
る。
(Embodiment 6) FIG. 6 is a schematic sectional view showing a configuration of one pixel of an AM-LCD according to Embodiment 6 of the present invention.

【0043】本実施例の基本的構成は前述した実施例4
及び実施例5と同じであり、異なる点は次のとおりであ
る。即ち、図6に示す様に、本実施例6においては、上
層26aは画素電極16を形成するための導電層と同一
の導電層をパターン化して作製し、また下層26cは信
号線8を形成するための導電層と同一の導電層をパター
ン化して作製しているため、特にシールド領域を形成す
るために特別な成膜工程を付加して導電層を形成するこ
とは不要であり、より製造工程を簡略化することができ
る。
The basic configuration of this embodiment is the same as that of the fourth embodiment.
This embodiment is the same as Embodiment 5 and different points are as follows. That is, as shown in FIG. 6, in the sixth embodiment, the upper layer 26a is formed by patterning the same conductive layer as the conductive layer for forming the pixel electrode 16, and the lower layer 26c forms the signal line 8. Since the same conductive layer as the conductive layer to be formed is patterned and manufactured, it is not necessary to form a conductive layer by adding a special film forming step particularly for forming a shield region. The process can be simplified.

【0044】以上説明したシールド領域は、画素電極の
大部分を囲んでいるので、これを遮光性の導電材料で形
成すれば、画素間の光の侵入(光のクロストーク)等を
も防止できる。
Since the above-described shield region surrounds most of the pixel electrode, if this is formed of a light-shielding conductive material, light penetration between pixels (light crosstalk) can be prevented. .

【0045】図7は本発明による液晶表示装置(LC
D)を用いた画像情報処理装置を示す模式図である。3
00はLCDであり、その中央に表示部310が設けら
れている。図7では、アクティブマトリクス部を拡大し
て204として模式的に示している。表示部310の周
囲の領域203には、シフトレジスタを含む周辺回路が
配置されている。その周辺回路のうち、信号配線に接続
され映像信号を供給する水平駆動回路は表示部310の
上下に、ゲート配線に接続されライン選択信号を発生す
る駆動回路は表示部310の左右に、それぞれ配置され
ている。これらの駆動回路は、別基板に実装された駆動
制御回路410に接続されて制御される。また、光源4
12及び光源の点灯を制御するインバータを含む点灯制
御回路411とともに、上記駆動制御回路410は中央
制御回路414に接続される。
FIG. 7 shows a liquid crystal display (LC) according to the present invention.
It is a schematic diagram which shows the image information processing apparatus using D). 3
Reference numeral 00 denotes an LCD, and a display unit 310 is provided at the center thereof. In FIG. 7, the active matrix portion is schematically shown as 204 as enlarged. In an area 203 around the display section 310, peripheral circuits including a shift register are arranged. Among the peripheral circuits, a horizontal drive circuit connected to a signal wiring and supplying a video signal is disposed above and below the display unit 310, and a drive circuit connected to a gate wiring and generating a line selection signal is disposed on the left and right sides of the display unit 310. Have been. These drive circuits are connected to and controlled by a drive control circuit 410 mounted on another substrate. Light source 4
The drive control circuit 410 is connected to a central control circuit 414 together with a lighting control circuit 411 including an inverter 12 for controlling lighting of the light source.

【0046】更に、この画像情報処理装置では、画像情
報を入力するレンズを含む光学系422と光電変換要素
を含むイメージセンサ421とその駆動回路420とを
有している。加えて、イメージセンサ421による画像
情報及び/または表示された画像情報は、記録ヘッド4
31を含む記録制御回路430により記録媒体に記録さ
れる。
Further, this image information processing apparatus has an optical system 422 including a lens for inputting image information, an image sensor 421 including a photoelectric conversion element, and a driving circuit 420 therefor. In addition, the image information and / or the image information displayed by the image sensor 421 is transmitted to the recording head 4.
31 is recorded on a recording medium by a recording control circuit 430 including the P.31.

【0047】以上詳細に説明した様に、本発明実施例に
よれば、画素電極とマトリクス配線との間で前記画素電
極を囲う様にシールド領域を設けることにより、ゲート
線、データ信号線等のマトリクス配線の悪影響を大幅に
軽減することができる。
As described above in detail, according to the embodiment of the present invention, by providing a shield region between a pixel electrode and a matrix wiring so as to surround the pixel electrode, a gate line, a data signal line, etc. The adverse effect of the matrix wiring can be greatly reduced.

【0048】[0048]

【発明の効果】本発明によれば、導電層が画素電極の周
囲に選択的に設けられているので、該導電層を所定の電
位に保持することにより、画素電極とマトリクス配線群
との間の浮遊容量ないしは線間容量による悪影響を画素
電極に及ぼさない様にすることができる。
According to the present invention, since the conductive layer is selectively provided around the pixel electrode, by maintaining the conductive layer at a predetermined potential, the distance between the pixel electrode and the matrix wiring group is increased. Of the pixel electrode can be prevented from being adversely affected by the stray capacitance or line capacitance.

【0049】本発明によれば、蓄積容量のための共通電
位側配線を画素電極の外周に沿って延在させているの
で、信号配線やゲート配線の電圧変化による液晶印加電
圧の振れが小さくなり、画質が向上する。更に、その結
果、画質を維持しながら蓄積容量値を小さくすることが
可能となりスイッチングトランジスタを小型化すること
ができるし、蓄積容量配線の幅を細くすることもでき、
かくして蓄積容量配線を金属やSi層等の不透明材料で
形成しても大きな開口率を得ることができる。本発明
は、画素が小型化するにつれてその有効性が増大する。
According to the present invention, since the common potential side wiring for the storage capacitor extends along the outer periphery of the pixel electrode, the fluctuation of the voltage applied to the liquid crystal due to the voltage change of the signal wiring and the gate wiring is reduced. , Image quality is improved. Further, as a result, the storage capacitance value can be reduced while maintaining the image quality, the switching transistor can be reduced in size, and the width of the storage capacitance wiring can be reduced.
Thus, a large aperture ratio can be obtained even if the storage capacitor wiring is formed of an opaque material such as a metal or a Si layer. The present invention increases its effectiveness as pixels become smaller.

【0050】本発明によれば、画素電極とマトリクス配
線との間で前記画素電極を囲う様にシールド領域を設け
ることにより、ゲート線、データ信号線等のマトリクス
配線の悪影響を大幅に軽減することができる。
According to the present invention, by providing the shield region between the pixel electrode and the matrix wiring so as to surround the pixel electrode, the adverse effect of the matrix wiring such as the gate line and the data signal line can be greatly reduced. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例1によるAM−LCDの模式図
である。
FIG. 1 is a schematic diagram of an AM-LCD according to a first embodiment of the present invention.

【図2】本発明の実施例2によるAM−LCDの模式図
である。
FIG. 2 is a schematic diagram of an AM-LCD according to a second embodiment of the present invention.

【図3】本発明の実施例3によるAM−LCDの模式図
である。
FIG. 3 is a schematic diagram of an AM-LCD according to Embodiment 3 of the present invention.

【図4】本発明の実施例4によるAM−LCDの模式図
である。
FIG. 4 is a schematic diagram of an AM-LCD according to Embodiment 4 of the present invention.

【図5】本発明の実施例5によるAM−LCDの模式図
である。
FIG. 5 is a schematic diagram of an AM-LCD according to Embodiment 5 of the present invention.

【図6】本発明の実施例6によるAM−LCDの模式図
である。
FIG. 6 is a schematic diagram of an AM-LCD according to Embodiment 6 of the present invention.

【図7】本発明によるAM−LCDを有する画像情報処
理装置を示す模式図である。
FIG. 7 is a schematic diagram showing an image information processing apparatus having an AM-LCD according to the present invention.

【図8】AM−LCDの一画素の等価回路図である。FIG. 8 is an equivalent circuit diagram of one pixel of an AM-LCD.

【図9】図8の回路を有するAM−LCDの駆動波形を
示すタイミングチャートである。
FIG. 9 is a timing chart showing driving waveforms of an AM-LCD having the circuit of FIG.

【符号の説明】[Explanation of symbols]

6 スイッチングトランジスタ 8 信号配線 10,10’ ゲート配線 12 透明基板 14 基板 16 透明画素電極 20,22,24 透明絶縁膜 26 シールド配線 28 スイッチングトランジスタのドレイン領域 Reference Signs List 6 switching transistor 8 signal wiring 10, 10 'gate wiring 12 transparent substrate 14 substrate 16 transparent pixel electrode 20, 22, 24 transparent insulating film 26 shield wiring 28 drain region of switching transistor

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−63020(JP,A) 特開 平3−196020(JP,A) 特開 平2−278231(JP,A) 特開 平3−100626(JP,A) 特開 平4−415(JP,A) 特開 昭63−70832(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/1362 G02F 1/1343 ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-2-63020 (JP, A) JP-A-3-196020 (JP, A) JP-A-2-278231 (JP, A) JP-A-3-27801 100626 (JP, A) JP-A-4-415 (JP, A) JP-A-63-70832 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G02F 1/1362 G02F 1 / 1343

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 ゲート配線及び信号配線を有するマトリ
クス配線と、該マトリクス配線の交点にそれぞれ設けら
れた複数の能動素子と、該複数の能動素子のそれぞれに
対して個別に設けられた複数の画素電極と、該複数の画
素電極のそれぞれに対してその外周に沿って延在し且つ
絶縁層を介して対向するように配置された蓄積容量用配
線と、前記複数の画素電極に対して共通に対向配置され
た共通電極と、前記複数の画素電極と前記共通電極との
間に配置された液晶層と、を有する液晶表示装置であっ
て、 前記蓄積容量用配線と前記信号配線との間、及び前記蓄
積容量用配線と前記ゲート配線との間、の双方で容量が
形成され、前記蓄積容量用配線は前記共通電極と同電位
に設定されていることを特徴とする液晶表示装置。
A matrix wiring having a gate wiring and a signal wiring; a plurality of active elements provided at intersections of the matrix wiring; and a plurality of pixels individually provided for each of the plurality of active elements. An electrode, a storage capacitor wiring extending along the outer periphery of each of the plurality of pixel electrodes and arranged to face each other with an insulating layer interposed therebetween, and a common electrode for the plurality of pixel electrodes. A liquid crystal display device comprising: a common electrode disposed to face, and a liquid crystal layer disposed between the plurality of pixel electrodes and the common electrode, wherein a liquid crystal layer is provided between the storage capacitor wiring and the signal wiring. And a capacitor is formed between the storage capacitor line and the gate line, and the storage capacitor line is set to the same potential as the common electrode.
【請求項2】 ゲート配線及び信号配線を有するマトリ
クス配線と、該マトリクス配線の交点にそれぞれ設けら
れた複数の能動素子と、該複数の能動素子のそれぞれに
対して個別に設けられた複数の画素電極と、該複数の画
素電極のそれぞれに対してその外周に沿って延在し且つ
絶縁層を介して対向するように配置された蓄積容量用配
線と、液晶層と、を有する液晶表示装置であって、 前記蓄積容量用配線と前記信号配線との間で容量が形成
され、前記蓄積容量用配線は当該蓄積容量用配線に対向
する画素電極とは別の画素電極のための前記ゲート配線
に接続されていることを特徴とする液晶表示装置。
2. A matrix wiring having a gate wiring and a signal wiring, a plurality of active elements provided at intersections of the matrix wiring, and a plurality of pixels individually provided for each of the plurality of active elements. A liquid crystal display device comprising: an electrode; a storage capacitor wiring extending along an outer periphery of each of the plurality of pixel electrodes and arranged to face each other via an insulating layer; and a liquid crystal layer. A capacitance is formed between the storage capacitor line and the signal line, and the storage capacitor line is connected to the gate line for a pixel electrode different from the pixel electrode opposed to the storage capacitor line. A liquid crystal display device being connected.
【請求項3】 前記蓄積容量用配線は、当該蓄積容量用
配線に対向する画素電極の外周から外側にはみ出すよう
に配置されていることを特徴とする、請求項2に記載の
液晶表示装置。
3. The liquid crystal display device according to claim 2, wherein the storage capacitor wiring is disposed so as to protrude from the outer periphery of the pixel electrode facing the storage capacitor wiring.
【請求項4】 前記蓄積容量用配線は、2値の電位に保
持されることを特徴とする、請求項2又は3に記載の液
晶表示装置。
4. The liquid crystal display device according to claim 2, wherein the storage capacitor wiring is held at a binary potential.
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