JP3019310B2 - Automatic frequency control circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルテレビ受像機やビデオテープレコー
ダ（以下VTRと記す）等の水平出力回路に用いて好適な
自動周波数制御（以下AFCと記す）回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an automatic frequency control (hereinafter, referred to as AFC) suitable for use in a horizontal output circuit such as a digital television receiver or a video tape recorder (hereinafter, referred to as VTR). Circuit.
本発明のAFCはVTR等に用いて好適なもので、同期信号
が重畳された映像信号が入力される入力手段と、映像信
号から同期信号を分離する同期信号分離手段と、同期信
号と第１の基準信号とを比較し、第１の自動周波数制御
エラー電圧を発生する第１の位相検波手段と、第１の自
動周波数制御エラー電圧に基づいて、第１の周波数信号
を出力する第１の電圧制御発振手段と、第１の周波数信
号に基づいて、第１の基準信号を生成する第１の基準信
号生成手段と、同期信号に基づく信号と第２の基準信号
とを比較し、第２の自動周波数制御エラー電圧を発生す
る第２の位相検波手段と、第２の自動周波数制御エラー
電圧に第１の自動周波数制御エラー電圧を重畳し、第３
の自動周波数制御エラー電圧を生成する重畳手段と、第
３の自動周波数制御エラー電圧に基づいて、第２の周波
数信号を出力する第２の電圧制御発振手段と、第２の周
波数信号に基づいて第２の基準信号を生成する第２の基
準信号生成手段とを具備することで、ビデオテープレコ
ーダの特殊再生時に発生する画像歪を補正する様にした
ものである。The AFC of the present invention is suitable for use in a VTR or the like, and includes input means for inputting a video signal on which a synchronization signal is superimposed, synchronization signal separation means for separating a synchronization signal from the video signal, And a first phase detector for generating a first automatic frequency control error voltage and a first frequency signal for outputting a first frequency signal based on the first automatic frequency control error voltage. A voltage-controlled oscillating means, a first reference signal generating means for generating a first reference signal based on the first frequency signal, and a signal based on the synchronization signal and a second reference signal; A second phase detection means for generating the automatic frequency control error voltage of the first automatic frequency control error voltage;
Superimposing means for generating an automatic frequency control error voltage, second voltage control oscillating means for outputting a second frequency signal based on the third automatic frequency control error voltage, and a second frequency signal based on the second frequency signal. By providing a second reference signal generating means for generating a second reference signal, image distortion generated at the time of special reproduction of the video tape recorder is corrected.
従来のPAL（Phase Alternation by Line）方式、或は
SECAM（Se′quenticel Couleur a me′moire）方式の様
に垂直周波数が50Hzの50フィールド方式の映像信号は大
画面のフリッカを生じやすく、このためにフィールド周
波数を２倍にしてフリッカを軽減する方式が提案されて
いる。この様なフリッカリダクション回路を第５図A,B
及び第６図A,Bの画像及び走査線の三次元モデル図で説
明する。PAL或はSECAM方式では垂直周波数が第５図A,B
に示す様にｉフィールド（31）とｉ＋１フィールド（3
2）はインタレース走査され、ｉフィールド（31）、ｉ
＋１フィールド（32）、ｉ＋２フィールド（33）‥‥間
は50Hzで20μｓであるが、この様な50フィールド方式の
ものでは大画面部分においてちらつきが目立つ問題があ
るのでフィールド周波数を第６図A,Bに示す様に２倍の1
00Hz、10μｓとして大画面部分のフリッカを低減させて
いる。Conventional PAL (Phase Alternation by Line) method or
A 50-field video signal with a vertical frequency of 50 Hz, such as the SECAM (Se'quenticel Couleur a me'moire) method, is likely to cause flicker on a large screen. Has been proposed. FIGS. 5A and 5B show such a flicker reduction circuit.
6A and 6B and a three-dimensional model diagram of scanning lines. In the PAL or SECAM system, the vertical frequency is
As shown in the figure, the i field (31) and the i + 1 field (3
2) is interlaced scan, i field (31), i
The interval between the +1 field (32) and the i + 2 field (33)} is 20 μs at 50 Hz. However, such a 50-field method has a problem that flicker is noticeable in a large screen portion. Double 1 as shown in B
00Hz and 10 μs reduce flicker in the large screen area.
尚、第６図A,Bのｉフィールド（31）の垂直同期信号
間（1v）は313.0H、ｉ′フィールド（31a）の（1v）は3
12.5H、（ｉ＋１）フィールド（32）は312.0H、（ｉ＋
１）′フィールド（32a）は312.5H、（ｉ＋２）フィー
ルド（33）は313.0H‥‥となる。Note that the interval (1v) between the vertical synchronizing signals of the i field (31) in FIGS. 6A and 6B is 313.0H, and the (1v) of the i 'field (31a) is 33.0H.
12.5H, (i + 1) field (32) is 312.0H, (i +
1) 'field (32a) is 312.5H, and (i + 2) field (33) is 313.0H.
この様なフリッカリダクション回路では垂直及び水平
周波数を２倍にして用いている。この２倍の垂直及び水
平周波数を得るためのクロックジェネレータとしてAFC
回路が用いられている。In such a flicker reduction circuit, the vertical and horizontal frequencies are doubled and used. AFC as a clock generator to obtain twice the vertical and horizontal frequencies
A circuit is used.
このクロックジェネレータは水平同期信号を基準にし
て水平同期用信号間隔が変動してもAFC回路により常に
一定数のクロック信号を発生させる様にしている。This clock generator always generates a fixed number of clock signals by the AFC circuit even if the horizontal synchronization signal interval fluctuates based on the horizontal synchronization signal.
垂直周波数を２倍にするには入力された映像信号デー
タをメモリに書き込み、書き込んだときの２倍の速度で
読み出せばよく、このとき読み出しクロックは上述のAF
Cから取り出されているので水平同期信号にロックして
いる。In order to double the vertical frequency, the input video signal data should be written to the memory and read out at twice the speed at which it was written.
Locked to horizontal sync signal because it is taken out of C.
上述の如き垂直周波数を２倍にするフリッカリダクシ
ョン回路を有するデジタルテレビ受像機からの映像デー
タをビデオテープレコーダにより特殊再生するとき、特
にピクチャーサーチ、スロースチール再生等をすると、
ノイズバーの出ない所に画像歪を発生する問題が生ず
る。When specially reproducing video data from a digital television receiver having a flicker reduction circuit for doubling the vertical frequency as described above using a video tape recorder, particularly when performing a picture search, slow still reproduction, or the like,
There is a problem that image distortion occurs where no noise bar appears.
この様に歪の生ずる原因を第７図及び第８図によって
説明する。The cause of such distortion will be described with reference to FIGS. 7 and 8. FIG.
第７図Ａは通常のテレビジョン受像機の垂直同期信号
VSync間にピクチャーサーチによってノイズ信号（33
a），（33b）が発生した状態を示す、この様なノイズ信
号発生時には第８図Ａに示す様にテレビジョン画面（3
4）で縦縞（35）を再生した場合にはノイズバー（36
a），（36b）でスキュー（37a），（37b）を生ずる。FIG. 7A is a vertical synchronizing signal of an ordinary television receiver.
Noise signal by picture search between V Sync (33
a) and (33b) are generated. When such a noise signal is generated, the television screen (3) is displayed as shown in FIG. 8A.
If vertical stripes (35) are played in 4), the noise bar (36
The skews (37a) and (37b) occur in a) and (36b).
次にフリッカリダクション回路を有する垂直同期周波
数を２倍の2VSyncとしたテレビジョン受像機では第７図
Ｂ及び第８図Ｂに示す様にノイズ信号（33a），（33b）
の他に画面上でノイズ信号のない部分でもクロック信号
がスキューに追従出来ないので画面上でスキュー（38）
が発生してしまう欠点があった。このスキュー（38）は
２倍にしていないVSyncのノイズがあった位置に対応し
ている。Next, in a television receiver having a flicker reduction circuit and doubling the vertical synchronization frequency to 2V Sync , noise signals (33a) and (33b) as shown in FIGS. 7B and 8B.
In addition, skew on the screen (38)
There is a drawback that the problem occurs. This skew (38) corresponds to the position where the V Sync noise was not doubled.
本発明は叙上の欠点に鑑みなされたものでその目的と
するところは、ビデオテープレコーダ再生時にバーノイ
ズのない所に発生する画像歪を改善させる様にしたAFC
回路を提供せんとするものである。The present invention has been made in view of the above drawbacks, and an object of the present invention is to improve the image distortion that occurs in a place where there is no bar noise when playing a video tape recorder.
No circuit is provided.
本発明のAFC回路は同期信号が重畳された映像信号が
入力される入力手段（４）と、映像信号から同期信号を
分離する同期信号分離手段と、同期信号と第１の基準信
号とを比較し、第１の自動周波数制御エラー電圧を発生
する第１の位相検波手段（３）と、第１の自動周波数制
御エラー電圧に基づいて、第１の周波数信号を出力する
第１の電圧制御発振手段（５）と、第１の周波数信号に
基づいて、第１の基準信号を生成する第１の基準信号生
成手段（６）と、同期信号に基づく信号と第２の基準信
号とを比較し、第２の自動周波数制御エラー電圧を発生
する第２の位相検波手段（12）と、第２の自動周波数制
御エラー電圧に第１の自動周波数制御エラー電圧を重畳
し、第３の自動周波数制御エラー電圧を生成する重畳手
段と、第３の自動周波数制御エラー電圧に基づいて、第
２の周波数信号を出力する第２の電圧制御発振手段（1
4）と第２の周波数信号に基づいて第２の基準信号を生
成する第２の基準信号生成手段（17）とを具備すること
を特徴とする自動周波数制御回路としたものである。The AFC circuit of the present invention comprises: an input means (4) for receiving a video signal on which a synchronization signal is superimposed; a synchronization signal separation means for separating a synchronization signal from the video signal; and comparing the synchronization signal with the first reference signal. A first phase detection means for generating a first automatic frequency control error voltage; and a first voltage controlled oscillator for outputting a first frequency signal based on the first automatic frequency control error voltage. Means (5), first reference signal generating means (6) for generating a first reference signal based on the first frequency signal, and comparing the signal based on the synchronization signal with the second reference signal. A second phase detection means (12) for generating a second automatic frequency control error voltage; and a third automatic frequency control by superimposing the first automatic frequency control error voltage on the second automatic frequency control error voltage. Superimposing means for generating an error voltage; Based on the control error voltage, the second voltage controlled oscillation means for outputting a second frequency signal (1
4) and a second reference signal generating means (17) for generating a second reference signal based on the second frequency signal.
本発明のAFC回路はクロック信号を発生させるためのA
FC回路からのエラー電圧を偏向電圧のAFC回路のエラー
電圧に重畳させてクロックを発生させるAFC回路で追従
出来ないスキューを偏向回路AFC回路で補正することが
出来るのでビデオテープレコーダの特殊再生時にノイズ
バーのない部分に出来る画像歪を改善させることが出来
る。The AFC circuit of the present invention has an AFC circuit for generating a clock signal.
A skew that cannot be followed by the AFC circuit that generates a clock by superimposing the error voltage from the FC circuit on the error voltage of the deflection voltage AFC circuit can be corrected by the deflection circuit AFC circuit, so the noise bar during special playback of the video tape recorder It is possible to improve the image distortion that can be caused in the part without the image.
以下、本発明のAFC回路を第１図乃至第４図について
説明する。Hereinafter, the AFC circuit of the present invention will be described with reference to FIGS.
第２図は本発明のAFC回路が用いられているフリッカ
リグクション手段を有すPAL用のデジタルカラーテレビ
受像機の構成を示すものである。FIG. 2 shows the configuration of a digital color television receiver for PAL having flickering means using the AFC circuit of the present invention.
第２図に於いて、入力端子（41）にはPAL/SECAM方式
のコンポジットビデオ信号が入力されてアナログY/C分
離回路（42）及び同期分離回路（９）に供給される。ア
ナログY/C分離回路（42）では輝度信号Ｙと色差信号Ｒ
−Y,B−Ｙに分離され、輝度信Ｙはアナログ−デジタル
変換回路（19）に供給されデジタル信号に変換されたの
ちにノイズリダクション回路（21）とメモリ（23Y），
（23Y′）の系を通ってデジタル−アナログ変換回路（2
6）に出力されて2Yのアナログ輝度信号をRGB変換回路
（27）に供給する。In FIG. 2, a PAL / SECAM composite video signal is input to an input terminal (41) and supplied to an analog Y / C separation circuit (42) and a synchronization separation circuit (9). In the analog Y / C separation circuit (42), the luminance signal Y and the color difference signal R
−Y and BY, and the luminance signal Y is supplied to an analog-digital conversion circuit (19) and converted into a digital signal, and then converted into a noise reduction circuit (21) and a memory (23Y).
(23Y ') through the digital-analog conversion circuit (2
The 2Y analog luminance signal output to 6) is supplied to the RGB conversion circuit (27).
アナログY/C分離回路（42）で分離された色差信号Ｒ
−Y,B−Ｙはアナログスイッチ（43）を介してＲ−Y,B−
Y,R−Y,B−Ｙの様にシリアルな色差データとなされ、ア
ナログ−デジタル変換回路（20）でデジタル化され、色
差用のノイズリダクション回路（22）を介してメモリ
（23c），（23c′）に供給される。メモリ（23c），（2
3c′）は４ビット構成で８ビットのシリアルデータをパ
ラレルに４ビット単位でメモリする。メモリ（23c），
（23c′）出力はフリッカリダクション回路（24）に８
ビットで入力され、２倍の色差信号2R−Y,2B−Ｙとして
出力される。このために読み出しコントロール信号V
CLR1は書き込みコントロール信号VCLR0の２倍で読み出
される。The color difference signal R separated by the analog Y / C separation circuit (42)
-Y and BY are converted to RY and BY through an analog switch (43).
Serial color difference data such as Y, RY, BY are converted into digital data by an analog-to-digital conversion circuit (20), and are stored in memories (23c), (C) through a noise reduction circuit (22) for color difference. 23c '). Memory (23c), (2
3c ') has a 4-bit configuration and stores 8-bit serial data in parallel in 4-bit units. Memory (23c),
(23c ') output is 8 to the flicker reduction circuit (24).
It is input as bits and output as double color difference signals 2R-Y, 2B-Y. Therefore, the read control signal V
CLR1 is read at twice the write control signal V CLR0 .
同期分離回路（９）では垂直同期信号VSyncと水平同
期信号HSyncを分離し、HSyncは水併用のAFC回路（10）
に供給され基準の、例えば28MHzクロック信号を発生
し、フリッカリダクション回路（24）に供給すると共
に、メモリ（23Y），（23Y′），（23c），（23c′）、
デジタル−アナログ変換回路（26）に供給され、フリッ
カリダクション回路（24）はアナログY/C分離回路（4
2）、アナログスイッチ（43）、アナログ−デジタル変
換回路（42），（20）、ノイズリダクション回路（2
1），（22）、偏向回路（25）をコントロールしてい
る。この偏向回路内には通常水平偏向回路内にAFC回路
を有する。このAFC回路は水平の周波数は垂直よりも高
く、雑音が混入すると同期出力にも雑音が混入し、この
同期出力で発振器を制御した場合に同期が乱れ、安定な
画面が得られないのを防ぐために用いられている。この
水平偏向回路のAFC回路にはフリッカリダクション回路
（24）から２倍の周波数の水平同期信号（以下、2HSync
と記す）が入力される。本発明のAFC回路はこの様にフ
リッカリダクション回路（24）、メモリ（23Y），（23
Y′），（23C），（23C′）、デジタル−アナログ回路
（26）等にクロック信号を供給するためのAFC回路（1
0）と偏向回路（25）内の水平偏向回路用のAFC回路に関
するもので、その詳細を第１図に示す。第１図でAFC回
路（10）は入力端子（41）から入力されたPAL或はSECAM
方式の映像信号を同期分離回路（９）でHSyncとVSyncに
分離し、第３図A,A′図示のHSync（１）は位相検波回路
（３）に供給される。この位相検波回路（３）は位相同
期ループ回路（以下PLLと記す）（40）構成とされる、
後述する電圧制御発振器（以下、VCOと記）（５）で出
力されたクロック信号を比較信号形成回路（６）に供給
してHSync（１）周期に同期した第３図B,B′に示す水平
基準信号（以下、HREFと記す）（2a），（2b）が供給さ
れて位相比較がなされる。The sync separation circuit (9) separates the vertical sync signal V Sync from the horizontal sync signal H Sync , and H Sync is an AFC circuit using water (10)
To generate a reference, for example, a 28 MHz clock signal, and to supply it to the flicker reduction circuit (24), as well as the memories (23Y), (23Y '), (23c), (23c'),
The signal is supplied to a digital-analog conversion circuit (26), and the flicker reduction circuit (24) is supplied to an analog Y / C separation circuit (4
2), analog switch (43), analog-digital conversion circuit (42), (20), noise reduction circuit (2
1), (22) and the deflection circuit (25) are controlled. This deflection circuit usually has an AFC circuit in the horizontal deflection circuit. In this AFC circuit, the horizontal frequency is higher than the vertical, and if noise is mixed in, the noise will also be mixed in the synchronous output, and if the oscillator is controlled with this synchronous output, the synchronization will be disturbed and a stable screen will not be obtained. Used for The AFC circuit of this horizontal deflection circuit receives a horizontal synchronization signal (hereinafter referred to as 2H Sync ) of twice the frequency from the flicker reduction circuit (24).
Is written). Thus, the AFC circuit of the present invention has a flicker reduction circuit (24), memories (23Y), (23
Y '), (23C), (23C'), an AFC circuit (1) for supplying a clock signal to a digital-analog circuit (26), etc.
0) and the AFC circuit for the horizontal deflection circuit in the deflection circuit (25), the details of which are shown in FIG. In FIG. 1, the AFC circuit (10) is a PAL or SECAM input from the input terminal (41).
The video signal of the system is separated into H Sync and V Sync by a sync separation circuit (9), and H Sync (1) shown in FIGS. 3A and 3A is supplied to a phase detection circuit (3). The phase detection circuit (3) has a phase locked loop circuit (hereinafter referred to as PLL) (40) configuration.
A clock signal output from a voltage-controlled oscillator (hereinafter referred to as VCO) (5) described later is supplied to a comparison signal forming circuit (6) to be synchronized with the H Sync (1) cycle as shown in FIGS. The horizontal reference signals (hereinafter, referred to as H REF ) (2a) and (2b) shown in FIG.
HSync（１）の周波数が安定しているときにはHREF（2
a）との位相関係は第３図Ａの様にHREF（2a）の立ち下
りパルスはHSync（１）幅の略真中で立ち下るため第３
図Ｃの様に示す検波出力信号（3a）が得られる。この検
波出力信号（3a）を低域通過濾波器（以下、LPFと記
す）（４）に通して平滑化し、第３図Ｄに示す様なAFC
エラー信号９をVCO（５）に供給して電圧−周波数変換
し、クロック信号を出力端子（７）に得ると共に比較信
号形成回路（６）に供給し、所定幅のHREF（2a），（2
b）を得ている。AFC回路（10）ではHSync（１）の周波
数が例えば高くなってくると第３図Ａ′の様にH
Sync（１）とHREF（2b）は第３図Ｂ′に示す様にHSync
（１）幅の真中より先でHREF（2b）の立ち下りパルスが
立ち下るために第３図Ｃの（3b）で示す様な検波信号出
力となり、LPF（４）の出力であるAFCエラー信号（4
a），（4b）が出力される。このAFCエラー信号によって
AFCが行なわれ、水平同期信号間隔が変動しても、常に
一定数のクロックが出力端子（７）に供給出来る様に成
されている。この出力端子（７）の出力は第２図に示す
様にフリッカリダクション回路（24）、メモリ（23
Y），（23Y′），（23C），（23C′）、D/A変換回路（2
6）に供給される。When the frequency of H Sync (1) is stable, H REF (2
As shown in FIG. 3A, since the falling pulse of H REF (2a) falls almost in the middle of the width of H Sync (1) as shown in FIG.
The detection output signal (3a) shown in FIG. C is obtained. This detection output signal (3a) is passed through a low-pass filter (hereinafter, referred to as LPF) (4) to be smoothed, and the AFC as shown in FIG.
The error signal 9 is supplied to the VCO (5) for voltage-to-frequency conversion, and a clock signal is obtained at the output terminal (7) and supplied to the comparison signal forming circuit (6), so that H REF (2a), ( Two
b) have gained. In the AFC circuit (10), when the frequency of H Sync (1) increases, for example, as shown in FIG.
Sync (1) and H REF (2b) are H Sync as shown in FIG.
(1) Since the falling pulse of H REF (2b) falls before the middle of the width, the detection signal output becomes as shown in (3b) of FIG. 3C, and the AFC error which is the output of LPF (4) Signal (4
a) and (4b) are output. With this AFC error signal
AFC is performed so that a constant number of clocks can always be supplied to the output terminal (7) even if the horizontal synchronization signal interval fluctuates. The output of the output terminal (7) is supplied to a flicker reduction circuit (24) and a memory (23) as shown in FIG.
Y), (23Y '), (23C), (23C'), D / A conversion circuit (2
6) supplied to.
本発明ではAFC回路（10）のLPF（４）から取り出され
たAFCエラー信号をバッファアンプ（８）とシールド線
（8a）を介し、PLL（44）を構成する水平偏向回路用AFC
回路（30）のVCO（14）の前後に供給する。水平偏向回
路用AFC回路（30）の入力端子（11）には第２図で示し
たフリッカリダクション回路（24）からHSync（１）の
２倍の周波数の2HSync（18）が供給される。位相比較回
路（12）に供給する2HSync（18）を第４図A,A′に示
す。比較信号形成回路（17）で発生させた第４図B,B′
の如き比較信号のHREF（19a），（19b）が位相検波回路
（12）に供給されると、両者の位相差が比較され、位相
差に応じた第４図C,C′に示す検波出力電圧（12a），
（12b）が生ずる。検波出力は高周波成分を含んでいる
のでローパスフィルタ（13）を通してAFCエラー信号（1
3a），（13b）が第４図D,D′の如く得られ、このAFCエ
ラー信号（13a），（13b）をVCO（14）に供給し発振周
波数と位相を制御する。VCO（14）には第３図D,D′に示
したAFC回路（10）のAFCエラー信号（4a），（4b）と第
４図D,D′で示したAFCエラー信号（13a），（13b）が重
畳されている、VCO（14）の出力は水平駆動回路（13）
と水平出力回路（16）を介してCRT（28）の水平偏向コ
イル（29）に供給される。水平出力回路（16）の出力は
比較信号形成回路（17）に供給されてHREF（19a），（1
9b）を形成している。In the present invention, the AFC error signal extracted from the LPF (4) of the AFC circuit (10) is transferred to the AFC for the horizontal deflection circuit constituting the PLL (44) via the buffer amplifier (8) and the shield wire (8a).
Supply before and after VCO (14) in circuit (30). The input terminal (11) of the AFC circuit (30) for the horizontal deflection circuit is supplied with 2H Sync (18) having twice the frequency of H Sync (1) from the flicker reduction circuit (24) shown in FIG. . FIGS. 4A and 4A show 2H Sync (18) supplied to the phase comparison circuit (12). FIGS. 4B and 4B generated by the comparison signal forming circuit (17).
When the reference signals H REF (19a) and (19b) are supplied to the phase detection circuit (12), the phase difference between them is compared, and the detection shown in FIGS. 4C and C 'according to the phase difference is performed. Output voltage (12a),
(12b) occurs. Since the detection output contains high frequency components, the AFC error signal (1
3a) and (13b) are obtained as shown in FIGS. 4D and 4 ', and the AFC error signals (13a) and (13b) are supplied to the VCO (14) to control the oscillation frequency and phase. The VCO (14) has the AFC error signals (4a) and (4b) of the AFC circuit (10) shown in FIGS. 3D and D 'and the AFC error signal (13a) shown in FIGS. 4D and D'. The output of VCO (14) with (13b) superimposed is the horizontal drive circuit (13)
Then, it is supplied to the horizontal deflection coil (29) of the CRT (28) via the horizontal output circuit (16). The output of the horizontal output circuit (16) is supplied to the comparison signal forming circuit (17) and H REF (19a), (1
9b).
本発明のAFC回路によればVTRの特殊再生時にノイズバ
ーのない位置に生ずる画像歪を大幅に改善することが可
能となる。According to the AFC circuit of the present invention, it is possible to greatly improve image distortion occurring at a position where there is no noise bar during special reproduction of a VTR.
尚、本発明は上述の実施例に限定することなく本発明
の要旨を逸脱しない範囲で種々の変形が可能である。It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention.
本発明のAFC回路によればフリッカリダクション回路
を構成するときに用いるAFC回路を用いて水平偏向回路
のAFC回路にAFCエラー電圧を供給するだけでVTRの特殊
再生時に生ずるバーノイズのない所に発生する画像歪を
改善することが出来る。According to the AFC circuit of the present invention, the AFC circuit used when forming the flicker reduction circuit is used to supply the AFC error voltage to the AFC circuit of the horizontal deflection circuit, and the AFC circuit is generated in a place where there is no bar noise generated during the special reproduction of the VTR. Image distortion can be improved.
第１図は本発明のAFC回路の系統図、第２図は本発明のA
FC回路を説明するためのフリッカリダクション回路の系
統図、第３図及び第４図は本発明のAFC回路の波形図、
第５図はPAL方式の画像及び走査線の三次元モデル図、
第６図はフリッカリダクション回路の画像及び走査線の
三次元モデル図、第７図はフリッカリダクションを説明
する波形図、第８図は画面上のスキュー説明図である。 （３），（12）は位相検波回路、（４），（14）はLP
F、（５），（14）はVCO、（８）はバッファアンプ、
（６），（17）は比較信号形成回路、（10）はAFC回
路、（30）は水平偏向回路用AFC回路である。FIG. 1 is a system diagram of the AFC circuit of the present invention, and FIG.
FIG. 3 is a system diagram of a flicker reduction circuit for explaining an FC circuit, FIG. 3 and FIG. 4 are waveform diagrams of an AFC circuit of the present invention,
FIG. 5 is a three-dimensional model diagram of a PAL image and a scanning line,
FIG. 6 is a three-dimensional model diagram of an image and a scanning line of the flicker reduction circuit, FIG. 7 is a waveform diagram illustrating flicker reduction, and FIG. 8 is a diagram illustrating skew on a screen. (3) and (12) are phase detectors, (4) and (14) are LPs
F, (5), (14) are VCO, (8) is buffer amplifier,
(6) and (17) are comparison signal forming circuits, (10) is an AFC circuit, and (30) is an AFC circuit for a horizontal deflection circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内藤 秀文 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭62−159980（ＪＰ，Ａ) 特開 昭62−232284（ＪＰ，Ａ) 特開 昭52−71922（ＪＰ，Ａ) 特開 昭63−185171（ＪＰ，Ａ) 特開 昭61−136383（ＪＰ，Ａ) 特開 昭63−189052（ＪＰ，Ａ) 実開 昭62−87391（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/12 ──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Hidefumi Naito 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation (56) References JP-A-62-159980 (JP, A) JP-A Sho 62-232284 (JP, A) JP-A-52-71922 (JP, A) JP-A-63-185171 (JP, A) JP-A-61-136383 (JP, A) JP-A-63-189052 (JP, A A) Japanese Utility Model 1987-87391 (JP, U) (58) Field surveyed (Int. Cl. 7 , DB name) H04N 5/12
Claims (1)
る入力手段と、 上記映像信号から上記同期信号を分離する同期信号分離
手段と、 上記同期信号と第１の基準信号とを比較し、第１の自動
周波数制御エラー電圧を発生する第１の位相検波手段
と、 上記第１の自動周波数制御エラー電圧に基づいて、第１
の周波数信号を出力する第１の電圧制御発振手段と、 上記第１の周波数信号に基づいて、上記第１の基準信号
を生成する上記第１の基準信号生成手段と、 上記同期信号に基づく信号と第２の基準信号とを比較
し、第２の自動周波数制御エラー電圧を発生する第２の
位相検波手段と、 上記第２の自動周波数制御エラー電圧に上記第１の自動
周波数制御エラー電圧を重畳し、第３の自動周波数制御
エラー電圧を生成する重畳手段と、 上記第３の自動周波数制御エラー電圧に基づいて、第２
の周波数信号を出力する第２の電圧制御発振手段と、 上記第２の周波数信号に基づいて上記第２の基準信号を
生成する第２の基準信号生成手段と、 を具備することを特徴とする自動周波数制御回路。An input unit for receiving a video signal on which a synchronizing signal is superimposed; a synchronizing signal separating unit for separating the synchronizing signal from the video signal; comparing the synchronizing signal with a first reference signal; First phase detection means for generating a first automatic frequency control error voltage, and a first phase detection means based on the first automatic frequency control error voltage.
First voltage-controlled oscillating means for outputting a frequency signal of the following, a first reference signal generating means for generating the first reference signal based on the first frequency signal, and a signal based on the synchronization signal And a second reference signal to generate a second automatic frequency control error voltage, and the first automatic frequency control error voltage as the second automatic frequency control error voltage. Superimposing means for superimposing to generate a third automatic frequency control error voltage; and a second automatic frequency control error voltage based on the third automatic frequency control error voltage.
A second voltage-controlled oscillating means for outputting a frequency signal of the following, and a second reference signal generating means for generating the second reference signal based on the second frequency signal. Automatic frequency control circuit.
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|---|---|---|---|
| JP63246491A JP3019310B2 (en) | 1988-09-30 | 1988-09-30 | Automatic frequency control circuit |
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| JPH0294927A JPH0294927A (en) | 1990-04-05 |
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1988
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