JP2912609B2 - Multiple address holding storage device - Google Patents

Multiple address holding storage device

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JP2912609B2
JP2912609B2 JP10424498A JP10424498A JP2912609B2 JP 2912609 B2 JP2912609 B2 JP 2912609B2 JP 10424498 A JP10424498 A JP 10424498A JP 10424498 A JP10424498 A JP 10424498A JP 2912609 B2 JP2912609 B2 JP 2912609B2
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unit
access
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control signal
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学志 高橋
寛行 山内
寛範 赤松
馨一 楠本
徹 岩田
裕 寺田
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Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、複数のプロセスま
たは複数のプロセッサで共有する複数アドレス保持記憶
装置に関し、特に主記憶部のデータをランダムアクセス
で入出力する際に、効率良くアクセスするために予めア
クセス先のアドレスを保持しておき、効率的にアクセス
できるように順序を並べ換える複数アドレス保持記憶装
置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-address holding storage device shared by a plurality of processes or a plurality of processors, and more particularly, to efficiently access data in a main storage unit at random input / output. The present invention relates to a multiple-address holding storage device that holds addresses of access destinations in advance and rearranges the order so that access can be performed efficiently.

【0002】[0002]

【従来の技術】複数個のプロセスまたは複数個のプロセ
ッサで1個のダイナミックランダムアクセスメモリ(以
下、DRAMという)を共有してそのアクセスを行う場
合、DRAMのアクセス時間を短縮するためには、例え
ば、現在シンクロナスDRAMに採用されているよう
に、主記憶部の内部を多重バンク構成にして、バンクを
切り替えながらアクセスして、見かけ上のアクセス時間
を減少させるといった方法があった。
2. Description of the Related Art When one dynamic random access memory (hereinafter, referred to as DRAM) is accessed by sharing a plurality of processes or a plurality of processors, in order to shorten the DRAM access time, for example, There has been a method in which the inside of a main storage unit is configured as a multi-bank structure and accessed while switching banks to reduce the apparent access time, as currently employed in synchronous DRAMs.

【0003】このような多重バンク構成のメモリシステ
ムの中で、特にアドレスバスとデータバスとを独立して
アクセスできるメモリシステムの場合には、アドレスバ
スに対してアクセスしようとしたときに、前のアクセス
の終了を待つ必要をなくすように、先入れ先出しメモリ
(以下、FIFOメモリという)にアドレスを蓄積し、
FIFOメモリから記憶手段へアドレスを入力順に与え
る方法を採用したメモリシステムもあった。このメモリ
システムは特開平4−175943号公報に開示されて
いる。
In such a multi-bank memory system, especially in a memory system in which an address bus and a data bus can be accessed independently, when the access to the address bus is attempted, the previous operation is performed. In order to eliminate the need to wait for the end of access, an address is stored in a first-in first-out memory (hereinafter referred to as a FIFO memory),
There has also been a memory system that employs a method of giving addresses in order of input from a FIFO memory to storage means. This memory system is disclosed in Japanese Patent Application Laid-Open No. 4-175943.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記従
来のメモリシステムでは、アドレスをFIFOメモリに
蓄積する構成であるために、プロセスまたはプロセッサ
からアクセスされた順番でFIFOメモリに蓄積された
情報を取り出すことしかできないために、FIFOメモ
リに入っているアドレス情報や記憶手段に対してアクセ
スを行うための制御情報もアクセスされた順番でのみア
クセスが可能であった。そのため、プロセスまたはプロ
セッサからアクセスされるメモリシステムにおける記憶
手段のアドレス構造やバンク構造とプロセスまたはプロ
セッサからメモリシステムにアクセスする際の優先順位
を考慮した上でアクセスの順番を入れ換え、最適なアク
セス、つまりアクセス時間が最も短くなるような順序で
アクセスを行うということはできなかった。
However, in the above-mentioned conventional memory system, since the address is stored in the FIFO memory, the information stored in the FIFO memory is retrieved in the order of access from the process or the processor. Therefore, the address information stored in the FIFO memory and the control information for accessing the storage means can be accessed only in the order of access. Therefore, in consideration of the address structure and the bank structure of the storage unit in the memory system accessed from the process or the processor and the priority when the memory system is accessed from the process or the processor, the order of the access is changed, and the optimal access, that is, It was not possible to access in the order that minimizes the access time.

【0005】ここで、最適なアクセス順序について説明
する。例えば、異なるバンクのデータを続けてアクセス
する場合には、連続したデータのアクセスの間でプリチ
ャージを行う必要がない。また、同一バンクのデータを
続けてアクセスする場合であっても、ロウアドレスが同
一でカラムアドレスのみが異なるデータを続けてアクセ
スする場合には、そのバンクにおいて連続したデータの
アクセスの間でプリチャージを行う必要がない。
Here, the optimum access order will be described. For example, when accessing data in different banks successively, there is no need to perform precharge between accesses to continuous data. Even when data in the same bank is accessed continuously, if data having the same row address but different column addresses is continuously accessed, precharge is performed between successive data accesses in the bank. No need to do.

【0006】このような点を考慮すると、アドレスのア
クセス順序を、バンクの異なるアドレスが続くか、もし
くは同一バンクにおいてロウアドレスが同一のアドレス
が続くように、アクセスが予定されているアドレスのア
クセス順序を並べ換えて、連続したデータのアクセスの
間におけるプリチャージサイクルの挿入をできる限り少
なくすれば、アクセス時間を短くできると考えられる。
In consideration of the above points, the access order of the addresses is set such that the addresses of the addresses to be accessed are such that addresses of different banks continue or addresses of the same row address continue in the same bank. It is considered that if the number of precharge cycles inserted between successive data accesses is reduced as much as possible, the access time can be shortened.

【0007】しかしながら、アドレスのアクセス順序
を、単純にバンクの異なるアドレスが続くか、もしくは
同一バンクにおいてロウアドレスが同一のアドレスが続
くように、アクセスが予定されているアドレスのアクセ
ス順序を並べ換えるだけの構成であると、複数のプロセ
スまたは複数のプロセッサからのアクセスが間断なく行
われるような状況になると、特定のプロセスまたはプロ
セッサからのデータのアクセスばかりが行われ、他のプ
ロセスまたはプロセッサからのデータのアクセスが後回
しになって、他のプロセスまたはプロセッサの処理が停
滞する可能性がある。その理由は、画像処理等を行うプ
ロセスまたはプロセッサにおいては、同一バンクにおい
てロウアドレスが同一のアドレスでカラムアドレスのみ
が異なるデータのアクセスが続くことが多く、この場合
に他のプロセスまたはプロセッサからのバンクが異なる
かもしくはロウアドレスが異なるアドレスへのアクセス
が途中に入っても、それは上記のような条件のアクセス
順序の入れ替えによって後回しにされるからである。
However, the access order of the addresses is simply rearranged such that addresses different in banks continue or addresses having the same row address continue in the same bank. With this configuration, if a situation occurs in which access from multiple processes or multiple processors is performed without interruption, only data access from a specific process or processor is performed, and data from other processes or processors is only used. Access may be postponed and other processes or processors may stagnate. The reason is that, in a process or processor that performs image processing or the like, access to data in which the same row address is the same and the only column address is different in the same bank often continues, and in this case, the bank from another process or processor is used. This is because even if an access to an address having a different row address or a different row address is performed in the middle, it is postponed by changing the access order under the above conditions.

【0008】さらに、単純にアクセス順序がアクセス時
間を短くするためだけにアドレスの入れ換えが行われる
と、いつも後回しにされるアクセスが出てくる可能性が
ある。これは、後から追加されたアクセスの方がいつも
アクセス時間を短くするのに好適であった場合である。
この場合には、アクセスに優先順位を設け、何度も後回
しが生じたアクセスの優先順位を上げ、ある一定以上の
優先順位の高さを持ったアクセスは無条件にアクセスを
開始するという方法を用いれば回避することが可能とな
る。
Further, if addresses are exchanged simply for the purpose of shortening the access time in the access order, there is a possibility that an access that is always postponed may appear. This is the case where the access added later is always suitable for shortening the access time.
In this case, a method of setting priorities for accesses, raising the priority of accesses that have been delayed many times, and starting access unconditionally for accesses having a certain priority or higher. If it is used, it can be avoided.

【0009】本発明の目的は、複数個のプロセスまたは
複数個のプロセッサで主記憶部を共有する場合におい
て、全体のアクセス時間を短くすることができる複数ア
ドレス保持記憶装置を提供することである。本発明の他
の目的は、複数のプロセスまたは複数のプロセッサの中
の何れかのプロセスまたはプロセッサのアクセスが後回
しになってそのプロセスまたはプロセッサの処理が停滞
するのを防止することができる複数アドレス保持記憶装
置を提供することである。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a multiple address holding storage device capable of shortening the entire access time when a main storage is shared by a plurality of processes or a plurality of processors. Another object of the present invention is to retain a plurality of addresses that can prevent the access of any process or processor among a plurality of processes or a plurality of processors from being postponed and the processing of the process or the processor from being stagnated. It is to provide a storage device.

【0010】[0010]

【課題を解決するための手段】本発明は、順次または同
時に入力されるアドレスをアドレス一時記憶部によって
蓄え、並べ換え部によってアドレス一時記憶部に蓄えた
アドレスの順序を全体のアクセス時間が減少するように
並べ換え、蓄えられたアドレスを主記憶部の動作に対応
させた速度で読み出すことにより、主記憶部とプロセス
またはプロセッサとの間に必要なアクセスサイクルを減
少し、主記憶部に対する全体のアクセス時間を短くする
ものである。全体のアクセス時間が減少するように、つ
まりアクセスが高速となるように、アドレスを並べ換え
るというのは、例えば、ローアドレスが同じアドレスが
続いてアクセスされるように並べ換えること、また特に
複数バンク構造の主記憶部の場合にはさらに、ローアド
レスが同じアドレスが無い場合にバンクが異なるアドレ
スが続いてアクセスされるように並べ換えることを意味
する。このような並べ換えによって、あるアドレスのア
クセスから次のアドレスのアクセスの間のプリチャージ
を回避したり、あるいはプリチャージのための待ち時間
を少なくすることができ、結果的に全体のアクセス時間
が短くなるものである。なお、複数のプロセスまたは複
数のプロセッサからのアクセスに優先順位を設定し、そ
れを上記のアクセスが高速となるようなアドレスの並べ
換えに優先させるようにすれば、複数のプロセスまたは
複数のプロセッサの優先順位を適切に設定することによ
り、アドレスの順序の入れ換えによってアクセス順が継
続的に繰り下がり、特定のプロセスまたはプロセッサか
らの主記憶部へのアクセスが停滞してしまうのを防止す
ることができる。
According to the present invention, addresses sequentially or simultaneously inputted are stored in an address temporary storage unit, and the order of the addresses stored in the address temporary storage unit by a reordering unit is reduced so that the entire access time is reduced. By reading the stored addresses at a speed corresponding to the operation of the main memory, the access cycle required between the main memory and the process or the processor is reduced, and the total access time to the main memory is reduced. Is shortened. Reordering the addresses so that the overall access time is reduced, that is, to increase the access speed, is, for example, reordering so that addresses having the same row address are accessed successively, and in particular, multiple banks. In the case of the main storage unit having the structure, it means that if there is no address having the same row address, the addresses are rearranged so that addresses having different banks are successively accessed. By such rearrangement, the precharge between the access of one address and the access of the next address can be avoided or the waiting time for the precharge can be reduced, and as a result, the overall access time can be shortened. It becomes. By setting priorities for accesses from a plurality of processes or a plurality of processors, and prioritizing the priorities for the above-described reordering of addresses to increase the access speed, the priority of a plurality of processes or a plurality of processors can be improved. By appropriately setting the order, it is possible to prevent the access order from continuously falling due to the change of the address order, thereby preventing stagnation of access to the main storage unit from a specific process or processor.

【0011】具体的に説明すると、本発明の複数アドレ
ス保持記憶装置は、複数のプロセスまたは複数のプロセ
ッサとの間でデータの授受を行うもので、複数のプロセ
スまたは複数のプロセッサで共有となっており、この複
数アドレス保持記憶装置は、主記憶部と、アドレスバス
と、データバスと、アドレス一時記憶部と、並べ換え部
とからなる。
More specifically, the multiple address holding storage device of the present invention exchanges data with a plurality of processes or a plurality of processors, and is shared by a plurality of processes or a plurality of processors. The multi-address holding storage device includes a main storage unit, an address bus, a data bus, an address temporary storage unit, and a rearrangement unit.

【0012】アドレスバスは、複数のプロセスまたは複
数のプロセッサから主記憶部へアクセスするためのアド
レスと主記憶部を制御するための制御信号とを入力し、
データバスは、複数のプロセスまたは複数のプロセッサ
と主記憶部との間でデータを入出力する。また、アドレ
ス一時記憶部は、主記憶部のアドレス入力端に設けられ
て、アドレスバスを通して入力される複数のアドレスの
保持と複数のアドレスに対応した複数の制御信号の保持
とが可能で、保持したアドレスを順番に主記憶部へ与え
るととも制御信号を主記憶部に与える。さらに、並べ換
え部は、主記憶部にアクセスされた順番にかかわらずア
クセスが高速となる順序にアドレスおよび制御信号を入
れ換えてアドレス一時記憶部から主記憶部へ与える。
The address bus receives an address for accessing the main storage unit from a plurality of processes or a plurality of processors and a control signal for controlling the main storage unit.
Data bus inputs and outputs data between processes or more processors and a main memory unit of the multiple. The address temporary storage unit is provided at an address input end of the main storage unit, and can hold a plurality of addresses input through an address bus and hold a plurality of control signals corresponding to the plurality of addresses. The given addresses are sequentially provided to the main storage unit, and a control signal is provided to the main storage unit. Moreover, reordering unit provides a main storage unit Warazu access all the accessed sequentially is replaced address and control signals on the order in which the high speed from the temporary storage unit address to the main storage unit.

【0013】このように並べ換え部によってアドレスを
入れ換えてアドレス一時記憶部から主記憶部へ与えるよ
うに構成しているので、アクセスを高速化できる。つま
り、アドレスを順次溜めておくことができるアドレス一
時記憶部を持つことにより、アドレス入力のサイクルを
パイプライン化でき、バスアクセスに対する緩衝とな
り、非連続的なアクセスや、同時にアクセスが起きた場
合にも、順次アクセスに応答でき、主記憶部のアクセス
が効率的になるように並べ換えてアクセスすることが可
能になり、無駄なアクセスサイクルを無くすことがで
き、アクセス時間を短くできる。
As described above, the arrangement is such that the addresses are exchanged by the rearranging section and the addresses are provided from the temporary address storage section to the main storage section, so that the access can be speeded up. In other words, by having an address temporary storage unit that can store addresses sequentially, the cycle of address input can be pipelined, which serves as a buffer for bus access, and can be used when discontinuous accesses or simultaneous accesses occur. Can respond to the sequential access, and it is possible to rearrange the access so that the access of the main storage unit becomes efficient, and it is possible to eliminate unnecessary access cycles and shorten the access time.

【0014】ここで、アドレスバスとデータバスとは、
アドレス入力のサイクルをパイプライン化するために
は、独立して動作すること、言い換えると動作的に独立
していることが必要である。動作的に独立しているとい
うは、アドレスバスとデータバスとが別配線となってい
る場合だけでなく、同一配線であってもタイムシェアリ
ングによってアドレスバスとデータバスとが独立して動
作していると見なせる場合も含めたいからである。上記
のタイムシェアリングというのは、一つの共通バスをア
ドレスバスとして利用している期間はアドレス情報のみ
を伝送し、データバスとして利用している期間はデータ
情報のみを伝送するというように利用する形態のことで
ある。
Here, the address bus and the data bus are
In order to pipeline address input cycles, it is necessary to operate independently, in other words, to operate independently. Operationally independent means not only when the address bus and data bus are separately wired, but also when the same wiring is used, the address bus and data bus operate independently by time sharing. This is because we want to include cases where we can consider that The above-mentioned time sharing means that only one address information is transmitted during a period when one common bus is used as an address bus, and only data information is transmitted during a period when one common bus is used as a data bus. It is a form.

【0015】つぎに、メモリのアクセスの順序入れ換え
とアドレスバスとデータバスとが独立していることとの
関係について説明する。アドレスバスを通してプロセッ
サなどから主記憶部にアクセスする信号の中身として
は、主記憶部の中をアクセスするアドレス情報、リード
またはライトの主記憶部への制御情報、アクセスにおけ
る優先順位情報、アクセスしたプロセッサが何であるの
かを示す制御番号が入っている。
Next, the relationship between the reordering of memory accesses and the independence of the address bus and the data bus will be described. The contents of the signal for accessing the main storage unit from the processor or the like through the address bus include address information for accessing the main storage unit, control information for reading or writing to the main storage unit, priority order information for access, and the processor that accessed the main storage unit. Contains a control number indicating what is.

【0016】プロセッサがアドレス一時記憶部にアクセ
スできる条件が整っているとき、つまり、アドレス一時
記憶部に空きが有り、2つ以上のプロセッサから同時に
アクセスが起こっていても優先順位が相手のアクセスよ
りも高い時には、アドレス一時記憶部に順次書き込むこ
とができるため、プロセッサアクセスにおけるアドレス
バスのサイクルが終了するまで次のアクセスが入力でき
なくなるといったことがなくなる。
When the condition that the processor can access the address temporary storage unit is satisfied, that is, even if the address temporary storage unit has a free space and two or more processors access simultaneously, the priority order is higher than that of the access of the other party. When it is higher, the address can be sequentially written to the address temporary storage unit, so that the next access cannot be input until the cycle of the address bus in the processor access is completed.

【0017】その際に、もしアドレスバスとデータバス
が独立していなかったり、同じバスであってもきちんと
タイムシェアリングされていなかったならば、データを
やり取りするする間は、アドレス情報や制御情報のアク
セスが待たされることになる。そのため、アドレスバス
とデータバスを動作的に独立させて、データのやり取り
の際にもアドレス情報や制御情報のアクセスをできるよ
うにしている。
At this time, if the address bus and the data bus are not independent, or if the same bus is not properly time-shared, address information and control information are not exchanged during data exchange. Will be waited for. For this reason, the address bus and the data bus are operatively independent from each other so that address information and control information can be accessed even when data is exchanged.

【0018】つぎに、無駄なアクセスサイクルについて
説明する。この無駄なアクセスサイクルには3種類があ
る。主記憶部へアクセスして読み出しや書き込みを行う
場合には、リードやライトなどの制御情報とアドレス情
報とを入れてアクセスする。上記の情報が主記憶部に入
力されてから、データの書き込みや読み出しが行われる
までには、主記憶部の記憶領域に対するアドレスの立ち
上げやデータを選択するなど、主記憶部の内部の回路に
おいてタイムラグが生じる。これが無駄なアクセスサイ
クルの一つ目である。
Next, a useless access cycle will be described. There are three types of this useless access cycle. When reading or writing is performed by accessing the main storage unit, access is performed by inserting control information such as read or write and address information. After the above information is input to the main storage unit and before data writing or reading is performed, an internal circuit of the main storage unit, such as activation of an address to the storage area of the main storage unit or selection of data, is performed. Causes a time lag. This is the first useless access cycle.

【0019】通常のDRAMでは、ローアドレスとカラ
ムアドレスといわれる2種類のアドレスを順に入力し
て、記憶領域の一箇所に対して読み書きを行うことがで
きる。しかしながら、一つのアクセスがあってから次の
アクセスが行われるまでには、プリチャージと言われ
る、いわばリセット期間が必要になる。ところが、同じ
ローアドレスの場合にはそのリセット期間が必要ではな
い。これは、最初にローアドレス、次にカラムアドレス
と順に入れるのであるが、ローアドレスが入った時点
で、そのローアドレスに接続されている記憶領域を全て
立ち上げ、カラムアドレスが入ると、立ち上げられた記
憶領域の中の一箇所を指定してデータの読み書きを行う
ことになるので、一度立ち上げられた記憶領域の中は、
カラムアドレスが異なっても、立ち上げというタイムラ
グを無しにアクセスできる。しかしながら、主記憶部に
対して、同じローアドレスのアクセスが異なるローアド
レスのアクセスを挟んであった場合には、最初のローア
ドレスと次のローアドレスが異なるので、プリチャージ
といわれるリセット期間が必要となり、その次のアクセ
スにおいてもローアドレスが異なるので、リセット期間
が必要となる。こういった同じローアドレスのアクセス
があるのに、それらの間に別のローアドレスのアクセス
があって、プリチャージが起こり、タイムラグを生じる
ことが無駄なアクセスサイクルの二つ目である。
In a normal DRAM, two types of addresses called a row address and a column address are sequentially input, and reading and writing can be performed on one portion of a storage area. However, after one access and before the next access is performed, a so-called reset period, which is called precharge, is required. However, the reset period is not required for the same row address. In this method, the row address is entered first, followed by the column address.When the row address is entered, all the storage areas connected to the row address are activated, and when the column address is entered, the activation is started. Data is read and written by specifying one location in the specified storage area, so once the storage area is started,
Even if the column address is different, access can be made without a time lag of startup. However, if the same row address accesses the main storage unit with a different row address, the first row address differs from the next row address, so a reset period called precharge is required. And the row address is different in the next access, so a reset period is required. It is the second useless access cycle that there is an access of another row address between these accesses of the same row address and a precharge occurs and a time lag occurs.

【0020】複数のバンク構成を取るDRAMでは、一
つのバンク内でのアクセスに関してでは上記における2
つの点では同様であるが、別の利点がある。すなわち、
上記二つ目の無駄なアクセスサイクルの説明にあるプリ
チャージといわれるリセット期間は、一つのローアドレ
スをアクセスした後、別のローアドレスで記憶領域を立
ち上げる際に、リセットを行う期間である。しかし、複
数のバンク構成をとると、そのリセット期間であって
も、リセット期間に入っているバンクと異なるバンクで
あれば、既にプリチャージが行われているため、別のロ
ーアドレスであっても記憶領域を立ち上げることが可能
となる。そうすることにより、ローアドレスを入力して
記憶領域を立ち上げるといったタイムラグのみで、リセ
ット期間のタイムラグはなくなる。つまり、主記憶部に
対して、異なるローアドレスのアクセスが3つ続いたと
きに、1つ目と2つ目のバンクは同一で、最後のバンク
だけが違ったときに、順番通りにアクセスすると、1つ
目と2つ目のアクセスの間にはリセット期間が必要とな
る。これが、三つ目の無駄なアクセスサイクルである。
In a DRAM having a plurality of banks, the access in one bank is the same as that in the above-mentioned two.
It is similar in two respects, but has other advantages. That is,
The reset period referred to as precharge in the description of the second useless access cycle is a period in which resetting is performed when one row address is accessed and a storage area is started with another row address. However, if a plurality of banks are employed, even if the bank is in the reset period, if the bank is different from the bank in the reset period, the bank has already been precharged, so even if the bank has a different row address. It is possible to start a storage area. By doing so, there is no time lag in the reset period only by the time lag of starting the storage area by inputting the row address. In other words, when the main memory is accessed three times with different row addresses, the first and second banks are the same, and when only the last bank is different, access is performed in order. A reset period is required between the first and second accesses. This is the third useless access cycle.

【0021】なお、一時記憶部に記憶される制御信号に
アクセスの優先順位情報が含まれている場合には、並べ
換え部において、アクセスの優先順位に従った並べ換え
を行うにして、アクセスが高速となる順序に従った並べ
換えより、アクセスの優先順位に従った並べ換えを優先
させることも可能である。上記のアクセスが高速となる
順序というのは、例えば同一ローアドレスを有するアド
レスへのアクセスが連続する順序であり、また特に主記
憶部が複数バンク構造である場合には、異なるバンクの
アドレスへのアクセスが連続する順序である。
When the control signal stored in the temporary storage unit includes the access priority information, the rearrangement unit performs rearrangement according to the access priority so that the access can be performed at high speed. It is also possible to give priority to rearrangement according to the priority of access over rearrangement according to a certain order. The order in which the above access is performed at a high speed is, for example, an order in which accesses to addresses having the same row address are consecutive. In particular, when the main storage unit has a multi-bank structure, addresses in different banks are used. Access is in consecutive order.

【0022】アクセスが高速となる順序に従った並べ換
えよりアクセスの優先順位に従った並べ換えを優先させ
る並べ換え部の処理は例えば以下のような処理である。
すなわち、優先順位の最も高いアクセスの順序を最も先
に並べ換えてアクセスを開始する。現在実行中のものと
ローアドレスが同一のものがあって、他のローアドレス
の違うものの優先順位がローアドレスが同一のものと同
程度以下であれば、ローアドレスが同一のものを先に並
べ換えてアクセスを開始する。また、現在実行中のもの
とバンクが異なるものがあって、他のバンクが同じもの
の優先順位がバンクが異なるものと同程度以下であれ
ば、バンクが異なるものを先に並べ換えてアクセスを開
始するという処理である。一時記憶手段に記憶されたア
ドレスおよび制御信号において、制御信号には、優先順
位情報と、主記憶部に書き込むか読み出すかの制御情報
が含まれているが、この優先順位情報によって上述の優
先順位が規定される。
The processing of the rearranging unit that prioritizes rearrangement according to the access priority order over rearrangement according to the order in which access speeds up is, for example, the following processing.
That is, the access is started by rearranging the access order with the highest priority first. If there is a row address that is currently being executed and the row address is the same, and another row address with a different priority has a priority equal to or less than that of the same row address, the row with the same row address is sorted first. To start access. If there is a different bank from the one currently being executed and the priority of the other bank is the same or less than that of the different bank, the access is started by rearranging the different bank first. This is the process. In the address and the control signal stored in the temporary storage means, the control signal includes priority information and control information for writing or reading to or from the main storage unit. Is defined.

【0023】上記のように、アクセスの優先順位を考慮
して順序を決定して並べ換えを行うと、たとえアクセス
が遅くなったとしても、重要なアクセスを優先的に行う
ことが可能である。また、複数のプロセスまたは複数の
プロセッサの中の何れかのプロセスまたはプロセッサの
アクセスが後回しになってそのプロセスまたはプロセッ
サの処理が停滞するのを防止することができる。
As described above, if the order is determined in consideration of the access priority and rearranged, even if the access is delayed, important accesses can be preferentially performed. In addition, it is possible to prevent the access of any process or processor among the plurality of processes or the plurality of processors from being postponed, and the processing of the process or the processor from being stagnated.

【0024】ここで、アクセスの優先順位と重要なアク
セスと複数のプロセスまたは複数のプロセッサとの関係
について説明する。優先順位は2通りに使用される。第
1は、プロセスまたはプロセッサから2つ以上同時にア
クセスが起きたときに、どのアクセスを先に受け付ける
かを決定するために使用され、予め制御信号に情報とし
て入っている。この優先順位の情報により、同時にアク
セスが起きても、どの順序で一時記憶手段に記憶してい
くかが明確となる。
Here, the relationship between the priority of access, the important access, and a plurality of processes or a plurality of processors will be described. Priority is used in two ways. First, when two or more accesses are made simultaneously from a process or a processor, it is used to determine which access is received first, and is previously included as information in a control signal. With this priority information, it becomes clear in which order the information is stored in the temporary storage means even if accesses occur simultaneously.

【0025】第2は、並べ換え部において、並べ換えを
決定する際の並べ換えの情報の一つとして使用される。
具体的に説明すると、一時記憶手段には制御信号の一部
の情報として優先順位も入っており、並べ換え部におい
ては、優先順位における優先度の最も高いものの順序を
最も先に並べ換えてアクセスを開始する。現在実行中の
ものとローアドレスが同一のものがあって、他のローア
ドレスの違うものの優先度がローアドレスが同一のもの
と同程度以下であれば、ローアドレスが同一のものを先
に並べ換えてアクセスを開始し、現在実行中のものとバ
ンクが異なるものがあって、他のバンクが同じものの優
先度がバンクが異なるものと同程度以下であれば、バン
クが異なるものを先に並べ換えてアクセスを開始するこ
とにより、並べ換えを決定する。この際の並べ換えの情
報の一つとして使用される。
Second, the rearrangement section uses the information as one of the rearrangement information when determining the rearrangement.
More specifically, the temporary storage unit also has a priority as part of the control signal information, and the reordering unit rearranges the order of the highest priority in the priority first and starts access. I do. If the row address currently being executed is the same as the row address, and the priority of the different row address is lower than or equal to that of the same row address, the rows with the same row address are sorted first. If there is a bank with a different bank from the one currently being executed and the priority of the other bank is the same or less than that of a different bank, the bank with a different bank is sorted first. By starting access, sorting is determined. It is used as one of the information of the rearrangement at this time.

【0026】ところが、優先順位による並べ換えを採用
しなかったり、優先順位が固定であると、ローアドレス
が同一であるアドレスのアクセスを続けたり、バンクが
異なるアドレスのアクセスを続けるように並べ換えを行
うと、次々に一時記憶手段に複数のプロセスまたは複数
のプロセッサから新しく書き込まれたアドレス・制御信
号対の方が、現在実行中のものとローアドレスが同一で
あるかもしくはバンクが異なるものである場合に、以下
のような現象が生じることになる。すなわち、ローアド
レスが異なっていてバンクが同一のアドレスにアクセス
するプロセスまたはプロセッサからの書き込まれた古い
アドレス・制御信号対は、現在実行中のものとローアド
レスが同一であるかバンクが異なるものが新しく一時記
憶手段に書き込まれてくると、いつも抜かされてしまう
ため、現在実行中のものとローアドレスが同一であるか
バンクが異なるものが新しく一時記憶手段に書き込まれ
続けられると、現在実行中のものとローアドレスが異な
っていてバンクが同一のアドレスにアクセスするプロセ
スまたはプロセッサは永久に後回しにされることにな
る。
However, if rearrangement by priority is not adopted, or if the priority is fixed, if rearrangement is performed so that access to an address having the same row address is continued or access to a different bank is continued. When the address / control signal pair newly written from the plurality of processes or the plurality of processors to the temporary storage means one after another has the same row address as that currently being executed or has a different bank. The following phenomenon will occur. In other words, old address / control signal pairs written from a process or processor that has different row addresses and the same bank accesses the same address may have the same row address or a different bank from the currently executed one. When new data is written to the temporary storage means, it is always skipped. A process or processor that has a different row address than the one in which the bank accesses the same address will be permanently deferred.

【0027】そこで、古いアドレス・制御信号対が抜か
される毎に、並べ換え部で古いアドレス・制御信号対に
ついて、制御信号の情報である優先順位を上げる操作を
行う。このような操作により、ローアドレスとバンク以
外に優先順位も考慮して並べ換え部で並べ換えを行う
と、優先順位が上がった古いアドレス・制御信号対は、
複数のプロセスまたはプロセッサから新しいアドレス・
制御信号対として、現在実行中のものとローアドレスが
同一のものが一時記憶手段に新しく書き込まれたとして
も、古いアドレス・制御信号対の優先順位の方が高い場
合には、たとえアクセスが非効率的になって遅くなると
いうことになっても、先にアクセスが開始される。
Therefore, every time the old address / control signal pair is pulled out, the rearranging unit performs an operation of increasing the priority, which is the information of the control signal, for the old address / control signal pair. With such an operation, when rearrangement is performed by the rearranging unit in consideration of the priority in addition to the row address and the bank, the old address / control signal pair having the higher priority becomes
New addresses from multiple processes or processors
Even if a control signal pair having the same row address as that currently being executed is newly written in the temporary storage means, if the priority of the old address / control signal pair is higher, the access is not permitted. Even if it becomes more efficient and slower, access is started first.

【0028】このようにして、並べ換え部で古いアドレ
ス・制御信号対が抜かされるたびに、並べ換え部で優先
順位を操作することにより、新しいプロセスまたはプロ
セッサのアクセスであって、現在実行中のものとローア
ドレスが同一であるものやバンクが異なるものに対する
アドレス・制御信号対が一時記憶手段に書き込まれるこ
とによって、常時後回しにされるような、現在実行中の
ものとローアドレスが異なりバンクが同一であるような
アドレス・制御信号対を書き込んだプロセスまたはプロ
セッサの処理が永久に停滞するのを防止することが可能
となる。つまり、優先順位を考慮した並べ換えが可能と
なることにより、例えばローアドレスやバンクの情報に
よる並べ換えで、抜かされることになったアドレス・制
御信号対について優先順位を上げることが可能となり、
永久に実行されることのない制御が存在できないように
設計することが可能となる。なお、永久に停滞する処理
というのは、新しいプロセスまたはプロセッサのアクセ
スであって、ローアドレスが同一であるものやバンクが
異なるものに対するアドレス・制御信号対が一時記憶手
段に書き込まれることによって、常時後回しにされるよ
うなローアドレスが異なりバンクが同一であるようなア
ドレス・制御信号対を書き込んだプロセスまたはプロセ
ッサの処理のことである。
In this way, each time the old address / control signal pair is extracted by the rearranging unit, the priority is operated by the rearranging unit, so that the access of the new process or processor, which is currently being executed, is different from that of the currently executed one. The address / control signal pair for the same row address or the different bank is written to the temporary storage means, so that the row address is different from the currently executing row address and the bank is the same, so that it is always postponed. It is possible to prevent a process or a processor in which a certain address / control signal pair is written from being permanently stagnated. In other words, since the rearrangement in consideration of the priority can be performed, it is possible to increase the priority of the address / control signal pair that has been omitted, for example, by rearrangement based on the row address or the bank information.
It is possible to design so that there is no control that is not executed forever. The process that is permanently stagnant is an access of a new process or a processor, and the address / control signal pair for the one having the same row address or the one having a different bank is written in the temporary storage means, so that the process is constantly performed. This is a process or a process of a processor in which an address / control signal pair in which the row address is different and the bank is the same is written later.

【0029】また、この制御信号に入っている優先順位
情報を積極的に利用して、あるプロセスまたはプロセッ
サが、リアルタイム性が必要でない他のアクセスに比し
て重要なアクセスであるリアルタイムアクセスが必要な
音声データや画像データをアクセスする場合に、優先順
位を最初から高くすることにより、並べ換え部では優先
順位も考慮して並べ換えを行うことができ、他のアクセ
スに待たされることなくアクセスを開始させることが可
能となる。
Also, by utilizing the priority information contained in the control signal positively, a certain process or processor needs real-time access, which is an important access compared to other accesses that do not need real-time performance. In the case of accessing the audio data or the image data, by increasing the priority from the beginning, the rearranging unit can perform the rearrangement in consideration of the priority, and start the access without waiting for another access. It becomes possible.

【0030】上記の一時記憶手段は、上述したように主
記憶部へアクセスするためのアドレスおよび制御信号を
一時保持しておくものであるが、このうちの制御信号に
は優先順位情報と、主記憶部にデータを書き込むか、主
記憶部からデータを読み出すかを制御する制御情報とが
含まれている。上述のアドレスと、制御情報の含まれた
制御信号とを対として主記憶部にアクセスすることによ
り、主記憶部の特定のアドレスにおけるデータのリード
またはライトのアクセスが行われる。このため、アドレ
スと制御信号は対となっている必要がある。一時記憶手
段には、一対となっているアドレスと制御信号(以下、
アドレス・制御信号対と記す)とが複数個記憶されてい
る。
The temporary storage means temporarily stores an address and a control signal for accessing the main storage unit as described above. Among these, the control signal includes priority information and the main information. And control information for controlling whether to write data to the storage unit or read data from the main storage unit. By accessing the main storage unit as a pair of the above-described address and the control signal including the control information, data read or write access is performed at a specific address in the main storage unit. Therefore, the address and the control signal need to be paired. The temporary storage means stores a pair of an address and a control signal (hereinafter, referred to as a pair).
And a plurality of address / control signal pairs).

【0031】また、並べ換え部は、例えば一時記憶手段
の各アドレスに記憶されたアドレス・制御信号対に含ま
れる情報に基づいて一時記憶手段のアドレスの順番を決
めていく順序決定部と、順序決定部で決めた順序を記憶
しておく順序記憶入れ換え部と、順序記憶入れ換え部の
記憶内容に従って一時記憶手段へデータ読み出し用の出
力アドレスを与える出力アドレス発生部とで構成され
る。
The reordering unit includes, for example, an order determining unit that determines the order of the addresses of the temporary storage unit based on information included in the address / control signal pair stored at each address of the temporary storage unit; The order storage switching unit stores the order determined by the unit, and an output address generation unit that supplies an output address for reading data to the temporary storage unit according to the storage content of the order storage switching unit.

【0032】また、上記の一時記憶手段に記憶されるア
ドレスおよび制御信号のうちのアドレスの情報として、
主記憶部にアクセスするアドレスを示すアドレス情報と
主記憶部にアクセスするバンクを示すバンク情報(主記
憶部が複数バンク構造の場合のみ)がある。また、制御
信号の情報として、例えば一時記憶手段のアドレスが空
いていることを示す空きフラグと、プロセスまたはプロ
セッサにおけるアクセスの優先順位を示す優先順位情報
と、主記憶部に対して読み出しを行うか書き込みを行う
かを示すリード/ライト情報と、プロセッサ(もしくは
制御信号)を特定する番号を示す制御番号とがある。
Further, as the address information of the address and the control signal stored in the temporary storage means,
There are address information indicating an address to access the main storage unit and bank information indicating a bank to access the main storage unit (only when the main storage unit has a multiple bank structure). Further, as information of the control signal, for example, a vacancy flag indicating that the address of the temporary storage means is vacant, priority information indicating the priority of access in the process or the processor, and whether to read out to the main storage unit There are read / write information indicating whether to perform writing and a control number indicating a number specifying a processor (or a control signal).

【0033】そして、優先順位情報、アドレス情報、バ
ンク情報を用いて順次決定部においてアドレスおよび制
御信号の順序を決定し、順序記憶入れ換え部において順
序を記憶させ、データバスでのアクセスにおいて制御番
号でプロセスまたはプロセッサを特定して読み書きを行
う。また、空きアドレス調査部が空きフラグを基に一時
記憶手段の空きアドレスを調べる。
Then, the order of the address and the control signal is determined in the sequential determination unit using the priority order information, the address information, and the bank information, and the order is stored in the order storage exchange unit. Read and write to a specific process or processor. Further, the free address checking unit checks the free address of the temporary storage unit based on the free flag.

【0034】上記の空きフラグと優先順位情報とリード
/ライト情報と制御番号とは、アドレス・制御信号対に
おける制御信号の情報の一部である。また、アドレス情
報とバンク情報とはアドレス・制御信号対におけるアド
レスの情報の一部である。以下、各情報について詳しく
説明する。空きフラグは、アドレス・制御信号対の中の
制御信号の一部として情報が入っており、一時記憶手段
における空きアドレスを調べる空きアドレス調査部が、
一時記憶手段の中の空きアドレスを調べるために使用す
るものである。一時記憶手段には、アドレス・制御信号
対を記憶しておく領域が複数個ある。アドレス・制御信
号対を記憶しておく領域が空いているかどうかを示すた
めに、空きフラグが各アドレス・制御信号対を記憶して
おく領域にそれぞれ1つずつあり、アドレス・制御信号
対が書き込まれると空きフラグが、空いてないことを示
す。ここでは、空きフラグがハイレベルのときには空い
ていないとし、空きフラグがローレベルのときは空いて
いるとすると、アドレス・制御信号対が書き込まれた状
態では、空きフラグがハイレベルとなる。アドレス・制
御信号対が主記憶部のアクセスに使用されて読み出され
ると、空きフラグはハイレベルからローレベルに変化す
る。この空きフラグがローレベルである領域を調査する
のが空きアドレス調査部である。
The empty flag, the priority information, the read / write information, and the control number are part of the information of the control signal in the address / control signal pair. The address information and the bank information are part of address information in the address / control signal pair. Hereinafter, each information will be described in detail. The empty flag contains information as a part of the control signal in the address / control signal pair.
It is used to check a free address in the temporary storage means. The temporary storage means has a plurality of areas for storing address / control signal pairs. To indicate whether the area for storing the address / control signal pair is free, there is one empty flag in each area for storing each address / control signal pair, and the address / control signal pair is written. When empty, the empty flag indicates that it is not empty. Here, it is assumed that the empty flag is not empty when the empty flag is at the high level, and that the empty flag is empty when the empty flag is at the low level. When the address / control signal pair is written, the empty flag is at the high level. When the address / control signal pair is used for accessing the main storage unit and read, the empty flag changes from a high level to a low level. It is the free address checking unit that checks the area where the free flag is at the low level.

【0035】制御番号は、アドレス・制御信号対の中の
制御信号の一部として情報が入っており、二つの意味が
ある。一つ目は、複数のアドレス・制御信号対が一時記
憶手段に書き込まれている場合において、並べ換えの制
御を順序決定部で行って順序記憶入れ換え部に入れてい
くアドレス・制御信号対に対応した番号として使用され
る。この場合、特定のアドレス・制御信号対に対応して
いるので、どのアドレス・制御信号対であるかを認識す
るために使用される。二つ目は、複数のプロセスまたは
複数のプロセッサから書き込まれたアドレス・制御信号
対に応答して主記憶部とデータの読み書きを行う際に、
どのプロセスまたはプロセッサであるのかを特定して、
データバスで特定のプロセスまたはプロセッサとアクセ
スを行うためである。
The control number contains information as a part of the control signal in the address / control signal pair, and has two meanings. First, in the case where a plurality of address / control signal pairs are written in the temporary storage means, the control of the rearrangement is performed by the order determination unit and the address / control signal pairs corresponding to the address / control signal pairs are input to the order storage replacement unit. Used as a number. In this case, since it corresponds to a specific address / control signal pair, it is used for recognizing which address / control signal pair. Second, when reading / writing data from / to the main storage unit in response to address / control signal pairs written from a plurality of processes or a plurality of processors,
Identify which process or processor,
This is to access a specific process or processor on the data bus.

【0036】優先順位情報は、アドレス・制御信号対の
中の制御信号の情報の一部としてあり、優先順位の高さ
が記述してあり、優先順位決定部でまず使用されて優先
順位順にアドレス・制御信号対の受付をしてもらうのに
利用される。もう一つは、後述するような優先順位情報
を利用して順序決定部で順序を入れ換えるための情報と
して利用される。
The priority information is part of the information of the control signal in the address / control signal pair, and describes the priority level. -Used to have the control signal pair accepted. The other is used as information for changing the order in the order determination unit using priority information as described later.

【0037】リード/ライト情報は、アドレス・制御信
号対の中の制御信号の情報の一部であり、主記憶部から
データを読み出すのか主記憶部へデータを書き込むかど
うかということが記載されており、制御信号タイミング
生成部において主記憶部にアクセスされる時の決定と、
データバスにおける読み出す方向か書き込む方向かのデ
ータの方向の決定の際に使用される。
The read / write information is a part of the information of the control signal in the address / control signal pair, and describes whether to read data from the main memory or write data to the main memory. Determining when the main memory is accessed in the control signal timing generator;
It is used to determine the direction of data in the read direction or the write direction on the data bus.

【0038】アドレス情報は、アドレス・制御信号対の
中のアドレスの一部として情報が入っており、一時記憶
手段に記憶される。このアドレス情報には、プロセスま
たはプロセッサが、主記憶部に対してアクセスを行うた
めのローアドレスとカラムアドレスが書き込まれてい
て、この情報を制御信号タイミング生成部が使用するこ
とにより、主記憶部の特定のアドレスにおけるデータに
対してアクセスが行われる。
The address information contains information as a part of the address in the address / control signal pair, and is stored in the temporary storage means. In this address information, a row address and a column address for the process or the processor to access the main storage unit are written, and this information is used by the control signal timing generation unit. Is accessed for the data at the specified address.

【0039】バンク情報は、アドレス・制御信号対の中
のアドレスの一部として情報が入っており、一時記憶手
段に記憶される。このバンク情報にはプロセスまたはプ
ロセッサが主記憶部のどのバンクにアクセスを行うかを
示すデータが記載されており、この情報を制御信号タイ
ミング生成部が使用することにより、主記憶部にアクセ
スする際にバンクが特定される。
The bank information contains information as a part of the address in the address / control signal pair, and is stored in the temporary storage means. This bank information describes data indicating which bank of the main storage unit the process or the processor accesses, and the control signal timing generation unit uses this information to access the main storage unit. The bank is specified.

【0040】以下に、並べ換え部にある順序決定部と順
序記憶入れ換え部と出力アドレス発生部と制御信号タイ
ミング生成部の動作を説明する。一時記憶手段に記憶さ
れているアドレス・制御信号対の順番を決めていく順序
決定部では、この優先順位情報でまず順番を入れ換え、
次にアドレス情報にあるローアドレスの相違で入れ換
え、最後にバンク情報にあるバンクの相違で入れ換え
て、その結果を順序記憶入れ換え部に記憶させる。そし
て、順序記憶入れ換え部に記憶された順番に従って、出
力アドレス発生部が一時記憶手段に対して一時記憶手段
の内容を読み出すための一時記憶手段の出力用のアドレ
スを与える。さらに、制御信号タイミング生成部では、
一時記憶手段から読み出されたアドレス・制御信号対に
おけるアドレス情報、リード/ライト情報およびバンク
情報を用いて、主記憶部に対してタイミングよくアクセ
スを行う。
The operation of the order determining unit, the order storage changing unit, the output address generating unit, and the control signal timing generating unit in the rearranging unit will be described below. The order determination unit that determines the order of the address / control signal pairs stored in the temporary storage unit first changes the order based on the priority information.
Next, replacement is performed based on the difference between the row addresses in the address information and finally based on the difference between banks in the bank information, and the result is stored in the order storage replacement unit. Then, in accordance with the order stored in the order storage changing section, the output address generating section gives the temporary storage means an output address of the temporary storage means for reading out the contents of the temporary storage means. Further, in the control signal timing generator,
Using the address information, read / write information, and bank information in the address / control signal pair read from the temporary storage means, the main storage is accessed with good timing.

【0041】なお、一時記憶手段にはアドレス・制御信
号部の他に書き込みデータ部を設けてもよい。この書き
込みデータ部は、ライト動作時に使用されるもので、以
下に書き込みデータ部を設けた理由について説明する。
DRAMでは、書き込みの時と読み出しの時とでは、制
御する信号のアクセスのタイミングの中で、データが必
要になるタイミングが異なり、書き込みの時のデータの
方が読み出しの時のデータよりも、アクセスの期間中で
より速いタイミングで必要となるために、一時記憶手段
にアドレス・制御信号対を書き込む際に同時にいったん
保持しておこうとしたものである。
The temporary storage means may be provided with a write data section in addition to the address / control signal section. This write data section is used during a write operation, and the reason for providing the write data section will be described below.
In a DRAM, the timing of data access is different in the access timing of a control signal between a write operation and a read operation, and data at the time of writing is more accessible than data at the time of reading. In this case, the address / control signal pair is temporarily stored at the same time when the address / control signal pair is written in the temporary storage means.

【0042】このように構成すると、一時記憶手段に並
べ換えに必要な情報は、予め、空きフラグと優先順位情
報と、アドレスと、バンク情報と、リード/ライト情報
と、制御番号であることが決められていて、各情報に対
応した並べ換えが可能である。また、予め、制御信号と
して設定される情報が定まっていることにより、それぞ
れの並べ換えに必要な情報がどの部分にあるのかが決定
される。
With this configuration, it is determined that the information necessary for rearrangement in the temporary storage means is an empty flag, priority information, an address, bank information, read / write information, and a control number. And can be rearranged corresponding to each information. In addition, since the information set as the control signal is determined in advance, it is determined in which part the information necessary for each rearrangement is located.

【0043】ここで、各情報に応じた並べ換えについて
説明する。一時記憶手段において書き込まれるアドレス
・制御信号対における情報としては、空きフラグと、優
先順位情報と、アドレス情報と、バンク情報と、リード
/ライト情報と、制御番号とがある。空きフラグは上述
した一時記憶手段におけるアドレス・制御信号対を書き
込むための空きがあることを示すために利用する。並べ
換え部にある順序決定部と順序記憶並べ換え部では、プ
ロセスまたはプロセッサのアクセスの並べ換えを行う。
そして、アクセスの並べ換えを行う際に、アドレス・制
御信号対における情報を利用する。
Here, the rearrangement according to each information will be described. The information in the address / control signal pair written in the temporary storage means includes an empty flag, priority information, address information, bank information, read / write information, and a control number. The vacancy flag is used to indicate that there is vacancy for writing the address / control signal pair in the above-mentioned temporary storage means. The order determining unit and the order storage rearranging unit in the rearranging unit rearrange the access of the process or the processor.
Then, when rearranging the access, the information in the address / control signal pair is used.

【0044】まず、一時記憶手段における空きフラグが
立っていないアドレス・制御信号対の格納部分にプロセ
スまたはプロセッサからのアクセスにおけるアドレス・
制御信号対が書き込まれている。順序決定部では書き込
まれているアドレス・制御信号対における情報のうち、
優先順位情報を用いて、最も優先順位が高いアドレス・
制御信号対の順番が先になるように、順序記憶並べ換え
部に記憶されたアクセスの順序の並べ換えを行う。そう
したものがない場合、次にローアドレスを含むアドレス
情報を用いて、現在実行中のものとローアドレスが同一
であるアドレス・制御信号対の順番が先になるように、
順序記憶並べ換え部に記憶されたアクセスの順序の並べ
換えを行う。以上のようなものがない場合、次にバンク
情報を用いて、現在実行中のものとバンクが異なるもの
のアクセスの順番が先になるように、順序記憶並べ換え
部に記憶されたアクセスの順序の並べ換えを行う。この
バンク情報による並べ換えは、複数バンク構造の主記憶
部に限って実施され、単一バンク構造の主記憶部の場合
は当然バンク情報による並べ換えは行われない。
First, the address / control signal pair storing portion where the empty flag is not set in the temporary storage means is stored in the address / control signal pair in the access from the process or the processor.
A control signal pair has been written. In the order determination unit, of the information in the written address / control signal pair,
Using the priority information, the address with the highest priority
The order of the access stored in the order storage rearranging unit is rearranged so that the order of the control signal pair is first. If there is none, the address information including the next row address is used, so that the order of the address / control signal pair having the same row address as that currently being executed is first.
The access order stored in the order storage rearranging unit is rearranged. If none of the above exist, the bank information is then used to rearrange the access order stored in the order storage rearrangement unit so that the access order of the bank currently being executed is different from that of the bank currently running. I do. The rearrangement based on the bank information is performed only in the main storage unit having the multiple bank structure. In the case of the main storage unit having the single bank structure, the rearrangement based on the bank information is not performed.

【0045】順序記憶並べ換え部に記憶された順序に従
い、一時記憶手段に対してアドレス・制御信号対を特定
できるような一時記憶手段への出力用アドレスが出力ア
ドレス発生部から出力される。これによって、一時記憶
手段からアドレス・制御信号対のうち、主記憶部へのア
クセスに必要であり、データバスにおけるデータ入出力
の際にプロセスまたはプロセッサを特定できる制御番号
と、ローアドレスとカラムアドレスを含むアドレス情報
と、主記憶部におけるバンクを特定できるバンク情報
と、主記憶部に対して読み出すか書き込むかの情報であ
るリード/ライト情報とが制御信号タイミング生成部へ
出力される。
In accordance with the order stored in the order storage rearranging unit, an output address to the temporary storage unit for specifying the address / control signal pair is output from the output address generation unit to the temporary storage unit. Thus, a control number necessary for accessing the main storage section of the address / control signal pair from the temporary storage means and capable of specifying a process or a processor at the time of data input / output on the data bus, a row address and a column address , The bank information that can specify the bank in the main storage unit, and the read / write information that is information on whether to read or write to the main storage unit, are output to the control signal timing generation unit.

【0046】制御信号タイミング生成部では、主記憶部
に対する制御を行う。具体的には、制御信号タイミング
生成部は、まず、リード/ライト情報を用いて、主記憶
部に対するアクセスが読み出し動作か書き込み動作であ
るかを特定して、それに応じたデータ入出力の動作のタ
イミングをデータバスに与え、バンク情報をもとに主記
憶部のバンクを特定し、特定されたバンクに対してリー
ド/ライト情報に応じた読み出しか書き込みかのアクセ
スを行う。そして、ローアドレスをまずアドレス情報か
ら抽出して主記憶部にローアドレスを入力することを伝
えて入力する。次に、カラムアドレスをアドレス情報か
ら抽出して主記憶部にカラムアドレスを入力することを
伝えて入力する。そうすることにより、主記憶部に対し
て、特定のバンク、特定のアドレスについて、読み出し
か書き込みかを行うことが可能となる。DRAMである
と、ローアドレスが同一の時には、上述したようにプリ
チャージというリセット期間とローアドレスに接続され
た領域を立ち上げるといった期間のタイムラグなく別の
カラムアドレスにおけるデータに対してアクセスが可能
であり、バンクが異なる場合には、上述したようにプリ
チャージというリセット期間のみのタイムラグがなくア
クセスが可能となるので、そういったアドレス情報やバ
ンク情報が制御信号タイミング生成部に入った場合に
は、上述のタイムラグをなくすように主記憶部に対して
アクセスを行う。
The control signal timing generator controls the main memory. Specifically, the control signal timing generation unit first specifies whether the access to the main storage unit is a read operation or a write operation by using the read / write information, and determines the data input / output operation according to the access operation. The timing is given to the data bus, the bank of the main memory is specified based on the bank information, and the specified bank is accessed for reading or writing according to the read / write information. Then, the row address is first extracted from the address information, and the main memory is informed that the row address is to be input. Next, a column address is extracted from the address information, and the main storage unit is notified of the input of the column address and is input. By doing so, it becomes possible to read or write to the main storage unit for a specific bank and a specific address. In the case of a DRAM, when the row address is the same, it is possible to access data at another column address without a time lag between the reset period of precharge and the period of starting up the region connected to the row address as described above. Yes, if the bank is different, access is possible without the time lag of only the reset period of precharge as described above, so if such address information or bank information enters the control signal timing generation unit, The main memory is accessed so as to eliminate the time lag.

【0047】[0047]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図1に本発明の実施の形態に
おける複数アドレス保持記憶装置のブロック図を示し、
図2に上記複数アドレス保持記憶装置のアドレス一時記
憶部のブロック図を示し、図3に上記複数アドレス保持
記憶装置の並べ換え部を示す。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a block diagram of a multiple address holding storage device according to an embodiment of the present invention.
FIG. 2 is a block diagram of an address temporary storage unit of the multiple address holding storage device, and FIG. 3 shows a rearrangement unit of the multiple address holding storage device.

【0048】図1ないし図3において、101は複数ア
ドレス保持記憶装置に対してアクセスされるデータを保
持する主記憶部である。符号105から符号107は第
1プロセッサから第3プロセッサである。符号207は
アドレスバス、符号218は主記憶部101のデータ入
出力を行うデータバスである。符号103はプロセッサ
105〜107から主記憶部101へのアクセスとして
来た、主記憶部101へのアドレス・制御信号対を一時
蓄えておき、主記憶部101に対してアドレスやバンク
情報などを与えてデータの読み書きの制御信号を生成し
て制御を行うアドレス一時記憶部である。符号102は
アドレス一時記憶部103に蓄えられたアドレス・制御
信号対の順序の並べ換えを、アドレス・制御信号対の情
報に従って行う並べ換え部である。
In FIG. 1 to FIG. 3, reference numeral 101 denotes a main storage unit for storing data to be accessed for the multiple address storage device. Reference numerals 105 to 107 are first to third processors. Reference numeral 207 denotes an address bus, and reference numeral 218 denotes a data bus for inputting and outputting data to and from the main storage unit 101. Reference numeral 103 temporarily stores an address / control signal pair to the main storage unit 101, which is received from the processors 105 to 107 as access to the main storage unit 101, and provides the main storage unit 101 with address and bank information. This is a temporary address storage unit that generates and controls data read / write control signals. Reference numeral 102 denotes a rearrangement unit that rearranges the order of the address / control signal pairs stored in the address temporary storage unit 103 according to the information of the address / control signal pairs.

【0049】符号104は制御番号を追加して主記憶部
101から読み出されたデータをデータバス218に出
力するデータ出力部である。ここで、制御番号について
説明する。アドレスバス207とデータバス218が独
立しているために、プロセッサ105〜107から来た
主記憶部101へのアクセスを特定する情報として利用
する制御番号が設けられている。この場合、プロセッサ
105〜107からのアクセスごとに制御番号がふら
れ、ふられた制御番号はプロセッサ105〜107から
アクセスされたアドレス・制御信号対に追加された情報
として、アドレス一時記憶部103のアドレス・制御信
号対として蓄えられる。そして、主記憶部101に対し
てアドレス一時記憶部103が読み出しと書き込みの動
作を行う際には、データバス218においてどのプロセ
ッサ105〜107がデータバス218に対してアクセ
スを行うことが可能であるのか特定するために、この制
御番号という情報を追加する。これによって、データバ
ス218において、特定されたプロセッサ105〜10
7がデータの読み書きを行うことが可能となる。
Reference numeral 104 denotes a data output unit which adds a control number and outputs data read from the main storage unit 101 to the data bus 218. Here, the control numbers will be described. Since the address bus 207 and the data bus 218 are independent, a control number used as information for specifying access to the main storage unit 101 from the processors 105 to 107 is provided. In this case, a control number is assigned for each access from the processors 105 to 107, and the assigned control number is stored in the address temporary storage unit 103 as information added to the address / control signal pair accessed from the processors 105 to 107. Stored as an address / control signal pair. Then, when the address temporary storage unit 103 performs read and write operations on the main storage unit 101, any of the processors 105 to 107 on the data bus 218 can access the data bus 218. In order to identify whether or not the information is the control number, the control number is added. As a result, the specified processors 105 to 10
7 can read and write data.

【0050】つぎに、制御番号と各プロセッサ105〜
107との関係ならびに、制御番号に基づく各プロセッ
サ105〜107の動作について説明する。制御番号
は、例えば、プロセッサ105に対しては“105”、
プロセッサ106に対しては“106”、プロセッサ1
07に対しては“107”という番号が割り振られてい
る。そして、この制御番号がアドレス・制御信号対の情
報の一部として追加されたアドレス・制御信号対が、ア
ドレスバスを介してアドレス一時記憶部103に蓄えら
れる。
Next, the control numbers and the respective processors 105 to 105
The relationship with the processor 107 and the operation of each of the processors 105 to 107 based on the control number will be described. The control number is, for example, “105” for the processor 105,
"106" for processor 106, processor 1
07 is assigned a number “107”. Then, the address / control signal pair to which the control number is added as a part of the information of the address / control signal pair is stored in the address temporary storage unit 103 via the address bus.

【0051】そして、蓄えられたアドレス・制御信号対
の情報について、主記憶部101へのアクセスの順番が
まわってきて、主記憶部101への読み書きなどの制御
が始まったときに、データバス218におけるデータに
ついての読み書きが必要となる。その際に、データバス
218はアドレスバス207とは独立しているために、
どのプロセッサ105〜107からのアクセスであるの
かが特定できない。そこで、制御番号を追加してデータ
バス218を使用することにより、“105”という制
御番号でデータバス218が動作している際には、プロ
セッサ105がアドレスバス207を通じてアクセスし
ようとした読み書きなどのアドレス・制御信号対の情報
に応じてプロセッサ105とデータの読み書きの動作を
行う。制御番号が“106”、“107”であった場合
も同様である。
Then, with respect to the stored information of the address / control signal pair, the order of access to the main storage unit 101 is changed, and when control such as reading / writing to / from the main storage unit 101 is started, the data bus 218 is started. It is necessary to read and write data in. At this time, since the data bus 218 is independent of the address bus 207,
It is not possible to specify which of the processors 105 to 107 is the access. Therefore, by using the data bus 218 by adding a control number, when the data bus 218 is operating with the control number “105”, the processor 105 attempts to access the data bus 218 via the address bus 207. The data read / write operation is performed with the processor 105 in accordance with the information of the address / control signal pair. The same applies when the control numbers are “106” and “107”.

【0052】符号108は第1プロセッサ105から第
3プロセッサ107までの各プロセッサより主記憶部1
01に対して行うアクセスの優先順位を決定する優先順
位決定部である。この優先順位決定部108は、具体的
には例えば、第1プロセッサ105から第3プロセッサ
107までの各プロセッサより主記憶部101に対して
行うアクセスにおいて、第1プロセッサ105から第3
プロセッサ107の優先順位が第1プロセッサ105の
優先順位が最も高く、第3プロセッサ107の優先順位
が最も低く設定されているときに、それらの優先順位の
設定に従い優先順位の高い順に受付を行う機能を有す
る。
Reference numeral 108 denotes a main storage unit 1 from each processor from the first processor 105 to the third processor 107.
This is a priority determining unit that determines the priority of the access to be made to the 01. Specifically, for example, in the access performed by each of the first processor 105 to the third processor 107 to the main storage unit 101, the priority order determination unit 108
When the priority of the processor 107 is set to the highest priority of the first processor 105 and the priority of the third processor 107 is set to the lowest, the function of accepting the priority in the descending order of the priority according to the setting of the priorities. Having.

【0053】符号111はアドレス一時記憶部103の
中でアクセスされたアドレス・制御信号対を一時蓄えて
おく一時記憶手段であり、一時記憶手段の抽出アドレス
と制御信号を蓄えておくアドレス・制御信号部112
と、主記憶部101に書き込まれるデータを蓄えておく
書き込みデータ部113とから構成されている。上記の
書き込みデータ部113は、以下のような目的で設けら
れている。すなわち、主記憶部101への書き込み時と
読み出し時では、制御を行っていく中でデータの必要に
なるタイミングが異なり、書き込み時の方が、読み出し
時よりも早いタイミングでデータが必要となる。また、
書き込み時にはプロセッサ105〜107に対して、主
記憶部101からのデータが必要であるわけではないの
で、予めプロセッサ105〜107からデータを読み込
んでおくことが可能である。そこで、書き込み時には、
予めアドレスおよび制御信号とともに書き込みデータも
一時記憶しておくことにしている。この書き込みデータ
を蓄えておく部分が書き込みデータ部113である。
Reference numeral 111 denotes temporary storage means for temporarily storing the address / control signal pair accessed in the address temporary storage unit 103. The address / control signal for storing the extracted address of the temporary storage means and the control signal. Part 112
And a write data unit 113 for storing data to be written in the main storage unit 101. The write data section 113 is provided for the following purpose. That is, when data is written to and read from the main storage unit 101, the timing at which data is needed during control is different, and data is required at a timing earlier at the time of writing than at the time of reading. Also,
At the time of writing, since the data from the main storage unit 101 is not necessary for the processors 105 to 107, the data can be read from the processors 105 to 107 in advance. So, at the time of writing,
The write data is temporarily stored in advance together with the address and the control signal. The portion storing this write data is the write data section 113.

【0054】符号109は一時記憶手段111の空きア
ドレスを調べる空きアドレス調査部である。ここで、空
きアドレス調査部109について具体的に説明する。一
時記憶手段111内のアドレス・制御信号部112にお
いて、アドレス・制御信号対を複数個蓄える領域には、
アドレス・制御信号対を格納する一つ一つのアドレス・
制御信号部112のアドレスに対して、アドレスバス2
07から後述の入力アドレス発生部110より発生され
たアドレスに書き込まれた際にはハイレベルになり、制
御信号タイミング生成部114に読み出された際にはロ
ーレベルとなる空きフラグを一つ一つ有している。この
空きフラグがローレベルであるアドレス・制御信号部1
12のアドレスは空いているということである。空きア
ドレス調査部109に対して、アドレス・制御信号部1
12のアドレスにおける空きフラグの信号それぞれが、
アドレス・制御信号部112のアドレスが特定できるよ
うに接続されていて、ローレベルである空きフラグを空
きアドレス調査部109で調べることにより、アドレス
・制御信号部112のどのアドレスに空きがあるのかを
認識することが可能となる。
Reference numeral 109 denotes a free address checking unit for checking a free address in the temporary storage unit 111. Here, the empty address checking unit 109 will be specifically described. In the address / control signal unit 112 in the temporary storage unit 111, an area for storing a plurality of address / control signal pairs includes:
Each address that stores an address / control signal pair
For the address of the control signal unit 112, the address bus 2
The empty flag which becomes a high level when it is written from 07 to an address generated by an input address generation unit 110 described later, and becomes a low level when it is read out by the control signal timing generation unit 114, one by one. Have one. Address / control signal unit 1 whose empty flag is at low level
Twelve addresses are free. The address / control signal unit 1
Each of the empty flag signals at the 12 addresses is
The address of the address / control signal section 112 is connected so that the address can be specified, and the empty address check section 109 checks the low level of the empty flag to determine which address of the address / control signal section 112 has an empty area. It becomes possible to recognize.

【0055】符号110は空きアドレス調査部109の
調査結果に基づいて一時記憶手段に対して入力される制
御信号のアドレスを発生する入力アドレス発生部であ
る。114は主記憶部101に対して読み出しや書き込
みなどの動作をさせる主記憶制御信号をタイミングよく
発生させる制御信号タイミング生成部である。この制御
信号タイミング生成部114では、一時記憶手段111
からのアドレス・制御信号対の情報を用いて、主記憶制
御信号を主記憶部101に対して発生する。
Reference numeral 110 denotes an input address generation unit for generating an address of a control signal input to the temporary storage unit based on the result of the search by the free address check unit 109. A control signal timing generation unit 114 generates a main storage control signal for causing the main storage unit 101 to perform operations such as reading and writing at a good timing. In the control signal timing generation unit 114, the temporary storage unit 111
A main storage control signal is generated for the main storage unit 101 using the information of the address / control signal pair from the main storage unit.

【0056】符号115は制御信号を並べ換える順序を
決定する順序決定部である。この順序決定部115は、
比較を行うCPUを有し、アドレス・制御信号部112
の情報を読み出して、その情報と現在主記憶部101が
動作を行っているアドレス・制御信号対の情報を用いて
図4のフローチャートのように比較を行って、並べ換え
る順序を決定する。この順序決定部115では、プロセ
ッサ105〜107からアクセスが発生してアドレス・
制御信号部112にアドレス・制御信号対が書き込まれ
るたびに比較と順序決定を行う。図4のフローチャート
については後述する。
Reference numeral 115 denotes an order determining unit that determines the order in which control signals are rearranged. This order determination unit 115
An address / control signal unit 112 having a CPU for comparison;
Is read out, and the information is compared with the information of the address / control signal pair in which the main storage section 101 is currently operating, as shown in the flowchart of FIG. In this order determination unit 115, an access is generated from the processors 105 to 107 and the
Each time an address / control signal pair is written to the control signal section 112, comparison and order determination are performed. The flowchart of FIG. 4 will be described later.

【0057】符号116は並べ換えられた順序を記憶し
ておく順序記憶入れ換え部である。この順序記憶入れ換
え部116では、順序番号とアドレス・制御信号部11
2におけるアドレスとが対応付けられており、順序番号
は順序決定部115から書き換えが可能であり、一番小
さい値の順序番号がアドレス・制御信号部112におけ
るアドレスとして出力アドレス発生部117に出力され
る。順序番号は一つ読み出されるたびに繰り上がる。出
力アドレス発生部117は順序記憶入れ換え部116の
順番で一時記憶手段111からアドレス・制御信号対を
出力させる機能を有する。
Reference numeral 116 denotes an order storage interchange unit for storing the rearranged order. In the order storage exchange unit 116, the order number and the address / control signal unit 11
2, the order number can be rewritten from the order determining unit 115, and the order number having the smallest value is output to the output address generating unit 117 as an address in the address / control signal unit 112. You. The sequence number is incremented each time one is read. The output address generation unit 117 has a function of outputting an address / control signal pair from the temporary storage unit 111 in the order of the order storage exchange unit 116.

【0058】符号201は並べ換え情報であり、一時記
憶手段111のアドレス・制御信号部112に記憶され
たアドレス・制御信号対のことをさす。符号202は出
力アドレス発生部117から出力される出力アドレスで
ある。符号203は主記憶部101に対して読み書きな
どの制御を主記憶部101に対するアドレスなどを含め
て行う主記憶部101用の制御信号である。符号204
は書き込みデータ信号である。符号205はアドレス一
時記憶部103からデータ出力部104へ出力される出
力制御番号である。符号206は主記憶部101から読
み出された読み出しデータ信号である。符号208はデ
ータ出力部104からデータバス218上に送られる
か、またはデータバス218からアドレス一時記憶部1
03へ送られるデータ信号である。
Reference numeral 201 denotes rearrangement information, which indicates an address / control signal pair stored in the address / control signal section 112 of the temporary storage means 111. Reference numeral 202 denotes an output address output from the output address generation unit 117. Reference numeral 203 denotes a control signal for the main storage unit 101 that controls reading and writing of the main storage unit 101, including an address for the main storage unit 101. Symbol 204
Is a write data signal. Reference numeral 205 denotes an output control number output from the address temporary storage unit 103 to the data output unit 104. Reference numeral 206 denotes a read data signal read from the main storage unit 101. The code 208 is sent from the data output unit 104 onto the data bus 218 or sent from the data bus 218 to the address temporary storage unit 1.
03 is a data signal to be sent.

【0059】符号209は第1プロセッサ105からの
アクセスを要求するための第1要求信号である。符号2
10は第2プロセッサ106からのアクセスを要求する
ための第2要求信号である。符号211は第3プロセッ
サ107からのアクセスを要求するための第3要求信号
である。符号212は第1プロセッサ105から出力さ
れる第1アドレス・制御信号対である。符号213は第
1プロセッサ105について読み書きを行うためにデー
タバス218上に送り出された第1プロセッサデータで
ある。符号214は第2プロセッサ106から出力され
る第2アドレス・制御信号対である。符号215は第2
プロセッサ106について読み書きを行うためにデータ
バス218上に送り出された第2プロセッサデータであ
る。216は第3プロセッサ107から出力される第3
アドレス・制御信号対である。符号217は第3プロセ
ッサ107について読み書きを行うためにデータバス2
18上に送り出された第3プロセッサデータである。
Reference numeral 209 denotes a first request signal for requesting access from the first processor 105. Sign 2
Reference numeral 10 denotes a second request signal for requesting access from the second processor 106. Reference numeral 211 denotes a third request signal for requesting access from the third processor 107. Reference numeral 212 denotes a first address / control signal pair output from the first processor 105. Reference numeral 213 denotes first processor data sent out on the data bus 218 to read and write the first processor 105. Reference numeral 214 denotes a second address / control signal pair output from the second processor 106. Reference numeral 215 indicates the second
This is the second processor data sent out on the data bus 218 to read and write the processor 106. 216 is the third output from the third processor 107
An address / control signal pair. Reference numeral 217 denotes a data bus 2 for reading / writing the third processor 107.
18 is the third processor data sent out.

【0060】符号219は優先順位決定部108で受け
付けるプロセッサ105〜107の要求が決定された際
に空きアドレス調査部109に出力する決定要求信号で
ある。符号220はアドレス・制御信号部112の空い
ているアドレスを示し、空きアドレス調査部109から
入力アドレス発生部110に出力される空きアドレス信
号である。符号221はプロセッサ105〜107から
アドレスバス207に出力されているアドレス・制御信
号対を書き込むべき、アドレス・制御信号部112にお
けるアドレスを示す入力アドレスである。符号222は
制御信号タイミング生成部114が主記憶部101に対
する主記憶制御信号をタイミング良く発生するために必
要な、アドレス・制御信号部112から読み出されたア
ドレス・制御信号対からなる制御情報である。符号22
3はアドレス・制御信号部112の各アドレス・制御信
号対と一緒に書き込まれており、プロセッサ105〜1
07を特定するための番号を示す制御番号である。符号
224は主記憶部101に対してデータを書き込む際に
プロセッサ105〜107からの書き込み用データを予
め記憶しておく書き込みデータ部113から出力される
元書き込みデータ信号である。符号225はアドレス・
制御信号部112における複数のアドレス・制御信号対
それぞれのアドレスに対して空いている場合には空いて
いることを示す空きフラグ情報である。符号226は順
序決定部115で決定された、アドレス・制御信号部1
12に蓄えられているアクセスの順番のうち、どのアド
レス・制御信号対とどのアドレス・制御信号対を入れ換
えるかを示す順序決定信号である。符号227は順序記
憶入れ換え部116で順序が定められ、定められた順序
で出力されるアドレス・制御信号部112におけるアド
レスを示す出力アドレス決定信号である。
Reference numeral 219 denotes a determination request signal output to the empty address checking unit 109 when a request from the processors 105 to 107 accepted by the priority determining unit 108 is determined. Reference numeral 220 denotes a vacant address of the address / control signal unit 112, which is a vacant address signal output from the vacant address checking unit 109 to the input address generating unit 110. Reference numeral 221 denotes an input address indicating an address in the address / control signal unit 112 to which an address / control signal pair output from the processors 105 to 107 to the address bus 207 is to be written. Reference numeral 222 denotes control information composed of an address / control signal pair read from the address / control signal unit 112, which is necessary for the control signal timing generation unit 114 to generate a main storage control signal for the main storage unit 101 with good timing. is there. Code 22
3 is written together with each address / control signal pair of the address / control signal unit 112, and
It is a control number indicating a number for specifying 07. Reference numeral 224 denotes an original write data signal output from the write data unit 113 that previously stores write data from the processors 105 to 107 when writing data to the main storage unit 101. Reference numeral 225 denotes an address
If the address is free for each address of a plurality of address / control signal pairs in the control signal section 112, the information is free flag information indicating that the address is free. Reference numeral 226 denotes the address / control signal unit 1 determined by the order determination unit 115.
12 is an order determination signal indicating which address / control signal pair and which address / control signal pair are to be exchanged among the access orders stored in the T.12. Reference numeral 227 denotes an output address determination signal indicating the address in the address / control signal unit 112 which is determined in order by the order storage switching unit 116 and output in the determined order.

【0061】ここで、複数のプロセッサ105〜107
の要求信号209〜211とアドレス一時記憶部103
の中の優先順位決定部108との関係について説明す
る。第1プロセッサ105と第2プロセッサ106と第
3プロセッサ107から同時に主記憶部101に対して
アクセスの要求が起こったとする。要求は、要求信号2
09,210,211を用いて行われる。要求信号20
9,210,211が出されると、アドレス一時記憶部
103における優先順位決定部108に入力され、第1
プロセッサ105の優先順位が最も高く、第3プロセッ
サ107の優先順位が最も低い場合には、優先順位決定
部108では、第1プロセッサ105のアクセスからま
ず受付をし、第1プロセッサ105に対して要求信号2
09を用いて要求を受け付けることを通知する。
Here, the plurality of processors 105 to 107
Request signals 209 to 211 and the address temporary storage unit 103
The relationship with the priority order determination unit 108 in FIG. It is assumed that the first processor 105, the second processor 106, and the third processor 107 request access to the main storage unit 101 at the same time. The request is request signal 2
09, 210 and 211. Request signal 20
When 9, 210 and 211 are output, they are input to the priority order determination unit 108 in the address temporary storage unit 103, and the first
When the priority of the processor 105 is the highest and the priority of the third processor 107 is the lowest, the priority determining unit 108 first accepts the access from the first processor 105 and sends a request to the first processor 105. Signal 2
09 to notify that the request is accepted.

【0062】第1プロセッサ105では要求が受け付け
られたことが通知されると、アドレスバス207に対し
てアドレス・制御信号対を出力する。同時に第1プロセ
ッサ105からのアドレス・制御信号対を受け取るよう
に、決定要求信号219を空きアドレス調査部109に
出力する。決定要求信号219を受け取った空きアドレ
ス調査部109では、アドレス・制御信号部112にお
ける空きアドレスを、空いているアドレスに対して空い
ていることを示す空きフラグ情報を用いて空きアドレス
を認識し、空きアドレスを示す空きアドレス信号を入力
アドレス発生部110に出力する。このとき、空きフラ
グ情報としてはアドレス・制御信号部112における各
アドレスに対してそれぞれ空きフラグがあってもよい。
入力アドレス発生部110では空きアドレス信号をアド
レス・制御信号部112への書き込みアドレスである、
入力アドレスとしてアドレス・制御信号部112へ出力
する。
When notified that the request has been accepted, the first processor 105 outputs an address / control signal pair to the address bus 207. At the same time, it outputs a decision request signal 219 to the free address checking unit 109 so as to receive an address / control signal pair from the first processor 105. Upon receiving the decision request signal 219, the free address checking unit 109 recognizes a free address in the address / control signal unit 112 using free flag information indicating that the address is free with respect to the free address. An empty address signal indicating an empty address is output to input address generating section 110. At this time, the empty flag information may include an empty flag for each address in the address / control signal unit 112.
The input address generation unit 110 converts the empty address signal into a write address to the address / control signal unit 112.
Output to the address / control signal section 112 as an input address.

【0063】なお、同時に主記憶部へ要求が来た場合の
優先順序は、優先順位決定部108で決定し、この実施
の形態では第1プロセッサ105、第2プロセッサ10
6、第3プロセッサ107の順番になるとする。しかし
ながら、アドレス一時記憶部103に取り込まれてしま
った後は、優先順位は内部の優先順位情報によって動作
するとする。内部の優先順位としては、アドレス・制御
信号部112のアドレス・制御信号対に書き込まれてい
る情報の中の一つに優先順位情報があり、その優先順位
情報を用いる。プロセッサにおける優先順位とは異なる
場合もある。
Note that the priority order when a request is simultaneously sent to the main storage unit is determined by the priority order determination unit 108. In this embodiment, the first processor 105 and the second processor 10
6, the order of the third processor 107 is assumed. However, it is assumed that, after being taken into the address temporary storage unit 103, the priority operates according to the internal priority information. As the internal priority, one of the information written in the address / control signal pair of the address / control signal unit 112 includes priority information, and the priority information is used. It may be different from the priority in the processor.

【0064】上記の優先順位は、プロセッサの優先順位
というのではなく、プロセッサのアクセスにおける優先
順位の意味である。したがって、本発明でいう、重要な
アクセスというのは、特定のプロセッサとは限らず、優
先順位を高くしなければならないようなアクセスのこと
である。このような優先順位の設定方法を採用すると、
例えば音声や画像情報のようにリアルタイム性が必要な
アクセスが来た場合に、そのアクセスの優先順位を高く
できるように、アドレス・制御信号対における優先順位
情報において、優先順位を高く設定することで、並べ換
え部102の順序決定部115において、先にそのアク
セスを行えるように、対応するアドレス・制御信号対の
順序を先にすることが可能となる。
The above-mentioned priority does not mean the priority of the processor, but means the priority in the access of the processor. Therefore, an important access in the present invention is not limited to a specific processor, but an access that requires a higher priority. With this kind of priority setting,
For example, when an access that requires real-time properties such as voice or image information arrives, a higher priority is set in the priority information of the address / control signal pair so that the priority of the access can be increased. The order determining unit 115 of the reordering unit 102 can order the corresponding address / control signal pair first so that the access can be performed first.

【0065】以下の説明では、内部では優先順位は同一
であるとする。また、16ビットアドレスで、上位8ビ
ットがローアドレス、下位8ビットがカラムアドレスで
あり、ローアドレスが同じ場合には、カラムアドレスは
クロックごとに変えても追従できる(ページアクセス)
とし、バンクはMとNの2バンク構成であり、バンクが
異なるときには、プリチャージの必要がなく、連続して
アクセスできるとする。さらにローアドレスを投入して
から、カラムアドレスを投入できるまでには2クロック
を必要とし、カラムアドレスが投入されてからデータが
出力されるまでには2クロックを必要とするとする。た
だし、ローアドレスが同一であってカラムアドレスのみ
が異なる場合には、連続しかアクセスが可能となる。そ
して、プリチャージとして4クロックを必要とする。ア
ドレスの表示方法として、頭の0xは16進数であるこ
とを示し、次のMまたはNはバンクを示し、残りでアド
レスそのものを示すとする。また、アドレスの並べ換え
の処理は、プロセッサ105〜107よりアクセスが来
るたびに行われ、本例の場合には、クロック毎にアクセ
スがABCDと来ているので、クロック毎に並べ換え処
理を行っている。
In the following description, it is assumed that the priorities are the same internally. In the case of a 16-bit address, the upper 8 bits are a row address and the lower 8 bits are a column address. When the row address is the same, the column address can be followed even if it changes every clock (page access).
It is assumed that the bank has a two-bank configuration of M and N, and when the banks are different, there is no need to precharge and continuous access is possible. Further, two clocks are required from the input of the row address until the column address can be input, and two clocks are required from the input of the column address to the output of the data. However, if the row address is the same and only the column address is different, only continuous access is possible. Then, four clocks are required as precharge. As a method of displaying an address, it is assumed that the leading 0x indicates a hexadecimal number, the next M or N indicates a bank, and the rest indicates the address itself. In addition, the address rearrangement process is performed every time an access is received from the processors 105 to 107. In this example, since the access is ABCD for each clock, the rearrangement process is performed for each clock. .

【0066】また、アドレス・制御信号部112には、
並べ換えるために必要なデータとして、各アドレス・制
御信号対ごとにその記憶部分にアドレス・制御信号対が
入っているかどうかを示す空きフラグ、優先順位を示す
優先順位情報、アドレスを示すアドレス情報、バンクを
示すバンク情報、リードかライトかを示すリード/ライ
ト情報、制御番号を示す制御番号情報が入っているとす
る。これらの情報は、以下のようにしてアドレス・制御
信号部112に格納される。すなわち、優先順位情報
は、例えばリアルタイム性の必要なアクセスがあった場
合には高く、遅くなっても大丈夫なめったに使用しない
データである場合には低くなるように、プロセッサ10
5〜107側で生成され、プロセッサ105〜107は
主記憶部101における特定のバンク、特定のアドレス
のデータに対して、読むのか書くのかのアクセスを行う
ためのアドレス情報、バンク情報、リード/ライト情報
を生成して先程の優先順位情報と合わせてアドレス・制
御信号部112に格納する。その際にアドレス・制御信
号部112ではプロセッサ105〜107を特定できる
制御番号を追加してアドレス・制御信号対として格納す
る。
The address / control signal section 112 includes:
As data necessary for rearranging, for each address / control signal pair, an empty flag indicating whether or not an address / control signal pair is included in the storage portion, priority information indicating priority, address information indicating address, It is assumed that bank information indicating a bank, read / write information indicating read / write, and control number information indicating a control number are included. These pieces of information are stored in the address / control signal section 112 as follows. That is, for example, the processor 10 sets the priority information to be high when there is an access that requires real-time properties, and to be low when the data is rarely used even if it is late.
The processors 105 to 107 are generated by the processors 105 to 107, and address information, bank information, and read / write for accessing data of a specific bank and a specific address in the main storage unit 101 for reading or writing. The information is generated and stored in the address / control signal section 112 together with the priority information described above. At that time, the address / control signal unit 112 adds a control number that can specify the processors 105 to 107 and stores the control number as an address / control signal pair.

【0067】なお、リード/ライト情報は、並べ換え自
体の制御には用いられていない。ただし、主記憶部10
1に対して主記憶制御信号を生成する際には、主記憶部
101のデータを読むのか書くのかによってデータの必
要になるタイミングが異なり、データの方向も逆になる
ので、リード/ライト情報もアドレス・制御信号対の中
に含めている。また、制御番号情報も並べ換え自体には
用いられておらず、データバス208におけるプロセッ
サ105〜107のデータアクセスの特定用に用いてい
るので、同様にアドレス・制御信号対の中に含めてい
る。
The read / write information is not used for controlling the rearrangement itself. However, the main storage unit 10
When the main memory control signal is generated for the data 1, the timing at which the data is required differs depending on whether the data in the main memory 101 is read or written, and the direction of the data is also reversed. It is included in the address / control signal pair. Also, the control number information is not used for the rearrangement itself, but is used for specifying the data access of the processors 105 to 107 on the data bus 208, and thus is similarly included in the address / control signal pair.

【0068】以上のような仕様の場合の動作を以下に示
す。第1プロセッサ105は主記憶部101に対して、
0xM0000番地のアドレスのデータをリードし、第
2プロセッサ106は主記憶部101に対して、0xM
1200番地のアドレスのデータをリードし、第3プロ
セッサ107は主記憶部101に対して、0xM008
0番地のアドレスのデータをリードし、再び第1プロセ
ッサ105が主記憶部101に対して、0xNA000
番地のアドレスのデータをリードし、要求として、第1
から第3プロセッサの最初の要求が同時に来て、2クロ
ック立った後に第1プロセッサの要求が来るといった動
作を考える。そのタイミングチャートを図5に示す。図
5において、Aが第1プロセッサの最初の要求、Bが第
2プロセッサの要求、Cが第3プロセッサの要求、Dが
第1プロセッサの2度目の要求とする。
The operation in the case of the above specifications will be described below. The first processor 105 sends a message to the main storage unit 101
The data at the address of address 0xM0000 is read, and the second processor 106 writes 0xM
The data at the address of address 1200 is read, and the third processor 107 stores 0xM008 in the main storage unit 101.
The data at the address of address 0 is read, and the first processor 105 again writes 0xNA000 to the main storage unit 101.
The data at the address of the address is read.
, The first request of the third processor comes at the same time, and the request of the first processor comes after two clocks have elapsed. The timing chart is shown in FIG. In FIG. 5, A is the first request of the first processor, B is the request of the second processor, C is the request of the third processor, and D is the second request of the first processor.

【0069】アドレス・制御信号対としては、優先順位
決定部108で、第1プロセッサから第3プロセッサの
順番に並べられて決定されている。一時記憶手段111
の空きアドレスをアドレス・制御信号部112にある空
きフラグを利用して空きアドレス調査部109が調査
し、優先順位による要求の順番に入力アドレス発生部1
10に対して空きアドレスを教える。入力アドレス発生
部110が発生したアドレスを元にアドレス・制御信号
部112にアドレス・制御信号対が記憶される。記憶さ
れたアドレス・制御信号対は、並べ換え情報201とし
て並べ換え部102に送られ、並べ換えが行われる。並
べ換え部102では、図3のような構成をとり、順序決
定部115で順序が決定される。順序決定部115での
順序の決定は、図4のフローチャートに示す。このフロ
ーチャートでのアドレス1というのは、アドレス一時記
憶部103に対してアドレス・制御信号対が格納されて
いるアドレスである。順序決定部115ではアドレス1
に対して、アドレスが入っているかをアドレス・制御信
号部112に入っている空きフラグによって確認し、も
し、アドレス1にアドレスが入っていなければ、何もな
いので、アドレス1を無視する。しかしながら、アドレ
スが入っていれば、次に優先順位が最大であるかどうか
をみる。今回は優先順位は同一であるとしたので、順番
の繰り上げをすることはなしに次にローアドレスが同一
であるかどうかをみる。今回は、AとCのアクセスのバ
ンクとローアドレスは同一(0xM0000番地と0x
M0080番地)であり、最初の優先順位決定の時に既
にAのアクセスが始まっているので、次のアクセスはB
ではなく、Cとするように順番が繰り上げられる。
The address / control signal pair is determined by the priority determining unit 108 in the order of the first processor to the third processor. Temporary storage unit 111
The free address checking unit 109 checks the free address of the input address using the free flag in the address / control signal unit 112, and inputs the free address to the input address generating unit 1 in the order of the request according to the priority.
Tell the free address to 10. The address / control signal pair is stored in the address / control signal section 112 based on the address generated by the input address generating section 110. The stored address / control signal pair is sent to the reordering unit 102 as reordering information 201, and reordering is performed. The reordering unit 102 has a configuration as shown in FIG. 3, and the order is determined by the order determination unit 115. The order determination by the order determination unit 115 is shown in the flowchart of FIG. The address 1 in this flowchart is the address where the address / control signal pair is stored in the address temporary storage unit 103. In the order determination unit 115, the address 1
In response to this, it is confirmed whether or not an address is included by using an empty flag in the address / control signal section 112. If the address is not included in the address 1, there is nothing and the address 1 is ignored. However, if the address is included, then check if the priority is the highest. In this case, since the priorities are the same, the order is not advanced, and it is checked whether the row addresses are the same. In this case, the access bank and row address of A and C are the same (0xM0000 and 0xM0000).
M0080), and since the access of A has already started at the time of the first priority determination, the next access is B
Instead, the order is moved up to C.

【0070】次にバンクが違うかどうかをみるが、ここ
では、バンクの違うDのアクセスがある(Dは0xNA
000番地)ので、Cの次はDのアクセスを行う。こう
して、ACDBの順にアクセスが行われる。単一バンク
構成における複数アドレス保持記憶装置では、複数バン
クを利用する場合に必要なフローチャートにおいて、バ
ンクの比較がなされないことが異なる。各部の接続にお
ける構成は同一である。
Next, whether or not the bank is different is examined. Here, there is an access of D with a different bank (D is 0xNA).
(Address 000), so that D is accessed after C. Thus, access is performed in the order of ACDB. The difference between the multiple address holding storage device in the single bank configuration is that the comparison of banks is not performed in the flowchart required when using multiple banks. The configuration of the connection of each part is the same.

【0071】こうすることにより、ローアドレスが主記
憶部101に投入されてから全体で、11クロックで最
後に読み出されるBのデータが出て来ることになる。一
方、通常行われるABCDの順のアクセスだと、AとB
の間は同じバンクで違うローアドレスであるので、図6
に示すように、プリチャージ期間の4クロックが必要と
なり、さらにCにアクセスする際にもプリチャージ期間
の4クロックが必要であるため、Dのデータが読み出さ
れるまでに、最初のAのローアドレスが投入されてか
ら、13クロックが必要である。したがって、本発明に
おいては、従来例に比べて2クロック分のアクセス時間
が短縮されたことになる。
In this way, the B data which is finally read out in 11 clocks after the row address is input to the main storage unit 101 comes out. On the other hand, if the access is normally performed in the order of ABCD, A and B
Are different row addresses in the same bank.
As shown in (4), four clocks in the precharge period are required, and when accessing C, four clocks in the precharge period are necessary. Therefore, the row address of the first A is read before the data of D is read out. 13 clocks are required after the clock is input. Therefore, in the present invention, the access time for two clocks is reduced as compared with the conventional example.

【0072】ここで、図5のタイムチャートについて補
足説明を行う。一時記憶手段111に入力されたアドレ
ス・制御信号対は、次のサイクルで制御信号タイミング
生成部114に送られる。制御信号タイミング生成部1
14に送られる際には、順序決定部115でアドレス・
制御信号対の入れ換えを決めるので、Aについてはその
まま次のサイクルでAの信号が出ていて、次のサイクル
では入れ換え後の信号はBが出ている。ところが、制御
信号タイミング生成部114の方では主記憶部101に
対してのアクセスの際に、Bはローアドレスが異なるの
で2サイクル受け付けられず、その間にローアドレスが
同一のCのアクセスが来て、順序記憶入れ換え部116
ではまだBのアクセスは受け付けられていないためにC
のアクセスを先に行う。
Here, a supplementary explanation will be given on the time chart of FIG. The address / control signal pair input to the temporary storage unit 111 is sent to the control signal timing generation unit 114 in the next cycle. Control signal timing generator 1
14 is sent to the order determination unit 115.
Since the exchange of the control signal pair is determined, the signal of A is output as it is in the next cycle, and the signal B after exchange is output in the next cycle. However, when the control signal timing generation unit 114 accesses the main storage unit 101, B is not accepted for two cycles because the row address is different, and an access of C having the same row address comes during that time. , The order storage interchange unit 116
Then, because B's access has not been accepted yet, C
Access first.

【0073】つぎに、リード動作とライト動作が混在し
ている場合について簡単に説明する。ライト動作の時に
はアドレスバス207にプロセッサ105〜107から
アクセスが起きたときに同時にデータバス218を用い
て一時記憶手段111の書き込みデータ部113に書き
込みデータをアドレス・制御信号対と対応するように書
き込まれる。また、一時記憶手段111からアドレス・
制御信号対が制御信号タイミング生成部114に読み出
されるときに同時に、書き込みデータも制御信号タイミ
ング生成部114に読み出される。そして、制御信号タ
イミング生成部114では、アドレス・制御信号対と書
き込みデータを用いて主記憶部101に対して主記憶制
御信号と書き込みデータ信号を出力する。
Next, the case where the read operation and the write operation are mixed will be briefly described. At the time of a write operation, when data is accessed from the processors 105 to 107 to the address bus 207, write data is written to the write data unit 113 of the temporary storage unit 111 using the data bus 218 so as to correspond to the address / control signal pair. It is. In addition, the address and
At the same time when the control signal pair is read by the control signal timing generator 114, the write data is also read by the control signal timing generator 114. Then, the control signal timing generator 114 outputs a main memory control signal and a write data signal to the main memory 101 using the address / control signal pair and the write data.

【0074】[0074]

【発明の効果】請求項1記載の複数アドレス保持記憶装
置によれば、複数のアドレスの保持と複数のアドレスに
対応した複数の制御信号の保持とが可能なアドレス一時
記憶部を主記憶部のアドレス入力端に設け、保持された
アドレスおよび制御信号をアドレス一時記憶部から順番
に主記憶部へ与えるようにし、かつアドレスおよび制御
信号を並べ換える並べ換え部を設け、主記憶部にアクセ
スされた順番にかかわらずアクセスが高速となる順序に
入れ換えてアドレス一時記憶部から主記憶部へアドレス
および制御信号を与えるようにしたので、複数個のプロ
セスまたは複数個のプロセッサで主記憶部を共有する場
合において、全体のアクセス時間を短くすることができ
る。
According to the present invention, an address temporary storage unit capable of holding a plurality of addresses and holding a plurality of control signals corresponding to a plurality of addresses is provided in the main storage unit. An address input end, a stored address and control signal are sequentially supplied from the address temporary storage section to the main storage section, and a rearrangement section for rearranging the address and control signal is provided, and the order in which the main storage section is accessed is provided. Warazu access since to give an address and control signals from the temporary storage unit address interchanged in order to be fast to the main storage unit, to share the main storage unit of a plurality of processes or more processors written In such a case, the entire access time can be shortened.

【0075】また、並べ換え部でアクセスの優先順位に
従った並べ換えを行い、かつアクセスが高速となる順序
に従った並べ換えより、アクセスの優先順位に従った並
べ換えを優先させるようにしたので、複数のプロセスま
たは複数のプロセッサの中の何れかのプロセスまたはプ
ロセッサのアクセスが後回しになってそのプロセスまた
はプロセッサの処理が停滞するのを防止することができ
る。
Further , the rearrangement unit performs rearrangement in accordance with the access priority, and prioritizes rearrangement in accordance with the access priority over rearrangement in accordance with the order in which the access speed becomes high. It is possible to prevent the access of any process or the processor among the process or the plurality of processors from being postponed and the process of the process or the processor from stagnating.

【0076】請求項記載の複数アドレス保持記憶装置
によれば、同一ローアドレスを有するアドレスへのアク
セスが連続する順序にアドレスおよび制御信号を並べ換
えるので、アクセスが高速になって複数個のプロセスま
たは複数個のプロセッサで主記憶部を共有する場合にお
いて、全体のアクセス時間を短くすることができる。請
求項記載の複数アドレス保持記憶装置によれば、異な
るバンクのアドレスへのアクセスが連続する順序にアド
レスおよび制御信号を並べ換えるので、アクセスが高速
になって複数個のプロセスまたは複数個のプロセッサで
主記憶部を共有する場合において、全体のアクセス時間
を短くすることができる。
[0076] According to multiple address holding memory device according to claim 2, wherein, since rearranged order to the address and control signals to access the address having the same row address are consecutive, access a plurality of turned fast process Alternatively, when the main storage unit is shared by a plurality of processors, the entire access time can be reduced. According to the multiple address holding storage device according to claim 3 , the addresses and control signals are rearranged in a sequence in which accesses to addresses in different banks are consecutive, so that the access speed is increased and a plurality of processes or a plurality of processors are provided. In the case where the main storage unit is shared by the above, the entire access time can be shortened.

【0077】請求項記載の複数アドレス保持記憶装置
によれば、請求項1記載の複数アドレス保持記憶装置と
同様の効果を有する。請求項記載の複数アドレス保持
記憶装置によれば、アドレス情報によって一時記憶手段
のアドレスの順番を決めることができ、同一ローアドレ
スを有するアドレスへのアクセスが連続するように、ア
ドレスおよび制御信号を並べ換えることにより、アクセ
スが高速になって複数個のプロセスまたは複数個のプロ
セッサで主記憶部を共有する場合において、全体のアク
セス時間を短くすることができる。
According to the multiple address holding storage device of the fourth aspect , the same effect as that of the multiple address holding storage device of the first aspect is obtained. According to the multi-address holding storage device of the fifth aspect, the order of the addresses of the temporary storage means can be determined based on the address information, and the address and control signal are controlled so that accesses to the addresses having the same row address are consecutive. By rearranging, when the access speed becomes high and the main storage is shared by a plurality of processes or a plurality of processors, the entire access time can be shortened.

【0078】請求項記載の複数アドレス保持記憶装置
によれば、アドレス情報とバンク情報とによって一時記
憶手段のアドレスの順番を決めることができ、同一ロー
アドレスを有するアドレスへのアクセスが連続するよう
に、アドレスおよび制御信号を並べ換えることにより、
アクセスが高速になって複数個のプロセスまたは複数個
のプロセッサで主記憶部を共有する場合において、全体
のアクセス時間を短くすることができる。
[0078] According to multiple address holding memory device according to claim 6, it is possible to determine the order of the address of the temporary storage means by the address information and bank information, so that the access to the address having the same row address are consecutive By rearranging the address and control signals,
When the main storage is shared by a plurality of processes or a plurality of processors due to high speed access, the entire access time can be reduced.

【0079】請求項記載の複数アドレス保持記憶装置
によれば、請求項2記載の複数アドレス保持記憶装置と
同様の効果を有する。請求項記載の複数アドレス保持
記憶装置によれば、優先順位情報とアドレス情報によっ
て一時記憶手段のアドレスの順番を決めることができ、
優先順位情報に従ってアドレスおよび制御信号を並べ換
えることにより、複数のプロセスまたは複数のプロセッ
サの中の何れかのプロセスまたはプロセッサのアクセス
が後回しになってそのプロセスまたはプロセッサの処理
が停滞するのを防止することができる。また、優先順位
情報が同程度以下である場合には、同一ローアドレスを
有するアドレスへのアクセスが連続するように、アドレ
スおよび制御信号を並べ換えることにより、アクセスが
高速になって複数個のプロセスまたは複数個のプロセッ
サで主記憶部を共有する場合において、全体のアクセス
時間を短くすることができる。
According to the multiple address holding storage device of the seventh aspect , the same effect as the multiple address holding storage device of the second aspect is obtained. According to the multiple address holding storage device of the eighth aspect, the order of the addresses of the temporary storage means can be determined based on the priority order information and the address information,
By rearranging the address and the control signal according to the priority information, it is possible to prevent the access of the process or the processor among the plurality of processes or the plurality of processors from being delayed so that the processing of the process or the processor is not stagnated. be able to. When the priority information is equal to or less than the same, the address and the control signal are rearranged so that the access to the address having the same row address is continued. Alternatively, when the main storage unit is shared by a plurality of processors, the entire access time can be reduced.

【0080】請求項記載の複数アドレス保持記憶装置
によれば、優先順位情報とアドレス情報とバンク情報と
によって一時記憶手段のアドレスの順番を決めることが
でき、優先順位情報に従ってアドレスおよび制御信号を
並べ換えることにより、複数のプロセスまたは複数のプ
ロセッサの中の何れかのプロセスまたはプロセッサのア
クセスが後回しになってそのプロセスまたはプロセッサ
の処理が停滞するのを防止することができる。また、優
先順位情報が同程度以下である場合には、同一ローアド
レスを有するアドレスへのアクセスが連続するように、
アドレスおよび制御信号を並べ換えることにより、アク
セスが高速になって複数個のプロセスまたは複数個のプ
ロセッサで主記憶部を共有する場合において、全体のア
クセス時間を短くすることができる。
According to the ninth aspect of the present invention, the order of the addresses in the temporary storage means can be determined based on the priority information, the address information, and the bank information. By rearranging, it is possible to prevent the access of any process or processor among the plurality of processes or the plurality of processors from being postponed and the processing of the process or the processor to be stagnated. When the priority information is equal to or less than the same, access to addresses having the same row address is consecutively performed.
By rearranging the address and the control signal, when the access speed is increased and a plurality of processes or a plurality of processors share a main storage unit, the entire access time can be shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態における複数アドレス保持
記憶装置の一例の構成を示すブロック図である。
FIG. 1 is a block diagram illustrating a configuration of an example of a multiple address holding storage device according to an embodiment of the present invention.

【図2】本発明の実施の形態における複数アドレス保持
記憶装置のアドレス一時記憶部の一例の構成を示すブロ
ック図である。
FIG. 2 is a block diagram illustrating a configuration of an example of an address temporary storage unit of the multiple address holding storage device according to the embodiment of the present invention.

【図3】本発明の実施の形態における複数アドレス保持
記憶装置の並べ換え部の一例の構成を示すブロック図で
ある。
FIG. 3 is a block diagram illustrating a configuration of an example of a reordering unit of the multiple address holding storage device according to the embodiment of the present invention.

【図4】並べ換え部の中の順序決定部のフローチャート
である。
FIG. 4 is a flowchart of an order determining unit in the rearranging unit.

【図5】並べ換えを行う場合のアクセスの動作を示すタ
イミング図である。
FIG. 5 is a timing chart showing an access operation when rearranging.

【図6】並べ換えを行わない場合のアクセスの動作を示
すタイミング図である。
FIG. 6 is a timing chart showing an access operation when rearrangement is not performed.

【符号の説明】[Explanation of symbols]

101 主記憶部 102 並べ換え部 103 アドレス一時記憶部 104 データ出力部 105 第1プロセッサ 106 第2プロセッサ 107 第3プロセッサ 108 優先順位決定部 109 空きアドレス調査部 110 入力アドレス発生部 111 一時記憶手段 112 アドレス・制御信号部 113 書き込みデータ部 114 制御信号タイミング生成部 115 順序決定部 116 順序記憶入れ換え部 117 出力アドレス発生部 201 並べ換え情報 202 出力アドレス 203 制御信号 204 書き込みデータ信号 205 出力制御番号 206 読み出しデータ信号 207 アドレスバス 208 データ信号 209 第1要求信号 210 第2要求信号 211 第3要求信号 212 第1アドレス・制御信号対 213 第1プロセッサデータ 214 第2アドレス・制御信号対 215 第2プロセッサデータ 216 第3アドレス・制御信号対 217 第3プロセッサデータ 218 データバス 219 決定要求信号 220 空きアドレス信号 221 入力アドレス 222 制御情報 223 制御番号 224 元書き込みデータ信号 225 空きフラグ情報 226 順序決定信号 227 出力アドレス決定信号 Reference Signs List 101 main storage unit 102 rearrangement unit 103 address temporary storage unit 104 data output unit 105 first processor 106 second processor 107 third processor 108 priority order determination unit 109 free address check unit 110 input address generation unit 111 temporary storage unit 112 address / Control signal section 113 Write data section 114 Control signal timing generation section 115 Order determination section 116 Order storage exchange section 117 Output address generation section 201 Rearrangement information 202 Output address 203 Control signal 204 Write data signal 205 Output control number 206 Read data signal 207 Address Bus 208 data signal 209 first request signal 210 second request signal 211 third request signal 212 first address / control signal pair 213 first processor data 214 Second address / control signal pair 215 Second processor data 216 Third address / control signal pair 217 Third processor data 218 Data bus 219 Decision request signal 220 Empty address signal 221 Input address 222 Control information 223 Control number 224 Original write data signal 225 Empty flag information 226 Order determination signal 227 Output address determination signal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠本 馨一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岩田 徹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 寺田 裕 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 平田 貴士 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平9−55081(JP,A) 特開 昭58−225432(JP,A) (58)調査した分野(Int.Cl.6,DB名) G06F 12/00 - 12/06 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Kazuichi Kusumoto 1006 Kazuma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. Inside the company (72) Inventor Hiroshi Terada 1006 Kadoma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (72) Takashi Hirata 1006 Okadoma Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. (56) Reference Document JP-A-9-55081 (JP, A) JP-A-58-225432 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G06F 12/00-12/06

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数のプロセスまたは複数のプロセッサ
との間でデータの授受を行う共有の複数アドレス保持記
憶装置であって、主記憶部と、前記複数のプロセスまた
は前記複数のプロセッサから前記主記憶部へアクセスす
るためのアドレスと前記主記憶部を制御するための制御
信号とを入力するアドレスバスと、前記複数のプロセス
または前記複数のプロセッサと前記主記憶部との間でデ
ータを入出力するデータバスと、前記主記憶部のアドレ
ス入力端に設けられて前記アドレスバスを通して入力さ
れる複数のアドレスの保持と複数のアドレスに対応した
複数の制御信号の保持とが可能で保持したアドレスを順
番に前記主記憶部へ与えるとともに制御信号を前記主記
憶部に与えるアドレス一時記憶部と、前記主記憶部にア
クセスされた順番にかかわらずアクセスが高速となる順
序に入れ換えて前記アドレス一時記憶部から前記主記憶
部へアドレスおよび制御信号を与えるための並べ換え部
とを備え 前記並べ換え部でアクセスの優先順位に従った並べ換え
を行い、かつアクセスが高速となる順序に従った並べ換
えより、アクセスの優先順位に従った並べ換えを優先さ
せるようにしたことを特徴とする 複数アドレス保持記憶
装置。
1. A shared multi-address storage device for exchanging data with a plurality of processes or a plurality of processors, comprising: a main storage unit; a plurality of processes or the plurality of processors; an address bus for inputting a control signal for controlling an address for accessing part of the main memory unit, input and output data between the previous SL and a plurality of processes or the plurality of processors and said main memory unit A data bus, and an address provided at an address input end of the main storage unit and capable of holding a plurality of addresses input through the address bus and holding a plurality of control signals corresponding to the plurality of addresses. An address temporary storage unit for sequentially providing the control signal to the main storage unit while applying the control signal to the main storage unit; Permutation written Warazu access and a reordering unit for providing address and control signals from said address temporary storage unit interchanged in order to be fast to the main storage unit, according to the priority of access by the reordering unit
And sort according to the order of faster access
Priority is given to sorting according to access priority.
A multi-address holding storage device , characterized in that the storage device has a plurality of addresses.
【請求項2】 アクセスが高速となる順序が、同一ロー
アドレスを有するアドレスへのアクセスが連続する順序
であることを特徴とする請求項1記載の複数アドレス保
持記憶装置。
2. The method according to claim 1, wherein the order of high speed access is the same row.
Order in which accesses to addresses having addresses are consecutive
2. The multiple address holding storage device according to claim 1, wherein:
【請求項3】 主記憶部が複数バンク構造であって、ア
クセスが高速となる順序が、異なるバンクのアドレスへ
のアクセスが連続する順序であることを特徴とする請求
項1記載の複数アドレス保持記憶装置。
3. A main storage unit having a multi-bank structure.
The order of faster access is to addresses in different banks
Access in a sequential order
Item 2. The multiple address holding storage device according to Item 1 .
【請求項4】 複数のプロセスまたは複数のプロセッサ
との間でデータの授受を行う共有の複数アドレス保持記
憶装置であって、主記憶部と、前記複数のプロセスまた
は前記複数のプロセッサから前記主記憶部へアクセスす
るためのアドレスと前記主記憶部を制御するための制御
信号とを入力するアドレスバスと、前記複数のプロセス
または前記複数のプロセッサと前記主記憶部との間でデ
ータを入出力するデータバスと、前記主記憶部のアドレ
ス入力端に設けられて前記アドレスバスを通して入力さ
れる複数のアドレスの保持と複数のアドレスに対応した
複数の制御信号の保持とが可能で保持したアドレスを順
番に前記主記憶部へ与えるとともに制御信号を前記主記
憶部に与えるアドレス一時記憶部と、前記主記憶部にア
クセスされた順番にかかわらずアクセスが高速となる順
序に入れ換えて前記アドレス一時記憶部から前記主記憶
部へアドレスおよび制御信号を与えるための並べ換え部
とを備え、 前記アドレス一時記憶部は、前記主記憶部へアクセスす
るためのアドレスおよび制御信号を一時保持しておく一
時記憶手段と、前記複数のプロセスまたは複数のプロセ
ッサの優先順位を決定して優先順位順に前記主記憶部へ
アクセスするためのアドレスおよび制御信号の受付を
し、前記主記憶部へアクセスするためのアドレスおよび
制御信号の受付時に決定要求信号を出力する優先順位決
定部と、前記決定要求信号に応答して前記主記憶部へア
クセスするためのアドレスおよび制御信号を一時記憶し
ておくための前記一時記憶手段の空きアドレスを調べる
空きアドレス調査部と、前記空きアドレス調査部の調査
の結果に基づき前記一時記憶手段の空きアドレスを前記
一時記憶手段へデータ書き込み用の入力アドレスとして
与える入力アドレス発生部と、前記一時記憶手段からの
出力信号を前記主記憶部へアクセスするための適正なタ
イミングで前記主記憶部へ与える制御信号タイミング生
成部とを有し、 前記並べ換え部は、前記一時記憶手段の各アドレスに記
憶されたアドレスおよび制御信号の情報に基づいて前記
一時記憶手段のアドレスの順番を決めていく順序決定部
と、前記順序決定部で決めた順序を記憶しておく順序記
憶入れ換え部と、前記順序記憶入れ換え部の記憶内容に
従って前記一時記憶手段へデータ読み出し用の出力アド
レスを与える出力アドレス発生部とを有することを特徴
とする 複数アドレス保持記憶装置。
4. A plurality of processes or a plurality of processors.
Of multiple shared addresses that exchange data with the
Storage device, the main storage unit, and the plurality of processes or
Accesses the main storage unit from the plurality of processors.
For controlling the main storage unit and the address for the
An address bus for inputting signals and the plurality of processes;
Alternatively, data is transferred between the plurality of processors and the main storage unit.
A data bus for inputting / outputting data, and an address of the main storage unit.
Input terminal through the address bus.
Multiple addresses held and multiple addresses supported
Multiple control signals can be held, and the held addresses are
At the same time, the control signal is given to the main storage unit.
The address temporary storage for the storage unit and the main storage
The order in which access speeds up regardless of the access order
In the first place, from the address temporary storage unit to the main memory
Rearrangement section for giving address and control signals to section
The address temporary storage unit accesses the main storage unit.
To temporarily hold address and control signals for
Time storage means, the plurality of processes or the plurality of processes.
To the main memory in the order of priority
Address and control signal reception for access
And an address for accessing the main storage unit and
Priority decision to output decision request signal when receiving control signal
To the main memory in response to the determination request signal.
Address and control signals for temporary access
Check the free address of the temporary storage means for storing
Free address checker and check by the free address checker
The free address of the temporary storage means based on the result of
As an input address for writing data to temporary storage
An input address generating unit to be provided;
An appropriate timer for accessing the output signal to the main memory
Control signal timing generation given to the main
And a rearranging section , wherein the rearranging section records each address of the temporary storage means.
Based on the stored address and control signal information,
An order determining unit that determines the order of addresses in the temporary storage unit
And an order description for storing the order determined by the order determining unit.
Storage unit and the storage contents of the order storage switching unit
Therefore, an output address for reading data is stored in the temporary storage means.
And an output address generating section for giving an address.
Multiple address holding memory device according to.
【請求項5】 一時記憶手段の各アドレスに記憶された
アドレスおよび制御信号の情報には、前記一時記憶手段
のアドレスが空いていることを示す空きフラグと、主記
憶部にアクセスするアドレスを示すアドレス情報とが含
まれ、空きアドレス調査部が前記空きフラグを基に前記
一時記憶手段の空きアドレスを調べ、順序決定部が前記
アドレス情報を基に前記一時記憶手段のアドレスの順番
を決めるようにしたことを特徴とする請求項4記載の複
数アドレス保持記憶装置。
5. The method according to claim 5 , wherein said information is stored at each address of said temporary storage means.
The address and control signal information includes the temporary storage means.
An empty flag indicating that the address is empty, and
Address information indicating the address for accessing the storage unit.
In rare cases, the vacant address investigation unit
The free address of the temporary storage means is checked, and the order determination unit
The order of the addresses in the temporary storage means based on the address information
5. The method according to claim 4, wherein
Number address holding storage device.
【請求項6】 主記憶部が複数バンク構造を有し、一時
記憶手段の各アドレスに記憶されたアドレスおよび制御
信号の情報には、前記一時記憶手段のアドレスが空いて
いることを示す空きフラグと、主記憶部にアクセスする
アドレスを示すアドレス情報と、前記主記憶部にアクセ
スするバンクを示すバンク情報とが含まれ、空きアドレ
ス調査部が前記空きフラグを基に前記一時記憶手段の空
きアドレスを調べ、順序決定部が前記アドレス情報と前
記バンク情報とを基に前記一時記憶手段のアドレスの順
番を決めるようにしたことを特徴とする請求項4記載の
複数アドレス保持記憶装置。
6. A main storage unit having a plural bank structure,
Address and control stored in each address of the storage means
In the signal information, the address of the temporary storage means is empty.
Access to the main storage unit and an empty flag indicating that
Address information indicating an address and access to the main storage unit.
Bank information indicating the bank to be
The investigation unit determines whether the temporary storage means is empty based on the empty flag.
The address determination unit checks the address, and the
Address of the temporary storage means based on the bank information
The multi-address holding storage device according to claim 4, wherein the number is determined .
【請求項7】 アドレス一時記憶部は、主記憶部へアク
セスするためのアドレスおよび制御信号を一時保持して
おく一時記憶手段と、前記複数のプロセスまたは複数の
プロセッサの優先順位を決定して優先順位順に前記主記
憶部へアクセスするためのアドレスおよび制御信号の受
付をし、前記主記憶部へアクセスするためのアドレスお
よび制御信号の受付時に決定要求信号を出力する優先順
位決定部と、前記決定要求信号に応答して前記主記憶部
へアクセスするためのアドレスおよび制御信号を一時記
憶しておくための前記一時記憶手段の空きアドレスを調
べる空きアドレス調査部と、前記空きアドレス調査部の
調査の結果に基づき前記一時記憶手段の空きアドレスを
前記一時記憶手段へデータ書き込み用の入力アドレスと
して与える入力アドレス発生部と、前記一時記憶手段か
らの出力信号を前記主記憶部へアクセスするための適正
なタイミングで前記主記憶部へ与える制御信号タイミン
グ生成部とを有し、 並べ換え部は、前記一時記憶手段の各アドレスに記憶さ
れたアドレスおよび制御信号の情報に基づいて前記一時
記憶手段のアドレスの順番を決めていく順序決定部と、
前記順序決定部で決めた順序を記憶しておく順序記憶入
れ換え部と、前記順序記憶入れ換え部の記憶内容に従っ
て前記一時記憶手段へデータ読み出し用の出力アドレス
を与える出力アドレス発生部とを有することを特徴とす
る請求項1記載の 複数アドレス保持記憶装置。
7. The temporary address storage unit accesses the main storage unit.
Address and control signals to access
Temporary storage means, and the plurality of processes or the plurality of
Determine the priority of the processor, and
Address and control signals to access the memory
Address and an address for accessing the main storage unit.
Priority for output of decision request signal when receiving control signal
A position determination unit, and the main storage unit in response to the determination request signal.
Address and control signal for accessing
Check the free address of the temporary storage means for remembering.
Vacant address checking unit, and the vacant address checking unit
Based on the result of the survey, the free address of the temporary storage
An input address for writing data to the temporary storage means;
An input address generating unit to be provided as a
These output signals are suitable for accessing the main storage unit.
Control signal to be given to the main storage unit at an appropriate timing
A reordering unit, wherein the reordering unit stores the information stored in each address of the temporary storage unit.
Based on the address and control signal information
An order determining unit for determining the order of the addresses of the storage means;
An order storage for storing the order determined by the order determining unit.
A reordering unit and the storage contents of the order storage reordering unit.
Output address for reading data from the temporary storage means.
And an output address generator for providing
2. The multiple address holding storage device according to claim 1, wherein:
【請求項8】 一時記憶手段の各アドレスに記憶された
アドレスおよび制御信号の情報には、アクセスの優先順
位を示す優先順位情報と、前記一時記憶手段のアドレス
が空いていることを示す空きフラグと、主記憶部にアク
セスするアド レスを示すアドレス情報とが含まれ、空き
アドレス調査部が前記空きフラグを基に前記一時記憶手
段の空きアドレスを調べ、順序決定部が前記優先順位情
報と前記アドレス情報とを基に前記一時記憶手段のアド
レスの順番を決めるようにしたことを特徴とする請求項
7記載の複数アドレス保持記憶装置。
8. The method according to claim 8 , wherein said information is stored at each address of said temporary storage means.
Address and control signal information includes access priority
Priority information indicating the order and the address of the temporary storage means
An empty flag indicating that the
It contains the address information indicating the address to Seth, free
The address investigating unit stores the temporary storage device based on the empty flag.
The empty address of the stage is checked, and the order determining unit checks the priority information.
Information of the temporary storage means based on the information and the address information.
Claims characterized in that the order of the Les
8. The multiple address holding storage device according to 7 .
【請求項9】 主記憶部が複数バンク構造を有し、一時
記憶手段の各アドレスに記憶されたアドレスおよび制御
信号の情報には、アクセスの優先順位を示す優先順位情
報と、前記一時記憶手段のアドレスが空いていることを
示す空きフラグと、前記主記憶部にアクセスするアドレ
スを示すアドレス情報と、前記主記憶部にアクセスする
バンクを示すバンク情報とが含まれ、空きアドレス調査
部が前記空きフラグを基に前記一時記憶手段の空きアド
レスを調べ、順序決定部が前記優先順位情報と前記アド
レス情報と前記バンク情報とを基に前記一時記憶手段の
アドレスの順番を決めるようにしたことを特徴とする請
求項7記載の複数アドレス保持記憶装置。
9. The main storage section has a multiple bank structure,
Address and control stored in each address of the storage means
The signal information includes priority information indicating the priority of access.
And that the address of the temporary storage means is free.
And an address for accessing the main storage unit.
Access to the main storage unit
Includes bank information indicating the bank, and checks for free addresses
The unit stores an empty address in the temporary storage unit based on the empty flag.
Address, and the order determining unit checks the priority information and the address.
Based on the address information and the bank information.
An address order is determined.
8. The multiple address holding storage device according to claim 7 .
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