JP2815292B2 - 半導体集積回路装置の負電荷チャージポンプ回路 - Google Patents
半導体集積回路装置の負電荷チャージポンプ回路Info
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Description
ャージポンプ回路に関し、特に、高効率にて半導体集積
回路装置の半導体基板を−VCCまで最大限に充電する
ことができる負電荷チャージポンプに関する。
(以下、基板と称する)を負の電位に充電することは、
かかる基板を接地することに比して幾つかの利点を有し
ている。すなわち、基板のドーピングを少なくすること
なく、ボディ効果によるスレッショルド電圧の変動を減
少させ、かつパンチスルー(punch-through)耐圧を高
め、更に拡散層−基板キャパシタンス(すなわち接合キ
ャパシタンス)を下げることができるという利点であ
る。これはまた、入力での電圧アンダシュートによっ
て、基板に順方向バイアスがかかることからチップを保
護することにもなる。
のチャージポンプ及びそれらの欠点を検討することによ
り解釈される。図1は、pチャネルトランジスタからな
る単一段の従来のチャージポンプ65を示す図である。か
かるチャージポンプ65は、ポンピング段が1つのみ備わ
っている単段ポンプである。かかる単段ポンプは、電源
によってトランジスタ62を介して充電される一方、トラ
ンジスタ70を介して接続点72に電荷を供給するコンデン
サ64を備えている。
C、反転クロックパルス
スCP3が夫々供給される。チャージポンプ65は、これ
らVCC、反転クロックパルス
て中央の内部回路接続点60(第1の接続点)に様々な作
用を与え、これにより、上述のVCCよりも低い電圧で
あるバックバイアス電圧VBBを出力する。すなわち、
第1の接続点60は、トランジスタ62によって選択的にV
SSに接続される。又、第1の接続点60は、トランジス
タ70によって選択的に出力接続点72に接続される。かか
る第1の接続点60は、第1のコンデンサ64の一方の側に
接続されている。反転クロックパルス
ータ66の出力接続点68は、第1のコンデンサ64の他方の
側に接続されている。インバータ66は、かかる反転クロ
ックパルス
を接続点68に供給する。pチャネルトランジスタ62は、
トランジスタ74を介して選択的にVSSに接続されるゲ
ート電極を有する。トランジスタ74のソース電極は、第
2の接続点76に接続されている。第2の接続点76には、
更に、トランジスタ62のゲート電極及び第2のコンデン
サ78が接続されている。pチャネルトランジスタ80のゲ
ート電極は、第2の接続点76に接続されており、そのド
レイン電極がVSSに接続されている。更に、pチャネ
ルトランジスタ80のソース電極は、第3の接続点82にて
第3のコンデンサ84に接続されている。接続点82は、ト
ランジスタ70のゲート電極に接続されている。最後に、
コンデンサ73がVSSと出力接続点72との間に接続され
ている。尚、かかるクロックパルスCP1、CP2及び
CP3は、0VとVCCとの間で変動する。クロックパ
ルスCP1、CP2及びCP3ならびに時間T1〜T6
(以下に述べる)は他の図のものとは同じでないことが
理解されよう。クロックパルスCP2及びCP3は、各
々がオーバーラップしないローアクティブのクロックで
ある。
1及び図2(a)〜(c)を参照しつつ説明する。VS
Sは通常0Vである。先ず、図2(a)〜(c)の時間
T1の前においては、クロックパルスCP2はアクティ
ブ状態(ローレベル状態)であって、トランジスタ62の
ソース−ドレイン経路を介して接続点60とVSSとが接
続される。この際、コンデンサ64は、トランジスタ62の
ソース−ドレイン経路を介してVSSに放電する(以下
に説明する)。これにより、接続点60の電圧がVSSに
近づく。その間、インバータ66によって接続点68に供給
されるクロックパルスCP1は非アクティブ状態(ハイ
レベル状態)である。この際、接続点68はVCCの電圧
を有する。したがって、コンデンサ64は−VCCまで充
電される。すなわち、コンデンサ64を挟んで接続点60と
接続点68との間に−VCCの電圧降下が生じる。
スCP2が非アクティブ状態(ハイレベル状態)に遷移
する。これによりトランジスタ62はオフとなり、接続点
60をVSSから解放する。次に、クロックパルスCP1
は時間T2でアクティブ状態(ローレベル状態)に遷移
する。そして、接続点68はインバータ66の接地接続を介
してVSSにクランプされる。ここで、接続点68がVS
Sの電圧を有し、コンデンサ64がそれ自体を挟んで−V
CCの電圧降下を有すると、接続点60の電圧はVSSか
ら−VCCまで落とされてコンデンサ64を挟んでの電圧
降下が維持される。
てアクティブ状態(ローレベル状態)に遷移してトラン
ジスタ70をオンにする。一度オンになると、トランジス
タ70は、典型的な負荷容量としての負荷キャパシタンス
73を有する接続点72を、トランジスタ70のソース−ドレ
イン経路を介して−VCCの電圧を有する接続点60に接
続する。かかる接続点72の電圧は初めVBBであるが、
接続点60及びトランジスタ70のソース−ドレイン経路を
介してコンデンサ64に放電する。接続点72の負荷キャパ
シタンス73からコンデンサ64への放電は、接続点72の電
圧を下げ、接続点60の電圧を相当量だけ、すなわち電圧
ΔVだけ高める。このように、接続点60の電圧は、−V
CC+ΔVに等しい電圧にまで高まり、コンデンサ64を
挟んでの電圧降下は(−VCC)+ΔVである。
ロックパルスCP1及びCP3は非アクティブ状態(ハ
イレベル状態)に遷移する。クロックパルスCP3がハ
イレベル状態になったのち、接続点82の電圧が高まる。
この際、トランジスタ70は、オフとなり、接続点60を接
続点72から解放する。クロックパルスCP1が非アクテ
ィブ状態(ハイレベル状態)に遷移したのち、接続点68
の電圧はVSSからVCCに遷移する。コンデンサ64を
挟んでの電圧降下(−VCC+ΔV)を維持するために
は、接続点60の電圧が高まらなければならない。接続点
60の新たな電圧は、接続点60の先の電圧(−VCC+Δ
V)から接続点68の電圧変化分(−VCC)を引いたも
の、すなわちΔVに等しくなる。すなわち、接続点60
は、この間における同一電圧変化分(VCC)によって
接続点68に追従して、ΔVに等しい電圧を接続点60に残
してゆく。
2がアクティブ状態(ローレベル状態)に遷移し、これ
がトランジスタ62をオンにする。そして、接続点60が、
トランジスタ62のソース−ドレイン経路を介してVSS
にクランプされる。この際、ΔV>VSS(0V)であ
るため、コンデンサ64は、接続点60及びトランジスタ62
を介してVSSに放電する。
2は非アクティブ状態(ハイレベル状態)に遷移してト
ランジスタ62をオフにする。前述のタイミング説明は、
図2(a)〜(c)に示されるようなサイクル期間T6
を有している。かかる期間T6を有するサイクルが上述
の如く繰り返し実行されて、接続点72に接続した負荷キ
ャパシタンス73を有する基板を充電してゆく。
を−VCCまで充電しない。すなわち、クロックパルス
CP2及びCP3は、アクティブ状態(ローレベル状
態)にあるときにはオーバーラップしない。アクティブ
状態のクロックパルスCP3がトランジスタ74をオンに
して接続点76をVSSにクランプする。この際、クロッ
クパルスCP2が非アクティブ状態(ハイレベル状態)
にあるため、コンデンサ78を挟んでいる接続点76とコン
デンサ78のクロックパルスCP2端子との間の電圧降下
は、−VCC(接続点76の電圧)からVSSを引いたも
のとなる。コンデンサ78は、VSS−VCC又は−VC
Cに等しい電圧まで充電される。
(ローレベル状態)に遷移する前に、クロックパルスC
P3が非アクティブ状態(ハイレベル状態)に遷移して
接続点76をVSSから解放する。アクティブ状態のクロ
ックパルスCP2は0V(VSS)に達する。コンデン
サ78の電圧降下を維持するためには、接続点76の電圧が
クロックパルスCP2と同じ電圧(VCC−VSS)だ
け遷移しなければならない。ここで、接続点76は−VC
C{=VSS−(VCC−VSS)}の電圧値を有して
いる。トランジスタ62は、かかる−VCCが、接続点60
の電圧よりもスレッショルド電圧|Vtp |を超える分
低いためオンになる。この際の接続点60の電圧は、クロ
ックパルスCP1が非アクティブ状態(ハイレベル状
態)であるときの最低値VSSである。かかる接続点76
の電圧が、接続点60の最小電圧よりもスレッショルド電
圧|Vtp |を超える分低いため、コンデンサ64は接続
点60を介してVSSまでフルに放電を行う。
P2は、接続点82をVSSにクランプするトランジスタ
80をオンにする。クロックパルスCP3が非アクティブ
状態(ハイレベル状態)にあると、コンデンサ84を挟ん
での接続点82からクロックパルスCP3端子までの電圧
降下は、VSS−VCC(=−VCC)である。その
後、クロックパルスCP2は非アクティブ状態(ハイレ
ベル状態)に遷移してトランジスタ62及び80をオフにす
る。
(ハイレベル状態)に遷移し、クロックパルスCP1が
アクティブ状態(ローレベル状態)に遷移したのち、ク
ロックパルスCP3がアクティブ状態(ローレベル状
態)に遷移する。コンデンサ84を挟んでの電圧降下VS
S−VCC(=−VCC)を維持するためには、接続点
82もまた、クロックパルスCP3と同じ電圧だけ遷移し
なければならない。従って、接続点82の電圧はVSSか
ら−VCCに遷移する。接続点82の電圧−VCCは、接
続点60と接続点72との接続を行うトランジスタ70に供給
され、このトランジスタをオンにする。接続点60の電圧
は、−VCC(CP1はアクティブ状態)であり、その
結果、VBB>−VCCであるため、接続点72はトラン
ジスタ70のソース−ドレイン経路を介して接続点60に放
電する。
の各サイクル(図2の(a)〜(c)に期間T6として
示す)は、接続点72の電圧を電圧ΔV′だけ下げる。ト
ランジスタ70をオンに維持するためには(トランジスタ
70がpチャネルトランジスタであるため)、トランジス
タ70のゲートの電圧は、接続点72の電圧よりもスレッシ
ョルド電圧|Vtp |を超える分は低くなければならな
い。しかし、トランジスタ70のゲートの電圧は−VCC
を下回らないため、接続点72は、−VCC+|Vtp |
の電圧までしか放電しない。従って、負荷キャパシタン
ス73を有する基板は、−VCCまで達することは決して
ない。
とされる場合には不十分である。尚、図1の回路の効率
は、次式から求めることができる。
ングするために必要とされる時間中における基板からの
全電流である。又、IVCC は、基板を最大限にポンピン
グするために必要とされる時間中における電源VCCか
らの全電流である。尚、回路65の効率は理論上100 %で
ある。次に、pチャネルトランジスタ二段の従来のチャ
ージポンプについて説明する。
は、図3に示すように具現化することができる。簡潔に
述べるならば、コンデンサ100 の一方の側には、クロッ
クパルスCP1が供給されている。コンデンサ100 の他
一方の側は、接続点110 に接続されている。接続点110
は、トランジスタ114 を介して、電圧VSSを供給する
電源に選択的に接続される。トランジスタ114 のゲート
電極は接続点112 に接続されている。接続点112 は、ト
ランジスタ117 を介して、電圧VSSを供給する電源に
選択的に接続される。接続点112 はトランジスタ116 の
ゲート電極に接続している。接続点112 はコンデンサ10
4 の一方の側に接続している。コンデンサ104の他方の
側には、クロックパルスCP2が供給されている。
続点122 に選択的に接続される。トランジスタ120のゲ
ート電極は接続点118 に接続している。接続点118 はト
ランジスタ117 のゲート電極に接続している。接続点11
8 は、電圧VSSを提供する電源にトランジスタ116 を
介して選択的に接続される。接続点118 はトランジスタ
124 のゲート電極に接続している。接続点118 はコンデ
ンサ106 の一方の側に接続している。コンデンサ106 の
他方の側には、クロックパルスCP3が供給されてい
る。
接続している。コンデンサ102 の他方の側には、クロッ
クパルスCP1Bが供給されている。接続点122 はトラ
ンジスタ128 を介して接続点130 に選択的に接続され
る。接続点130 は容量性負荷132を有している。接続点1
22 はトランジスタ124 を介して接続点126 に選択的に
接続される。接続点126 はトランジスタ128 のゲート電
極に接続している。接続点126 はコンデンサ108 の一方
の側に接続している。コンデンサ108 の他方の側には、
クロックパルスCP2が供給されている。
左側の構成からなる。第2段は、破線134 の右側の構成
からなる。かかる第1段の動作は、主に、電圧VSSを
供給する電源からトランジスタ114 を介して電荷を受
け、さらに、トランジスタ120を介して電荷の供給を行
うコンデンサ100 を伴う。次に、第2段の動作は、主
に、トランジスタ120 を介して電荷を受け、さらに、ト
ランジスタ128 を介して接続点130 に電荷を供給するコ
ンデンサ102 を伴う。
及びCP3の各々は、図4(a)〜(d)に示されるが
如く、0V(ローレベル状態)とVCC(ハイレベル状
態)との間で変動する。クロックパルスCP1、CP2
及びCP3ならびに時間T1〜T7は、他の図における
ものと同じではないことが理解されよう。クロックパル
スCP2及びCP3は、オーバーラップしないアクティ
ブローのクロックである。クロックパルスCP1とCP
1Bとは、互いに反転している。
のコンデンサがどのようにして充電されるかを簡潔に説
明する必要がある。先ず、電源給電される前は、クロッ
クパルスCP1、CP1B、CP2及びCP3はローレ
ベル状態であり、コンデンサ100 、102 、104 、106 及
び108 には電荷が蓄積されていない。電荷が蓄積されて
いないと、各コンデンサは、各クロックが供給される接
続端子と、そのコンデンサが接続されている接続点との
間で0Vの電圧降下を有するようになる。例えば、コン
デンサ100 は、接続点110 と、クロックパルスCP1が
供給される端子との間で0Vの電圧降下を有する。本明
細書では、コンデンサの電圧降下とは、そのコンデンサ
が接続されている接続点と、そのコンデンサに供給され
るべきクロックパルスが供給されている接続端子との間
の電圧降下を示すものである。又、コンデンサ100 、10
2 、104 、106及び108 の容量の大きさは、内部接続点1
10 、122 、112 、118 及び126 の夫々を、最大限|V
CC|に近くなるまで変動させるのに十分な大きさであ
る。
の各々は、図4(a)〜(d)に示す如きタイミングを
とる。例えば、電源給電直後には、クロックパルスCP
3がローレベルとなり、クロックパルスCP2がハイレ
ベルとなる。電源給電が開始される前において接続点11
2 の電圧は0Vであるが、かかる接続点112 はクロック
パルスCP2に容量結合しているため、0Vであった接
続点112 の電圧は、クロックパルスCP2と同じ高電圧
まで高まろうとする。しかしながら、トランジスタ117
のゲート電極の電圧が0Vであると(給電される前、接
続点118 の電圧は0Vであった)、接続点112 の電圧は
スレッショルド電圧|Vtp |までしか上昇することが
できない。かかる接続点112 の電圧がスレッショルド電
圧|Vtp |を超えるならば、トランジスタ117 がオン
になって接続点112 を|Vtp |にクランプする。一
方、接続点112 の電圧が|Vtp |にあると、トランジ
スタ117 はオフであるか、もしくはかろうじてオンであ
るかのいずれかである。それ故、接続点112 の電圧が|
Vtp |にあり、かつクロックパルスCP2の電圧がハ
イレベル状態(VCC)の間、コンデンサ104 は|Vt
p |−VCC(<0)まで帯電する。
なってからいくらか時間を経たのち、クロックパルスC
P3がハイレベル状態になる。接続点118 はクロックパ
ルスCP3に応じてVCCに達しようとする。しかしな
がら、トランジスタ116 のゲート電極の電圧が|Vtp
|であるため、接続点118 は2|Vtp |を超えた時点
で、トランジスタ116 がオンになる。接続点118 は、ト
ランジスタ116 がオフであるか、かろうじてオンである
かのいずれかであるところの2|Vtp |にクランプさ
れる。コンデンサ106 は2|Vtp |−VCC(<0)
まで帯電する。その後、クロックパルスCP2がローレ
ベル状態となり、それが、接続点112 の電圧を−VCC
だけ下げた|Vtp |−VCC(<0)にする。接続点
112 の電圧がトランジスタ116 をオンにして接続点118
をVSS(0V)にクランプする。コンデンサ106 は−
VCCまでフルに帯電する。
ル状態になる。接続点112 の電圧が高まって|Vtp |
に戻る。その後、クロックパルスCP3がローレベル状
態になる。コンデンサ106 の容量結合により、接続点11
8 の電圧は0Vから−VCCまで下がる。接続点118 の
電圧がトランジスタ117 をオンにして接続点112 をVS
S(0V)にクランプする。コンデンサ104 は−VCC
までフルに帯電する。コンデンサ106 が−VCCまでフ
ルに帯電するのと同様に、コンデンサ100 も−VCCま
でフルに帯電する。
く、クロックパルスCP1及びCP3はローアクティブ
である。容量結合により、クロックパルスCP1及びC
P3がアクティブ状態(ローレベル状態)にあるとき、
接続点110 及び118 の電圧は−VCCになる。接続点11
8 の電圧がトランジスタ120 をオンにして接続点110 を
接続点122 に接続する。しかし、接続点118 の電圧が−
VCCであるため、接続点122 の電圧は、わずか−VC
C+|Vtp |の最低電圧にしか達することができな
い。
に等しく、かつその時クロックパルスCP1Bが非アク
ティブ状態(ハイレベル状態)にあると、コンデンサ10
2 は−VCC+|Vtp |−VCC、すなわち−2VC
C+|Vtp |まで帯電し得ることになる。又、アクテ
ィブ状態のクロックパルスCP3は、トランジスタ124
をオンにして接続点122 を接続点126 に接続する。この
際、接続点122 の電圧が−VCC+|Vtp |である
と、トランジスタ124 がオンになって接続点122を接続
点126 に接続する。接続点126 に印加される電圧は−V
CC+|Vtp |である。このときにクロックパルスC
P2が非アクティブ状態(ハイレベル状態)にあると、
コンデンサ108 は−VCC+|Vtp |−VCC、すな
わち−2VCC+|Vtp |まで帯電し得ることにな
る。クロックパルスCP1B及びCP2がアクティブ状
態(ローレベル状態)になるとき、それぞれの接続点12
2 及び126 の電圧が−2VCC+|Vtp |になること
が理解されよう。
で始まったため、全ての接続点及びコンデンサの内部電
圧が、回路が必要とするレベルに効果的にポンピングさ
れるまでには、数サイクルのクロックパルスを要する。
図4(a)〜(d)は、二段pチャネルトランジスタポ
ンプのクロックのタイミングを示す図である。
対する前述の如き説明を考慮して、図4(a)〜(d)
を参照しながら図3の回路を説明する。先ず、図4
(c)の時間T1では、クロックパルスCP2が非アク
ティブ状態(ハイレベル状態)に遷移する。これによ
り、接続点112 は−VCCから0Vに遷移し、接続点12
6 が−2VCC+|Vtp |から−VCC+|Vtp |
にそれぞれ遷移する。トランジスタ114 及び128 がオフ
になり、これらが接続点110 をVSSから、接続点122
を接続点130 からそれぞれ離す。又、トランジスタ116
が閉止され、接続点118 をVSS(0V)から離す。
クパルスCP1はアクティブ状態(ローレベル状態)に
遷移し、それが接続点110 を理論上の最低値−VCCま
で下げる。又、図4(b)の時間T2では、クロックパ
ルスCP1Bが非アクティブ状態(ハイレベル状態)に
遷移し、それが接続点122 を−2VCC+|Vtp |+
ΔVから−VCC+|Vtp |+ΔVまで高める。ΔV
は、図4(c)のT1にてCP2が非アクティブ状態
(ハイレベル状態)に遷移する前において、コンデンサ
102 から容量性負荷132 への電子のポンピングによる接
続点122 における電圧の増加分である。
6 がトランジスタ120 のゲートキャパシタンス及び接続
点118 の他すべての寄生キャパシタンスよりも大きいた
め、クロックパルスCP3がアクティブ状態(ローレベ
ル状態)に遷移し、それが接続点118 を理論上の最低値
−VCCまで下げる。接続点118 が−VCCまで低下し
たのち、トランジスタ120 はオンとなり接続点110 を接
続点122 に接続する。接続点110 の電圧が−VCCであ
り、かつ接続点122 の電圧が−VCC+|Vtp |+Δ
Vであるため、接続点110 の電圧と接続点122 の電圧と
が等しくなるまでコンデンサ100 からコンデンサ102 へ
と電子が移送される。又、この際、トランジスタ117 及
び124 はオン状態である。トランジスタ117 のソース−
ドレイン経路を介して、接続点112 はVSSにクランプ
されたままになる。かかる接続点112 がVSS(0V)
であると、トランジスタ114 はオフのままである。又、
トランジスタ124 のソース−ドレイン経路を介して接続
点122 と接続点126 とが接続される。これにより、トラ
ンジスタ128 は、そのゲート−ソース間(接続点126 −
接続点122 間)の電圧が0Vであるため必ずオフにな
る。
スCP3が非アクティブ状態(ハイレベル状態)に遷移
し、それが接続点118 を−VCCから理論上の最高値0
Vまで高める。接続点118 がその最高電圧に遷移したの
ち、トランジスタ120 がオフになり、接続点110 と接続
点122 とを互いに離す。又、この際、トランジスタ117
及び124 がオフになり、接続点112 をVSSから離し、
さらに接続点126 を接続点122 から離す。
スCP1が非アクティブ状態(ハイレベル状態)に遷移
し、それが接続点110 を理論上の最高値ΔVまで高め
る。ΔVは、図4(d)の時間T3にて、コンデンサ10
0 からコンデンサ102 への電子の移送によって起こった
電圧の変化分である。又、図4(b)のこの時間では、
クロックパルスCP1Bがアクティブ状態(ローレベル
状態)に遷移し、それが、ポンピングが起きるときに備
えて接続点122 を理論上の最低値−2VCC+|Vtp
|まで下げる。
スCP2がアクティブ状態(ローレベル状態)に遷移
し、それが接続点126 を理論上の最低値−2VCC+|
Vtp|まで下げる。これがトランジスタ128 をオンに
してトランジスタ128 のソース−ドレイン経路を介して
電荷をコンデンサ102 から基板(容量性負荷132 )へと
ポンピングする。又、時間T6では、接続点112 が−V
CCに遷移し、それがトランジスタ114 をオンにする。
接続点110 は、ΔVからVSS(0V)まで、トランジ
スタ114 のソース−ドレイン経路を介して放電される。
及びCP3の各サイクル(図4(a)〜(d)の期間T
7)が接続点130 の電圧を電圧ΔVだけ低下させる。ト
ランジスタ128 のゲート(接続点126 )は最低電圧−2
VCC+|Vtp |を達成することができるため、VB
Bが達成できる最低電圧は−2VCC+2|Vtp |で
ある。
は、単段ポンプよりも低い電圧をポンピングすることが
できる。しかしながら、上述の如き構成による負電荷チ
ャージポンプの場合、チャージポンプの段数に応じて効
率が1/n(nはチャージポンプの段数を示す)だけ減
少してしまうという問題が発生する。例えば、単段ポン
プの場合、効率は理論上の最大値100 %であり、二段ポ
ンプの場合、理論上の最大効率は50%となってしまう。
を解決すべくなされたものであり、効率の高い負電荷チ
ャージポンプを提供することを目的とする。
回路装置の負電荷チャージポンプ回路は、出力端及び内
部接続点を有する主ポンプと、前記内部接続点を低電圧
にチャージポンプするために接続された副ポンプとを含
み、前記主ポンプ及び前記副ポンプ各々がVSSの電源
を受け、前記主ポンプが−VCCまでチャージポンプす
る構成となっている。
半導体装置の半導体基板に移送する主ポンプにおける内
部接続点を、かかる負電荷の電圧値よりも低電圧にチャ
ージポンプする。
回路を示す図である。図においては、電界効果トランジ
スタ(FET)を使用しているが、他の種類のトランジ
スタを適宜に使用しても良いことはいうまでもない。
又、クロックパルスCP1〜CP6は、例えば電圧VC
Cと0Vとの間で変動する。更に、図5の実施例におい
ては、ブロック11によって示す副ポンプと、ブロック11
の外部にある各デバイスを含む主ポンプとを含むことが
好ましい。先ず、クロックパルスCP1がコンデンサ10
及び12の電極の夫々の一端に供給される。接続点14がコ
ンデンサ10の他端の電極に接続される。接続点14は、ト
ランジスタ16のソース−ドレイン経路を介して、通常は
0Vである第1の電源に選択的に接続される。この第1
の電源の電圧を「接地電位」と称する。更に、接続点14
は、トランジスタ18のソース−ドレイン経路を介して基
板20に選択的に接続される。基板20は容量性負荷21を有
する。接続点22は、トランジスタ16のゲートに接続され
ている。更に、接続点22は、トランジスタ24、26及び28
のソース−ドレイン経路を介して選択的に接地電位に接
続される。接続点22は、コンデンサ30の電極の一端にも
接続されている。トランジスタ24のゲート電極は接地電
位に接続されている。クロックパルスCP2がコンデン
サ30の他端の電極に接続されている。
ゲート電極に夫々接続されている。接続点32は、トラン
ジスタ36のソース−ドレイン経路を介して上述の如き第
1の電源に選択的に接続される。更に、接続点32は、ト
ランジスタ40のソース−ドレイン経路を介して接続点38
に選択的に接続される。接続点32は、コンデンサ39の電
極に一端にも接続されている。クロックパルスCP3が
コンデンサ39の他端の電極に接続されている。
に接続されている。接続点41は、トランジスタ34のソー
ス−ドレイン経路を介して第1の電源に選択的に接続さ
れる。接続点41は、コンデンサ42の電極の一端にも接続
されている。クロックパルスCP5がコンデンサ42の他
端の電極に接続されている。接続点44は、トランジスタ
28のゲート電極に接続されている。接続点44は、トラン
ジスタ46及び48のソース−ドレイン経路を介して第1の
電源に選択的に接続される。トランジスタ46のゲート電
極は接地電位に接続されている。接続点44はトランジス
タ50及び52のゲート電極に接続されている。接続点44
は、コンデンサ54の電極の一端にも接続されている。ク
ロックパルスCP6がコンデンサ54の他端の電極に接続
されている。トランジスタ50のソース−ドレイン経路が
接続点38を第1の電源に選択的に接続する。
ト電極に夫々接続されている。接続点56は、コンデンサ
58の電極の一端にも接続されている。接続点56はトラン
ジスタ52のソース−ドレイン経路を介して第1の電源に
選択的に接続される。クロックパルスCP4がコンデン
サ58の他端の電極に接続されている。コンデンサ10、1
2、30、39、42、54及び58は、コンデンサとして使用さ
れるpチャネルトランジスタであることが好ましい。各
pチャネルトランジスタは、そのソース及びドレインの
各電極を短絡してコンデンサとしての一端の電極を形成
している。この際、かかるpチャネルトランジスタのゲ
ート電極がコンデンサとしての他端の電極となる。
夫々クロックパルスCP1、CP2、CP3、CP5、
CP4、CP6及びCP1に応じたものとなる。これら
の接続点は、例えば0Vと−VCCとの間において動作
するが、接続点32は、例えば0Vと−2VCC+|Vt
p |との間で動作する。次に、図6(a)〜(f)を参
照しつつ、図5の実施例の動作を詳細に説明する。
エンハンスメントモード型である。かかるpチャネルエ
ンハンスメントモード型のトランジスタにおいては、そ
のゲート電極電圧がソース電極に対して低い時は通常は
オン(導通状態)になる。この理由により、クロック信
号は、図示する二つの状態の低い方(VSS)において
「アクティブ状態」であり、高い方の状態(VCC)に
おいては「非アクティブ状態」である。クロックパルス
CP6は、クロックパルスCP2と同一信号であっても
良く、又は、クロックパルスCP2の複製信号であるこ
ともできる。
・・T8でのクロック信号を夫々示す。先ず、図6
(a)〜(f)の時間T1の前において、クロックパル
スCP2が非アクティブ状態(ハイレベル状態)にある
間、接続点32は、トランジスタ36を介して第1の電源V
SSにクランプされている。これにより、接続点32の電
圧はVSSになる。接続点32の電圧がVSSである間、
クロックパルスCP3は非アクティブ状態(ハイレベル
状態)にある。これにより、コンデンサ39が帯電し、コ
ンデンサ39のクロックパルスCP3端子と接続点32との
間にVCC−VSSの電圧降下が生じる。クロックパル
スCP5が非アクティブ状態(ハイレベル状態)にあ
り、トランジスタ36がオフである間、クロックパルスC
P3はアクティブ状態(ローレベル状態)に遷移する。
コンデンサ39の電圧降下VCC−VSSを維持するため
に、接続点32がVSS−(VCC−VSS)に等しい電
圧まで駆動される。通常、接続点32の電圧が−VCCに
等しくなるには、VSS=0Vである。この際、ゲート
−ソース間電圧が不十分であるため、これがトランジス
タ18をオンにし、基板20を接続点14に接続する。
スCP3がアクティブ状態(ローレベル状態)から非ア
クティブ状態(ハイレベル状態)に遷移する。コンデン
サ39を挟んでの電圧降下を維持するために、接続点32
は、ほぼVSSまで遷移する。この際、ゲート−ソース
間の電圧が不十分であるため、接続点32の電圧VSSが
トランジスタ18をオフにし、基板20を接続点14から離
す。
CP5が非アクティブ状態(ハイレベル状態)からアク
ティブ状態(ローレベル状態)に遷移する。クロックパ
ルスCP3及びCP5のタイミングが、クロックパルス
CP3及びCP5がアクティブ状態となってコンデンサ
39が接続点32を介して負電荷をトランジスタ36を介して
放電することのないように保証する。クロックパルスC
P5がアクティブ状態(ローレベル状態)にあると、ト
ランジスタ36がオンになって接続点32をVSSに接続す
る。コンデンサ39は、オンになったトランジスタ36を介
して電圧VSSを提供する電源から、接続点32を介して
充電される。クロックパルスCP5がアクティブ状態
(ローレベル状態)に遷移したのち、好ましい時間遅延
60(図6の(a))を利用して、クロックパルスCP1
が時間T3で状態を変える前に、接続点32の電圧をVS
Sにすることを保証する。この遅延を利用して、クロッ
クパルスCP1が非アクティブ状態(ハイレベル状態)
に遷移するときに、トランジスタ18がオンになることを
防ぐ。この際、トランジスタ18がオンになるならば、電
子を基板20から接続点14を介してコンデンサ10へと漏ら
してしまう。
スCP1が非アクティブ状態(ハイレベル状態)に遷移
し、接続点14及び38の電圧が負電圧からわずかに正の電
圧に遷移する(以下に説明する)。又、時間T4におい
ては、クロックパルスCP2及びCP6がアクティブ状
態(ローレベル状態)に遷移する。クロックパルスCP
3がアクティブ状態(ローレベル状態)に遷移するとき
の接続点32について上述したのと同様に、接続点22及び
44の電圧は−VCCまで下がる。これにより、トランジ
スタ16及び50がオンになり、コンデンサ10及び12が夫々
接続点14及び38を介してVSSまでトランジスタ16及び
50を介して放電する。好ましい時間遅延62を利用して、
コンデンサ10及び12がVSSまでほぼフルに放電するこ
とを保証する。
スCP2、CP4、CP5及びCP6が状態を変える。
クロックパルスCP1がアクティブ状態になる前にクロ
ックパルスCP2及びCP6が非アクティブ状態(ハイ
レベル状態)になって、接続点22及び44の電圧が高まり
トランジスタ16及び50が夫々オフとなることにより、コ
ンデンサ10及び12がさらにVSSまで放電することを防
ぐ。クロックパルスCP5が非アクティブ状態(ハイレ
ベル状態)になって、接続点41の電圧を高めてトランジ
スタ36をオフにすることにより、接続点32をVSSから
解放する。クロックパルスCP4がアクティブ状態(ロ
ーレベル状態)になって接続点56の電圧を−VCCまで
下げる。これが、クロックパルスCP1がアクティブ状
態(ローレベル状態)に遷移する前にトランジスタ40を
オンにすることにより、接続点32の負の充電を可能にす
る。接続点32及び接続点38がいずれもVSSにあり、ク
ロックパルスCP1がローレベル状態に遷移するまでは
電荷の移送が起こらないため、クロックパルスCP4が
アクティブ状態(ローレベル状態)に遷移する前にクロ
ックパルスCP5を非アクティブ状態(ハイレベル状
態)に遷移する必要はない。
スCP1がアクティブ状態(ローレベル状態)に遷移す
る。コンデンサ12のキャパシタンスは、接続点38に結
合、もしくは接続された他の装置のキャパシタンスに対
して大きいため、接続点38の電圧は−VCCに近づく。
かかる接続点38から電子がトランジスタ40を介して接続
点32に移送されて、チャージポンプ動作が実行される。
とができる。
最低電圧であり、C12はコンデンサ12のキャパシタンス
であり、C39はコンデンサ39のキャパシタンスである。
上述の如き数式2は、コンデンサ12のキャパシタンスが
コンデンサ39のキャパシタンスよりもはるかに大きいな
らば、接続点32が近づくことができる理論上の最低電圧
が−VCCであることを示す。
極は、−VCCまでしか達しないため、その際、接続点
32が近づくことができる最低電圧は−VCC+|Vtp
|である。実際の用途では、コンデンサ12のキャパシタ
ンスをコンデンサ39のキャパシタンスにほぼ等しく設定
するだけでよい。これにより、接続点32の電圧を−VC
C/2に近づけることができる。クロックパルスCP1
がアクティブ状態(ローレベル状態)に遷移したのち、
好ましい時間遅延61を利用して、電荷がコンデンサ12か
らコンデンサ39へと移送されるときに接続点32の電圧が
その最低値(−VCC+|Vtp |又は−VCC/2)
に達することを保証する。
スCP4が非アクティブ状態(ハイレベル状態)に遷移
して接続点56の電圧を高めることにより、トランジスタ
40をオフにする。これは、クロックパルスCP3が時間
T8でアクティブ状態(ローレベル状態)に遷移するこ
とに応じて行われる。クロックパルスCP4がオフであ
ると、接続点32の電圧は、主に、コンデンサ39のキャパ
シタンス及びトランジスタ18のゲートキャパシタンスの
関数となる。
スCP3がアクティブ状態(ローレベル状態)に遷移す
る。この際、コンデンサ39のキャパシタンスはトランジ
スタ18のゲートキャパシタンスよりもはるかに大きいた
め、接続点32の電圧は、もう一つの電圧−VCC分だけ
低下する。従って、接続点32の電圧は、接続点32が時間
T6において初めて−VCC+|Vtp |まで充電され
たのか、又は−0.5 VCCまで充電されたのか(これは
コンデンサ39及び12のキャパシタンスの大きさに依存す
る。)により、−2VCC+|Vtp |又は−1.5 VC
Cとなる。クロックパルスCP3がローレベル状態に遷
移した後に、好ましい時間遅延63を利用して、電子がコ
ンデンサ10から基板20へと移送されることを保証する。
Cに等しく(クロックパルスCP1はまだアクティブ状
態)、トランジスタ10のゲートの電圧は−1.5 VCC又
は−2VCC+|Vtp |に等しい。トランジスタ18の
ゲート電圧は−VCCよりもスレッショルド電圧|Vt
p |を超える分は低いため、接続点14(コンデンサ10)
が基板20をほぼ−VCCまでフルに充電する間、トラン
ジスタ18はオンのままとどまる。
る。ブロック9に示されるが如き副ポンプに含まれる装
置は、主ポンプが基板20に供給する電流の4分の1に等
しい電流を接続点32に供給できる大きさであることが好
ましい。前述の数式1から、効率は、次のようにして求
めることができる。
り、IVCCsub は、コンデンサ10から接続点14を介し
て基板20に流れる負の電流である。又、IVCCnode32
は、コンデンサ12から接続点38を介して流れる負の電流
である。副ポンプを有しない主ポンプの効率が数式1に
よって満たされると仮定すると、IVCCsub =IVB
Bである。この等式を数式3に代入し、IVCCnode32
=0.25IVCCsub を代入すると、その効率は理論上80
%となる(寄生キャパシタンスは無視する)。
及び50よりも大きいこと、すなわちトランジスタ40及び
50よりも大きなチャネル幅対長さ比を有することが好ま
しい。この比が大きくなると、トランジスタ16及び18が
より多くの電流を導通させることができ、それがより速
いチャージポンプ動作に反映される。トランジスタ26、
28、34及び36は、トランジスタ48及び52より大きくても
よい。トランジスタ36はトランジスタ26、28及び34より
も大きく、接続点32を速やかに低下させるものでもよ
い。あるいは、トランジスタ36を長めにオンにしておい
て接続点32を下げてもよい。コンデンサ12は接続点32の
みしかチャージポンプしないため、コンデンサ10はコン
デンサ12よりも大きな容量であることが好ましい。
のドレインにおける−VCCをフルに基板に供給する。
これは、この好ましい実施例を、−VCCをフルに供給
する必要のある用途に用いる場合であっても何等規制を
加えずに使用することを可能にする。すなわち、かかる
実施例において、VCCが約2Vまで低下する変動が生
じても、接続点32を−VCCよりもpチャネルのスレッ
ショルド電圧|Vtp|を超える分は低くすることがで
きるのである。
Vまで低下するVCC変動を許容することができるので
ある。さらに、約2V低下した駆動電圧においても動作
させることができるため、より高い電圧においても動作
するので、VCCについてより広い電圧範囲を許容する
のである。尚、当業者であれば、本発明の真髄から逸脱
することなく、素子12、40、46、48、50、52、54及び58
が、他の回路によって代用することができる単段チャー
ジポンプを形成することを認めるはずである。
に関するものであり、本発明の真髄及び範囲から逸脱す
ることなく、多様な変更及び変形をなし得るということ
が理解されるであろう。
ジポンプ回路においては、内部接続点に供給された信号
に応じて負電荷を半導体装置の半導体基板に移送する主
ポンプにおける内部接続点を、かかる主ポンプとは異な
る副ポンプにより、上述の負電荷の電圧値よりも低電圧
にチャージポンプする構成としている。
プ回路によれば、半導体装置の半導体基板をフルに−V
CC(電源電圧)まで充電することが出来るのである。
す図である。
す図である。
図である。
を示すタイミング図である。
・コンデンサ 14、22、32、38、41、44、56 ・・・・・・・・・・・
・接続点 16、18、24、26、28、34、36、40、46、48、50、52 ・
・トランジスタ
Claims (14)
- 【請求項1】 半導体集積回路装置の半導体基板を負電
荷にチャージポンプする半導体集積回路装置の負電荷チ
ャージポンプ回路であって、 電源電圧に基づいて負の負電圧を発生する電圧発生回路
と、ゲート電極に印加される電圧に応じて前記負電圧を
前記半導体基板に印加するトランジスタとを備えた主ポ
ンプ回路と、 前記ゲート電極を前記負電圧よりも更に負側に低い電位
に充電する副ポンプ回路とからなることを 特徴とする半
導体集積回路装置の負電荷チャージポンプ回路。 - 【請求項2】 第1の接続点に接続された第2のチャー
ジポンプと、 ゲート、ソース及びドレインの各電極を有し、前記ゲー
ト電極が前記第1の接続点に接続し、前記ドレイン電極
が半導体基板に接続し、前記ソース電極が第2の接続点
に接続している第1のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第2の接続点に接続し、前記ソース電極
が第1の電源に接続し、前記ゲート電極が第3の接続点
に接続している第2のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極及びゲート電極が前記第1の電源に接続し、前
記ソース電極が前記第3の接続点に接続している第3の
トランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第3の接続点に接続し、前記ゲート電極が前記第1
の接続点に接続している第4のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第3の接続点に接続し、前記ゲート電極が前記第2
のチャージポンプに接続している第5のトランジスタ
と、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第1の接続点に接続し、前記ゲート電極が第4の接
続点に接続している第6のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第4の接続点に接続し、前記ゲート電極が第1の接
続点に接続している第7のトランジスタと、 前記第2の接続点に接続され他端にクロック信号が供給
されているコンデンサとを含むことを特徴とする負電荷
チャージポンプ回路。 - 【請求項3】 前記第1、第3及び第4の各接続点に夫
々1個づつ接続されており、その他端の各々に前記クロ
ック信号が供給されている複数のコンデンサを含むこと
を特徴とする請求項2記載の負電荷チャージポンプ回
路。 - 【請求項4】 前記第1、第2、第3、第4、第5、第
6及び第7の各トランジスタがp型電界効果トランジス
タであることを特徴とする請求項2記載の負電荷チャー
ジポンプ回路。 - 【請求項5】 前記コンデンサは、ゲート、ソース及び
ドレインの各電極を有し、前記ソース電極と前記ドレイ
ン電極とが接続されているp型電界効果トランジスタで
あることを特徴とする請求項2記載の負電荷チャージポ
ンプ回路。 - 【請求項6】 前記第2のチャージポンプは、p型電界
効果トランジスタからなることを特徴とする請求項2記
載の負電荷チャージポンプ回路。 - 【請求項7】 ゲート、ソース及びドレインの各電極を
有し、前記ゲート電極が第1の接続点に接続し、前記ド
レイン電極が第1の電源に接続し、前記ソース電極が第
2の接続点に接続している第1のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第2の接続点に接続し、前記ソース電極
が前記第1の電源に接続し、前記ゲート電極が第3の接
続点に接続している第2のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極及びゲート電極が前記第1の電源に接続し、前
記ソース電極が前記第3の接続点に接続している第3の
トランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第3の接続点に接続し、前記ゲート電極が前記第1
の接続点に接続している第4のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第3の接続点に接続し、前記ゲート電極が 第7の接
続点に接続している第5のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第1の接続点に接続し、前記ゲート電極が第4の接
続点に接続している第6のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第4の接続点に接続し、前記ゲート電極が前記第1
の接続点に接続している第7のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の接続点に接続し、前記ソース電極
が第6の接続点に接続し、前記ゲート電極が第5の接続
点に接続している第8のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第5の接続点に接続し、前記ゲート電極が前記第7
の接続点に接続している第9のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第7の接続点に接続し、前記ゲート電極が前記第5
の接続点に接続している第10のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第1の電源に接続し、前記ソース電極が
前記第7の接続点に接続し、前記ゲート電極が前記第1
の電源に接続している第11のトランジスタと、 ゲート、ソース及びドレインの各電極を有し、前記ドレ
イン電極が前記第6の接続点に接続し、前記ソース電極
が前記第1の電源に接続し、前記ゲート電極が前記第7
の接続点に接続している第12のトランジスタと、 前記第1、第2、第3、第4、第5、第6及び第7の各
接続点に夫々1個づつ接続されており、夫々にクロック
パルスが供給されでいる複数のコンデンサとを含むこと
を特徴とする負電荷チャージポンプ回路。 - 【請求項8】 前記第1、第2、第3、第4、第5、第
6、第7、第8、第9、第10、第11及び第12の各
トランジスタがp型電界効果トランジスタであることを
特徴とする請求項7記載の負電荷チャージポンプ回路。 - 【請求項9】 前記コンデンサは、ゲート、ソース及び
ドレインの各電極を 有し、前記ソース電極と前記ドレイ
ン電極とが接続されているp型電界効果トランジスタで
あることを特徴とする請求項7記載の負電荷チャージポ
ンプ回路。 - 【請求項10】 前記第1及び第2のトランジスタが前
記第8及び第12のトランジスタよりも大きいことを特
徴とする請求項7記載の負電荷チャージポンプ回路。 - 【請求項11】 前記コンデンサの内、前記第2の接続
点に接続されているコンデンサは、前記第6の接続点に
接続されているコンデンサよりも容量が大なることを特
徴とする請求項7記載の負電荷チャージポンプ回路。 - 【請求項12】 電源の電圧よりも第1スレッショルド
電圧の分だけ低い電圧の第1電圧を第2のトランジスタ
に供給することにより、前記電源を第2の接続点に接続
する行程と、前記第2の接続点に第2電圧を印加するこ
とによって前記第2の接続点の電圧の大きさを増加させ
る行程と、増大した前記第2の接続点の電圧よりも第2
スレッショルド電圧の分だけ低い電圧の第3電圧を第1
のトランジスタに供給することにより、前記第2の接続
点を半導体基板に接続する行程とからなり、 前記第1電圧、前記第2電圧、及び前記第3電圧の各々
は、 前記第2のトランジスタが前記電源を前記第2の接続点
に接続している間は前記第2の接続点の電圧の大きさが
増加せず、前記第1のトランジスタが前記第2の接続点
を前記基板に接続している間は前記第2の接続点の電圧
の大きさが減少しないタイミングシーケンスをもって印
加供給されることを特徴とする チャージポンプの動作方
法。 - 【請求項13】 ゲート電極、ドレイン電極及びソース
電極を有し、前記ゲート電極が第1の接続点に接続し、
前記ドレイン電極が半導体基板に接続し、前記ソース電
極がクロックパルスに応じて充放電されるキャパシタか
ら電圧供給されている第2の接続点に接続されている第
1のトランジスタと、 ゲート電極、ドレイン電極及びソース電極を有し、前記
ドレイン電極が前記第2の接続点に接続し、前記ソース
電極が電源に接続し、前記ゲート電極が第3の接続点に
接続している第2のトランジスタと、 前記第1及び第3の接続点に接続しており、これらの接
続点の各々に電圧を印加する電圧発生回路とを含み、 前記第3の接続点に印加される電位の大きさは前記電源
の電位よりも少なくとも前記第2のトランジスタのスレ
ッショルド電圧だけは小さいものであり、前記第1の接
続点に印加される電位の大きさが前記第2の接続点の電
位よりも少なくとも前記第1のトランジスタのスレッシ
ョルド電圧だけは小さいものであることを特徴とする負
電荷チャージポンプ回路。 - 【請求項14】 前記電圧発生回路は、前記クロックパ
ルスに応じて動作しその出力電圧を前記第1の接続点に
印加する副チャージポンプであることを特徴とする請求
項13記載の負電荷チャージポンプ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/961,439 US5347171A (en) | 1992-10-15 | 1992-10-15 | Efficient negative charge pump |
US07/961439 | 1992-10-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06217526A JPH06217526A (ja) | 1994-08-05 |
JP2815292B2 true JP2815292B2 (ja) | 1998-10-27 |
Family
ID=25504474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5249253A Expired - Fee Related JP2815292B2 (ja) | 1992-10-15 | 1993-10-05 | 半導体集積回路装置の負電荷チャージポンプ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5347171A (ja) |
EP (1) | EP0593105B1 (ja) |
JP (1) | JP2815292B2 (ja) |
KR (1) | KR970004464B1 (ja) |
DE (1) | DE69310308T2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5335200A (en) * | 1993-01-05 | 1994-08-02 | Texas Instruments Incorporated | High voltage negative charge pump with low voltage CMOS transistors |
KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
JP2560983B2 (ja) * | 1993-06-30 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
US5811990A (en) | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
US6424202B1 (en) * | 1994-02-09 | 2002-07-23 | Lsi Logic Corporation | Negative voltage generator for use with N-well CMOS processes |
KR0145758B1 (ko) * | 1994-08-24 | 1998-08-01 | 김주용 | 반도체 소자의 전압 조정 회로 |
JP3244601B2 (ja) * | 1994-12-09 | 2002-01-07 | 富士通株式会社 | 半導体集積回路 |
KR100208443B1 (ko) * | 1995-10-14 | 1999-07-15 | 김영환 | 네가티브 전압 구동회로 |
EP0772200B1 (en) * | 1995-10-31 | 2003-07-23 | STMicroelectronics S.r.l. | Voltage generator for electrically programmable non-volatile memory cells |
US5872469A (en) * | 1996-04-05 | 1999-02-16 | Analog Devices, Inc. | Switched capacitor circuit adapted to store charge on a sampling capacitor related to a sample for an analog signal voltage and to subsequently transfer such stored charge |
US6064250A (en) | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
FR2773012B1 (fr) * | 1997-12-24 | 2001-02-02 | Sgs Thomson Microelectronics | Dispositif a pompe de charges negatives |
US6215708B1 (en) | 1998-09-30 | 2001-04-10 | Integrated Device Technology, Inc. | Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness |
JP4754102B2 (ja) * | 2001-06-11 | 2011-08-24 | エルピーダメモリ株式会社 | 負電圧発生回路および半導体記憶装置 |
US7034601B2 (en) * | 2003-04-04 | 2006-04-25 | Stmicroelectronics, S.R.L. | Hybrid inductive-capacitive charge pump with high diode driving capability |
US7382177B2 (en) * | 2004-10-25 | 2008-06-03 | Micron Technology, Inc. | Voltage charge pump and method of operating the same |
US7408414B2 (en) * | 2006-03-21 | 2008-08-05 | Leadis Technology, Inc. | Distributed class G type amplifier switching method |
US7522433B2 (en) * | 2006-03-21 | 2009-04-21 | Fairchild Semiconductor Corporation | Efficient voltage rail generation |
US20070285176A1 (en) * | 2006-03-21 | 2007-12-13 | Leadis Technology, Inc. | Phase-Slipping Phase-Locked Loop |
US8081777B2 (en) | 2006-03-21 | 2011-12-20 | Fairchild Semiconductor Corporation | Volume-based adaptive biasing |
US20070236295A1 (en) * | 2006-03-21 | 2007-10-11 | Leadis Technology, Inc. | FM Power Amplifier With Antenna Power Control |
US8081785B2 (en) * | 2006-03-21 | 2011-12-20 | Fairchild Semiconductor Corporation | High efficiency converter providing switching amplifier bias |
US7498880B2 (en) | 2006-03-21 | 2009-03-03 | Leadis Technology, Inc. | Class L amplifier |
US8179372B1 (en) | 2007-10-01 | 2012-05-15 | Integrated Device Technology, Inc. | Electronic display with array context-sensitive search (ACS) technology |
US7733178B1 (en) | 2007-10-24 | 2010-06-08 | Fairchild Semiconductor Corporation | High efficiency audio amplifier |
US7750732B1 (en) | 2007-12-04 | 2010-07-06 | Fairchild Semiconductor Corporation | Adaptive rail amplifier (ARA) technology |
JP5619905B2 (ja) | 2009-10-08 | 2014-11-05 | ビック・バイオレクス・エス・エー | レザーを自動的に組み立てるための取り付けステーションおよびそのための方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0030856B1 (en) * | 1979-12-13 | 1984-03-21 | Fujitsu Limited | Charge-pumping semiconductor memory cell comprising a charge-storage region and memory device using such a cell |
US4336466A (en) * | 1980-06-30 | 1982-06-22 | Inmos Corporation | Substrate bias generator |
EP0126788B1 (de) * | 1983-05-27 | 1987-06-03 | Deutsche ITT Industries GmbH | MOS-Bootstrap-Gegentaktstufe |
US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
US4581546A (en) * | 1983-11-02 | 1986-04-08 | Inmos Corporation | CMOS substrate bias generator having only P channel transistors in the charge pump |
US4638464A (en) * | 1983-11-14 | 1987-01-20 | International Business Machines Corp. | Charge pump system for non-volatile ram |
US4797899A (en) * | 1986-12-15 | 1989-01-10 | Maxim Integrated Products, Inc. | Integrated dual charge pump power supply including power down feature and rs-232 transmitter/receiver |
US4812961A (en) * | 1987-05-15 | 1989-03-14 | Linear Technology, Inc. | Charge pump circuitry having low saturation voltage and current-limited switch |
US4883976A (en) * | 1987-12-02 | 1989-11-28 | Xicor, Inc. | Low power dual-mode CMOS bias voltage generator |
FR2642240B1 (fr) * | 1989-01-23 | 1994-07-29 | Sgs Thomson Microelectronics | Circuit a transistor mos de puissance commande par un dispositif a deux pompes de charge symetriques |
DE3931596A1 (de) * | 1989-03-25 | 1990-10-04 | Eurosil Electronic Gmbh | Spannungsvervielfacherschaltung |
JP2531267B2 (ja) * | 1989-06-20 | 1996-09-04 | 日本電気株式会社 | チャ―ジポンプ |
US5036229A (en) * | 1989-07-18 | 1991-07-30 | Gazelle Microcircuits, Inc. | Low ripple bias voltage generator |
EP0410029B1 (de) * | 1989-07-25 | 1995-01-04 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Nachlaufsynchronisation |
JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
EP0427084B1 (en) * | 1989-11-08 | 1994-12-14 | National Semiconductor Corporation | Maximum swing cascode circuit for a bipolar charge pump |
US5059815A (en) * | 1990-04-05 | 1991-10-22 | Advanced Micro Devices, Inc. | High voltage charge pumps with series capacitors |
US5008799A (en) * | 1990-04-05 | 1991-04-16 | Montalvo Antonio J | Back-to-back capacitor charge pumps |
-
1992
- 1992-10-15 US US07/961,439 patent/US5347171A/en not_active Expired - Lifetime
-
1993
- 1993-08-26 DE DE69310308T patent/DE69310308T2/de not_active Expired - Lifetime
- 1993-08-26 EP EP93202506A patent/EP0593105B1/en not_active Expired - Lifetime
- 1993-10-05 JP JP5249253A patent/JP2815292B2/ja not_active Expired - Fee Related
- 1993-10-15 KR KR1019930021421A patent/KR970004464B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970004464B1 (ko) | 1997-03-27 |
US5347171A (en) | 1994-09-13 |
KR940010446A (ko) | 1994-05-26 |
DE69310308T2 (de) | 1997-08-14 |
EP0593105A1 (en) | 1994-04-20 |
JPH06217526A (ja) | 1994-08-05 |
EP0593105B1 (en) | 1997-05-02 |
DE69310308D1 (de) | 1997-06-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100814 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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