JP2761506B2 - 主記憶制御装置 - Google Patents

主記憶制御装置

Info

Publication number
JP2761506B2
JP2761506B2 JP63169090A JP16909088A JP2761506B2 JP 2761506 B2 JP2761506 B2 JP 2761506B2 JP 63169090 A JP63169090 A JP 63169090A JP 16909088 A JP16909088 A JP 16909088A JP 2761506 B2 JP2761506 B2 JP 2761506B2
Authority
JP
Japan
Prior art keywords
request
access
stack
memory
control device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63169090A
Other languages
English (en)
Other versions
JPH0219945A (ja
Inventor
弘行 大倉
二郎 今村
乃里夫 山本
真也 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Microcomputer System Ltd, Hitachi Ltd filed Critical Hitachi Microcomputer System Ltd
Priority to JP63169090A priority Critical patent/JP2761506B2/ja
Priority to US07/376,870 priority patent/US5140682A/en
Publication of JPH0219945A publication Critical patent/JPH0219945A/ja
Application granted granted Critical
Publication of JP2761506B2 publication Critical patent/JP2761506B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶制御装置に関し、特に、入出力制御
装置，処理装置等からのアクセス要求を受けて、主記憶
装置をアクセスする主記憶制御装置に関するものであ
る。
〔従来の技術〕
複数個の入出力制御装置，複数個の命令処理装置がキ
ャッシュメモリを内蔵する主記憶制御装置を介して主記
憶装置をアクセスし、主記憶装置を各装置で共有するよ
うにした多重処理システムにおいては、各々の入出力制
御装置，処理装置からのメモリアクセス要求の処理が高
速に処理されるように主記憶装置に対するアクセス制御
を行うことが所望される。
従来、この種の主記憶装置のアクセス制御に関して
は、例えば、特開昭62−154039号公報に記載のようなバ
ッファ記憶制御方式が知られている。このバッファ記憶
制御方式は、バッファ記憶（キャッシュメモリ）が複数
個の中央処置装置でシェアされ、ストアイン方式でバッ
ファ記憶の読み書きを行う場合の記憶制御方式に関する
ものである。ここでは、複数個の中央処理装置からリク
エストされるアクセス要求に対して、リプレース対象と
なるブロックアドレスを保持するレジスタを設け、主記
憶からバッファ記憶へアクセス要求に対する所要データ
を含むメモリブロック転送およびアドレスアレイのアド
レス登録が完了するまで、レジスタに保持されたブロッ
クアドレスに対するアクセスを禁止するようにしてい
る。これにより、要求されたメモリデータがバッファ記
憶にない時にも、リプレースブロックに対応するアドレ
スアレイの無効化の処理を行わないので、後続するメモ
リアクセス要求を待たせることなく、アドレスアレイを
検索することができ、アドレスアレイのスループット、
すなわち、バッファ記憶のスループットを向上できる。
〔発明が解決しようとする課題〕
ところで、上述のようなバッファ記憶制御方式におい
ては、要求されたメモリデータがバッファ記憶にない時
にも、異なるアクセス要求発行元の装置からの後続のメ
モリアクセス要求は待たせることなく、バッファ記憶を
アクセスでき、メモリアクセスのスループットが向上す
るような制御方式となっている。
しかしながら、後続のメモリアクセス要求が同じアク
セス要求発行元の装置から発生された場合については考
慮されていない。このため、このような場合、後続する
メモリアクセス要求は待たされることになる。すなわ
ち、同じ装置から複数のリクエストが順次に発行された
とき、先行のリクエストが主記憶からのデータ転送を待
っている間、後続のリクエストはキャッシュメモリのア
クセスが可能であるにもかかわらず、後続のリクエスト
は待たされることになる。このため、後続するリクエス
トの待ちが大きく、トータルなスループットが低下する
という問題点があった。
本発明は、上記問題点を解決するためのものである。
本発明の目的は、先行リクエストがキャッシュメモリ
をアクセスせずに主記憶装置をアクセスしている間、後
続リクエストを待たせることなく、キャッシュメモリを
アクセスできるようにアクセス制御を行う主記憶制御装
置を提供することある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕 上記目的を達成するため、本発明においては、入出力
制御装置、処理装置等からのアクセス要求を受けて、主
記憶装置をアクセスする主記憶制御装置において、主記
憶装置の記憶データの一部を格納するキャッシュメモリ
と、アクセス要求を格納する複数個のリクエストスタッ
クと、同一要求元のアクセス要求を順次に受け付け、先
行リクエストと後続リクエストの間に処理の順序保証が
必要でない場合に、先行リクエストと異なるリクエスト
スタックを選択し、また、先行リクエストと後続リクエ
ストとの間に処理の順序保証が必要である場合に、先行
リクエストと同じリクエストスタックを選択して、後続
のリクエストをリクエストスタックに格納するスタック
選択回路と、前記リクエストスタックに格納されたアク
セス要求を優先順次に従い選択しキャッシュメモリに与
える優先順位決定回路とを備えたことを特徴とする。
〔作用］ 前記手段によれば、主記憶制御装置が、主記憶装置の
記憶データの一部を格納するキャッシュメモリと、アク
セス要求を格納する複数個のリクエストスタックと、同
一要求元のアクセス要求を順次に受け付けてリクエスト
スタックを選択し、後続のリクエストをリクエストスタ
ックに格納するスタック選択回路と、リクエストスタッ
クに格納されたアクセス要求を優先順位に従い選択しキ
ャッシュメモリに与える優先順位決定回路とを備える。
このような主記憶制御装置を備え、複数個の入出力制
御装置または処理装置が該主記憶制御装置を介して主記
憶装置を共有するシステムにおいては、入出力制御装置
または処理装置等の装置から発行されたアクセス要求
は、スタック選択回路により受付けられ、スタック選択
回路は、先行リクエストと後続リクエストの間に処理の
順序保証が必要でない場合に、先行リクエストと異なる
リクエストスタックを選択し、また、先行リクエストと
後続リクエストとの間に処理の順序保証が必要である場
合に、先行リクエストと同じリクエストスタックを選択
して、当該アクセス要求を格納する。
各リクエストスタックに格納されたリクエストは、優
先順位決定回路によりアクセス要求の優先順次に従い選
択されて、キャッシュメモリのアクセスを行う。
主記憶制御装置は、このように動作するので、アクセ
ス要求発行元の装置から主記憶制御装置の側を見ると、
１つの入出力制御装置または処理装置に対して、複数の
入出力制御装置または処理装置に対応した複数個の要求
受付部を有するように見える。
アクセス要求発行元の位置から発行されるリクエスト
は主記憶制御装置内の複数個の要求受付部（複数個のリ
クエストスタック）に各々にセットされるので、主記憶
制御装置の優先順位決定回路は、異なる入出力制御装置
または処理装置から来たリクエストの処理と同じよう
に、アクセス要求を選択する。このようにしてキャッシ
ュメモリのアクセス記憶制御を行う。
このため、先行リクエストが主記憶装置のアクセス中
であっても、後続リクエストは、キャッシュメモリをア
クセスすることが可能となり、後続リクエストの待ち時
間を少なくすることができ、トータルなスループットの
低下を押えることができる。
また、このような主記憶制御装置による記憶制御は、
後続リクエストが先行リクエストを追い越して、リクエ
ストのアクセス要求の処理が行われることになるので、
先行リクエストと後続リクエストの間に処理の順序保証
が必要でない場合に行われる。
先行リクエストと後続リクエストの間に処理の順序保
証が必要である場合には、スタック選択回路はリクエス
トの受付けを同じリクエストスタックにセットするよう
な制御を行う。
〔実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明
する。
第１図は、本発明の一実施例にかかる主記憶制御装置
を含むデータ処理システムの要部の構成を示すブロック
図である。第１図において、１は入出力制御装置、２は
命令プロセッサ、３は主記憶制御装置、４は主記憶装置
である。10,11は入出力制御装置１からのメモリアクセ
ス要求を格納するためのリクエストスタック、20,21は
命令プロセッサ２からのメモリアクセス要求を格納する
ためのリクエストスタックである。31は入出力制御装置
側のスタック選択回路であり、アクセス要求を受付け
て、アクセス要求を格納するリクエストスタックを選択
する。また、32は命令プロセッサ側のスタック選択回路
であり、アクセス要求を受付けて、アクセス要求を格納
するリクエストスタックを選択する。33は優先順位決定
回路、34は主記憶制御装置に内蔵されるキャッシュメモ
リである。
第２図および第３図は、第１図の主記憶制御装置の動
作を説明するタイムチャートである。
まず、第２図を参照して主記憶制御装置の動作を説明
する。このデータ処理システムは、第１図に示すよう
に、入出力制御装置１および命令プロセッサ２が、キャ
ッシュメモリ34を内蔵する主記憶制御装置３を介して主
記憶装置４を共有するシステムとなっている。入出力制
御装置１からのメモリアクセスのリクエストREQ1が、ス
タック選択回路31に加えられると、スタック選択回路31
はリクエストREQ1を受付けて、リクエストスタック10ま
たは11のどちらかを選択し、選択したリクエストスタッ
クに受付けたリクエストREQ1をセットする。この例では
リクエストスタック10を選択し、リクエストスタック10
に受付けたリクエストREQ1をセットする。続いて入出力
制御装置１からリクエストREQ2が発行されると、後続の
リクエストREQ2はスタック選択回路31に加えられる。ス
タック選択回路31は続くリクスエトREQ2を受付けて、前
回受付けたリクエストスタック10とは異なるリクエスト
スタック11を選択し、選択したリクエストスタック11に
受付けたリクエストREQ2をセットする。この間、先行リ
クエストREQ1は優先順位決定回路33に加えられる。優先
順位決定回路33は、加えられているリクエストREQ1のア
クセス優先順位に従い、最優先のリクエストを選択し
て、キャッシュメモリ34にメモリアクセス要求を与え
る。これによりキャッシュメモリ34はメモリアクセスを
実行する。
キャッシュメモリ34は、優先順位決定回路33から与え
られらメモリアクセス要求のリクエストREQ1により、メ
モリアクセスを実行するが、キャッシュメモリ34にアク
セスする対象となるメモリデータが記憶されていない場
合、キャッシュメモリ34は、主記憶装置４に対してデー
タ転送要求を発行し、主記憶アクセスビジーとして、主
記憶装置４からの当該メモリデータのデータ転送待ちと
なる。このとき、リクエストスタック10に格納されたリ
クエストREQ1は待ちの状態に入る。この場合、主記憶装
置４から読出されたメモリデータが、パス41を通してキ
ャッシュメモリ34に格納されると、初めてリクエストRE
Q1がキャッシュメモリ34をアクセスでき、リクエストRE
Q1の処理のアクセス実行が可能となる。キャッシュメモ
リ34に格納されたアクセス対象のメモリデータは、キャ
ッシュメモリ34からパス42を介して入出力制御装置へ送
出される。アクセス要求が読出しリクエストの場合は、
主記憶装置４のパス41からの転送データを直後に入出力
制御装置１へのパス42に載せるようにしてもよい。この
時、リクエストREQ1に対する主記憶装置４からデータ転
送待ちの時間を加えたアクセス時間は、キャッシュメモ
リ34をアクセスするより大きいため、キャッシュメモリ
34には後続リクエストに対するアクセス可能な空き時間
が生じる。したがって、この間に後続するリクエストRE
Q2が優先順位決定回路33によりキャッシュメモリ34に与
えられると、キャッシュメモリ34はリクエストREQ2に対
するアクセス実行を行うことが可能である。後続のリク
エストREQ2がアクセスするデータがキャッシュメモリ34
にあれば、リクエストスタック11に格納されたリクエス
トREQ2のアクセス実行は、リクエストスタック10に格納
されたリクエストREQ1より先に終了する。
このような主記憶制御装置３が行うアクセス制御は、
入出力制御装置１から発行されるリクエストのようなメ
モリアクセス要求に対するものであり、リクエスト処理
の間で処理順に順序保証を要しない場合の処理に適用さ
れる。また、命令プロセッサ２から発行される連続する
メモ力アクセス要求のような各々のリクエスト間の処理
に順序保証を要しない場合の処理に適用される。この場
合の動作は、前述の動作と同様である。すなわち、命令
プロセッサ２の側のスタック選択回路32,リクエストス
タック20,21が、それぞれ入出力制御装置１の側のスタ
ック選択回路31,リクエストスタック10,11と同様に動作
し、後続するリクエストを持たせることなく、リクエス
トのアクセス実行を行う。
第３図は、リクエストの間の処理に順序保証を要する
場合の主記憶制御装置の動作を説明するタイムチャート
である。第３図を参照して動作を説明する。
命令プロセッサ２から主記憶制御装置３に対して発行
される順序保証を要するリクエストの処理は、次のよう
に処理される。すなわち、命令プロセッサ２から発行さ
れたメモリアクセス要求のリクエストREQ1は、スタック
選択回路32に加えられ受付けられ、スタック選択回路32
の制御でリクエストスタック20または21のいずれかが選
択され、どちらか一方にセットされる。例えば、リクエ
ストREQ1がリクエストスタック20にセットされる。更に
後続のリクエストREQ2が命令プロセッサ２から発行さ
れ、この後続のリクエストREQ2が順序保証を要するリス
クエトの場合、スタック選択回路32が前回受付けてセッ
トしたリクエストスタック20と同じリクエストスタック
20に後続のリクエストREQ2をセットする。この間、リク
エストスタック20に既にセットされた先行リクエストRE
Q1は、優先順位決定回路33により選択されてキャッシュ
メモリ34に与えられてメモリアクセスが実行される。こ
こで、キャッシュメモリ34に当該リクエストREQ1でアク
セス要求されるデータがない場合、キャッシュメモリ34
は主記憶装置４にデータ転送要求を発行し、当該リクエ
ストREQ1は待ちの状態に入る。この間、後続のリクエス
トREQ2はリクエストスタック20に格納されて、先行のリ
クエストREQ1の実行が終了するまで、優先順位決定回路
33は選択しない。先行のリクエストREQ1に対して主記憶
装置４から読出されたデータは、バス41を通してキャッ
シュメモリ34に格納されてアクセス要求の実行が可能と
なる。この時に、リクエストREQ1はキャッシュメモリ34
をアクセスできることになり、読出されたデータはキャ
ッシュメモリ34からパス34を介して、命令プロセッサ２
に送出される。優先順位決定回路33は、先行リクエスト
REQ1のアクセス要求をキャッシュメモリ34に送出し、キ
ャッシュメモリ34が当該リクエストREQ1を受付けて、ア
クセス実行に入ると、優先順位決定回路33は次にリクエ
ストスタック20にセットされている後続のリクエストRE
Q2を選択して、後続のリクエストREQ2のアクセス要求を
キャッシュメモリ34に送出する。ここでは、先行のリク
エストREQ1のアクセス内容によって、後続のリクエスト
REQ2は待たされるが、これにより、各々のリクエスト間
で処理順の順序保証を要するリクエストが、順序性を保
証して処理されることになる。
以上の本実施例の説明におけるデータ処理システムで
は、１台の入出力制御装置と、１台の命令プロセッサが
主記憶制御装置に接続されるシステム構成としたが、一
般に、データ処理システムでは、入出力制御装置は２台
以上が接続可能であり、命令プロセッサは２台以上が接
続可能である。また、入出力制御装置，命令プロセッサ
以外の複数台のメモリアクセス要求を発行する処理装置
もしくは制御装置が接続されている場合にも同様な記憶
制御で、主記憶制御を行うことが可能である。主記憶制
御装置に備える各々のアクセス要求発行元の装置に対す
る受付部となるリクエストスタックの個数も、必要に応
じて、更に多くの個数を備えるように構成することもで
きる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
〔発明の効果〕
以上、説明したように、本発明によれば、主記憶制御
装置に対して、同じアクセス要求発行元の装置からのメ
モリアクセス要求が連続して発行される場合、先行のリ
クエストが主記憶装置をアクセスしている間も、後続の
リクエストがキャッシュメモリをアクセスでき、トータ
ルなスループットの低下を防ぐことができる。
【図面の簡単な説明】
第１図は、本発明の一実施例にかかる主記憶制御装置を
含むデータ処理システムの要部の構成を示すブロック
図、 第２図および第３図は、第１図の主記憶制御装置の動作
を説明するタイムチャートである。 図中、１……入出力制御装置、２……命令プロセッサ、
３……主記憶制御装置、４……主記憶装置、10,11,20,2
1……リクエストスタック、31,32……スタック選択回
路、33……優先順位決定回路、34……キャッシュメモ
リ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 乃里夫 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (72)発明者 渡部 真也 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭59−3774（ＪＰ，Ａ) 特開 昭61−220047（ＪＰ，Ａ) 特開 昭61−20154（ＪＰ，Ａ) 特開 昭64−3755（ＪＰ，Ａ) 特開 昭55−163678（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】入出力制御装置、処理装置等からのアクセ
    ス要求を受けて、主記憶装置をアクセスする主記憶制御
    装置において、 主記憶装置の記憶データの一部を格納するキャッシュメ
    モリと、 アクセス要求を格納する複数個のリクエストスタック
    と、 同一要求元のアクセス要求を順次に受け付け、先行リク
    エストと後続リクエストの間に処理の順序保証が必要で
    ない場合に、先行リクエストと異なるリクエストスタッ
    クを選択し、また、先行リクエストと後続リクエストと
    の間に処理の順序保証が必要である場合に、先行リクエ
    ストと同じリクエストスタックを選択して、後続のリク
    エストをリクエストスタックに格納するスタック選択回
    路と、 前記リクエストスタックに格納されたアクセス要求を優
    先順位に従い選択しキャッシュメモリに与える優先順位
    決定回路とを備えたことを特徴とする主記憶制御装置。
JP63169090A 1988-07-08 1988-07-08 主記憶制御装置 Expired - Fee Related JP2761506B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP63169090A JP2761506B2 (ja) 1988-07-08 1988-07-08 主記憶制御装置
US07/376,870 US5140682A (en) 1988-07-08 1989-07-07 Storage control apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63169090A JP2761506B2 (ja) 1988-07-08 1988-07-08 主記憶制御装置

Publications (2)

Publication Number Publication Date
JPH0219945A JPH0219945A (ja) 1990-01-23
JP2761506B2 true JP2761506B2 (ja) 1998-06-04

Family

ID=15880140

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63169090A Expired - Fee Related JP2761506B2 (ja) 1988-07-08 1988-07-08 主記憶制御装置

Country Status (2)

Country Link
US (1) US5140682A (ja)
JP (1) JP2761506B2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2644260B1 (fr) * 1989-03-08 1993-10-29 Nec Corp Dispositif de commande d'acces en memoire pouvant proceder a une commande simple
JPH0727488B2 (ja) * 1989-06-19 1995-03-29 株式会社日立製作所 メモリアクセス制御方式
US5440752A (en) 1991-07-08 1995-08-08 Seiko Epson Corporation Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
JP3730252B2 (ja) 1992-03-31 2005-12-21 トランスメタ コーポレイション レジスタ名称変更方法及び名称変更システム
EP0638183B1 (en) 1992-05-01 1997-03-05 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
JP2854474B2 (ja) * 1992-09-29 1999-02-03 三菱電機株式会社 バス使用要求調停装置
WO1994016384A1 (en) 1992-12-31 1994-07-21 Seiko Epson Corporation System and method for register renaming
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5404464A (en) * 1993-02-11 1995-04-04 Ast Research, Inc. Bus control system and method that selectively generate an early address strobe
US5544318A (en) * 1993-04-16 1996-08-06 Accom, Inc., Asynchronous media server request processing system for servicing reprioritizing request from a client determines whether or not to delay executing said reprioritizing request
JPH0793216A (ja) * 1993-09-27 1995-04-07 Hitachi Ltd キャッシュ記憶制御装置
US5832304A (en) * 1995-03-15 1998-11-03 Unisys Corporation Memory queue with adjustable priority and conflict detection
US5809539A (en) * 1995-04-27 1998-09-15 Hitachi, Ltd. Processor system having address allocation and address lock capability adapted for a memory comprised of synchronous DRAMs
US5937205A (en) * 1995-12-06 1999-08-10 International Business Machines Corporation Dynamic queue prioritization by modifying priority value based on queue's level and serving less than a maximum number of requests per queue
US6055607A (en) * 1996-12-23 2000-04-25 Unisys Corporation Interface queue with bypassing capability for main storage unit
US5970253A (en) * 1997-01-09 1999-10-19 Unisys Corporation Priority logic for selecting and stacking data
JP2000092375A (ja) * 1998-07-17 2000-03-31 Sony Corp 信号処理装置及びその制御方法
US6792507B2 (en) * 2000-12-14 2004-09-14 Maxxan Systems, Inc. Caching system and method for a network storage system
US20030084219A1 (en) * 2001-10-26 2003-05-01 Maxxan Systems, Inc. System, apparatus and method for address forwarding for a computer network
US7085846B2 (en) * 2001-12-31 2006-08-01 Maxxan Systems, Incorporated Buffer to buffer credit flow control for computer network
US7145914B2 (en) 2001-12-31 2006-12-05 Maxxan Systems, Incorporated System and method for controlling data paths of a network processor subsystem
US7295561B1 (en) 2002-04-05 2007-11-13 Ciphermax, Inc. Fibre channel implementation using network processors
US7406038B1 (en) 2002-04-05 2008-07-29 Ciphermax, Incorporated System and method for expansion of computer network switching system without disruption thereof
US7379970B1 (en) 2002-04-05 2008-05-27 Ciphermax, Inc. Method and system for reduced distributed event handling in a network environment
US7307995B1 (en) 2002-04-05 2007-12-11 Ciphermax, Inc. System and method for linking a plurality of network switches
US20030195956A1 (en) * 2002-04-15 2003-10-16 Maxxan Systems, Inc. System and method for allocating unique zone membership
US20030200330A1 (en) * 2002-04-22 2003-10-23 Maxxan Systems, Inc. System and method for load-sharing computer network switch
US20040030766A1 (en) * 2002-08-12 2004-02-12 Michael Witkowski Method and apparatus for switch fabric configuration
US10152237B2 (en) 2016-05-05 2018-12-11 Micron Technology, Inc. Non-deterministic memory protocol

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS596415B2 (ja) * 1977-10-28 1984-02-10 株式会社日立製作所 多重情報処理システム
US4392200A (en) * 1980-01-28 1983-07-05 Digital Equipment Corporation Cached multiprocessor system with pipeline timing
JPS593774A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd アクセス処理方式
JPS59167761A (ja) * 1983-03-14 1984-09-21 Hitachi Ltd 計算機システム
JPS6120154A (ja) * 1984-07-06 1986-01-28 Nec Corp メモリアクセス制御装置
JPS61220047A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd メモリ制御方式
JPH0628051B2 (ja) * 1986-04-25 1994-04-13 株式会社日立製作所 記憶制御方式
JPH07113903B2 (ja) * 1987-06-26 1995-12-06 株式会社日立製作所 キャッシュ記憶制御方式

Also Published As

Publication number Publication date
JPH0219945A (ja) 1990-01-23
US5140682A (en) 1992-08-18

Similar Documents

Publication Publication Date Title
JP2761506B2 (ja) 主記憶制御装置
AU598857B2 (en) Move-out queue buffer
EP0553743A1 (en) A cache controller
JPS643755A (en) Cache memory control system
US5202973A (en) Method of controlling a shared memory bus in a multiprocessor system for preventing bus collisions and for ensuring a full bus
US6928500B1 (en) High speed bus system that incorporates uni-directional point-to-point buses
JPH0793216A (ja) キャッシュ記憶制御装置
JP2561261B2 (ja) バッファ記憶アクセス方法
JPH05274252A (ja) コンピュータシステムにおけるトランザクション実行方法
US6760743B1 (en) Instruction memory system for multi-processor environment and disjoint tasks
EP0464708A1 (en) High speed bus system
JPH05233422A (ja) メモリ参照要求処理方式
JP3481425B2 (ja) キャッシュ装置
JPS593774A (ja) アクセス処理方式
JP2000227895A (ja) 画像データ転送装置および画像データ転送方法
US5790892A (en) Information handling system for modifying coherency response set to allow intervention of a read command so that the intervention is not allowed by the system memory
JP3038257B2 (ja) 電子計算機
JP2731740B2 (ja) 通信レジスタ付並列計算機
KR19990071122A (ko) 다중 프로세서 회로
JPH06324999A (ja) マルチプロセッサシステム
JPH06314231A (ja) 共用メモリアクセス制御方法
JPH056333A (ja) マルチプロセサシステム
JPH10507548A (ja) データ処理システムおよび方法およびこのようなシステムとの通信システム
EP0553742A1 (en) A method of operating a first and second cache tag memory array
JPH1185605A (ja) 記憶制御装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees