JP2736092B2 - バッファ装置 - Google Patents

バッファ装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばATM通信システムのセル通信路等で
使用されるバッファ装置の改良に関する。
（従来の技術） 近年、通信に必要な情報転送能力を呼び設定時に確保
しておくSTM（Synchronous Transfer Mode）に変わっ
て、通信端末が必要なときに通信網の情報転送能力を使
用するATM（Asynchoronous Transfer Mode）に対する関
心と期待が高まっている。
このATMは、セルと呼ばれる固定長の短パケットを用
いて情報を伝送し、各通信端末では必要に応じて通信網
にセルを渡すこと、即ち通信端末が必要なときに通信網
の情報伝送能力を使用することを特徴とする転送モード
である。
STMと比較してATMには、通信端末が必要とする任意の
情報伝送速度を通信端末に提供できること、通信端末が
必要とするときのみ通信網の情報伝送能力を使用するた
め通信効率が向上すること、といった利点がある。
このためATMは、音声，データ，動画等を一元化して
扱うことのできる通信網，即ちＢ−ISDN網を構成する基
本技術として脚光を浴びている。
上述したように、ATMによる通信システムでは通信端
末が必要とするときにのみ通信網の情報伝送能力を使用
しており、これは通信網側から見ると、通信端末が通信
路を要求駆動で使用していることを意味する。
ATMによる通信システムに限らず、一般に何らかの資
源（ATMによる通信システムの場合は通信路）を要求駆
動で使用するシステムにはバッファ装置が必要になる。
このバッファ装置には、順序良く同一の資源を複数の
使用要求元が使用できるようにするため、資源使用要求
を伝えるデータ（ATMによる通信システムの場合はセ
ル）を一旦蓄積する機能が備えられている。
この蓄積機能は、与えられた資源を最も早く発生した
資源使用要求に対して割当てるために、最も早くバッフ
ァ装置に到着した資源使用要求を伝えるデータを該バッ
ファ装置から最初に出力させ、その要求が資源を使用し
終わるのを待って、次に発生した要求に資源を割当てる
ために、次に到着したデータを該バッファ装置から次に
出力するという如く、「最も速く到着したデータから順
に出力される（First In First Out）」機能，即ちFIFO
機能によって実現されることが多い。
バッファ装置に蓄積される資源使用要求を伝えるデー
タの中に、資源を優先的に利用する必要のある資源使用
要求がある場合には上述したFIFO機能のみでは不十分で
ある。
この場合には、資源使用要求の持つ優先順位に対応し
た優先順位クラスを設け、該バッファ装置に蓄積する資
源使用要求を伝えるデータに該優先順位クラスを示す優
先順位タグ情報を付け、バッファ装置内部に蓄積されて
いるデータのうち最も優先順位の高い要求を選んで出力
するといった優先制御を行なう必要がある。
従来技術によると、優先制御を行なうバッファ装置
は、各優先順位クラスに対応したFIFO機能を持つ記憶手
段を備え、到着したデータの持つ優先順位タグ情報を解
析して該データの優先順位に対応した記憶手段に該デー
タを蓄積させ、データを出力するときには優先順位の高
い記憶手段から順にデータを蓄積しているか否かを調
べ、データを蓄積しているバッファのうち最も高い優先
順位を持つ記憶手段からデータを出力することによって
構成される。
新たに到着したデータを蓄積しておく領域を記憶手段
が持っていないときには該新たに到着したデータは廃棄
されるが、従来技術により構成された優先制御付きバッ
ファ装置では、このような場合には優先順位の低いデー
タから順に廃棄されることになる。
しかしながら、従来技術により構成された優先制御付
きバッファ装置では、扱うデータの持つ優先順位が特定
の優先順位クラスに偏っていると、各優先順位クラスに
対応した記憶手段に蓄積されているデータの個数がまち
まちになり、該記憶手段の記憶領域の使用効率が低下
し、ひいてはデータが廃棄される確率が大きくなるとい
う問題があった。
（発明が解決しようとする課題） このように、優先順位クラス毎にFIFO機能を持つ記憶
手段を設けて構成した優先制御付きバッファ装置では、
該記憶手段の記憶領域の使用効率が悪いという問題点が
あった。
本発明は、上記の問題点に鑑みてなされてもので、そ
の目的とするところは、優先制御付きバッファ装置にお
いて、記憶領域の使用効率を向上させ、より少ない記憶
領域で有効な優先制御を実現できるバッファ装置を提供
することにある。
［発明の構成］ （課題を解決するための手段） この発明は、優先度を示す情報を付与されたデータを
受信し、一旦保持し、送出するバッファ装置であって、 一旦保持されるデータの為に設けられた複数のデータ
レジスタを含むデータレジスタアレイと、 複数の優先度のそれぞれ及び空データレジスタに対応
して、データレジスタアレイの中に複数のFIFOキューを
作成するためのポインタチェーンを含む管理情報を保持
する管理レジスタアレイと、 それぞれの優先度に対応するFIFOキューに対応する書
込アドレスレジスタ手段と、 それぞれの優先度に対応するFIFOキューに対応する読
出アドレスレジスタ手段と、 空データレジスタから構成される空データレジスタFI
FOに対応する空アドレス先頭レジスタ手段と、 空データレジスタから構成される空データレジスタFI
FOに対応する空アドレス最後尾レジスタ手段と、 新しいデータを受け取り、空データレジスタFIFOから
空データレジスタをデキューし、該データを該デキュー
したデータレジスタに書き込み、優先度に対応したFIFO
キューにエンキューするデータ入力手段と、 外部から指示された優先度情報に対応するFIFOキュー
からデータレジスタをデキューし、該データレジスタに
含まれるデータを出力するとともに、該データレジスタ
を空データレジスタFIFOにエンキューするデータ出力手
段と、からなり、 前記管理レジスタアレイが２ポートRAMで構成され、 データ入力手段によるデータ入力時に発生する、前記
管理レジスタアレイの１つのエントリから空アドレス先
頭レジスタ手段への管理情報の転送と、該空アドレス先
頭レジスタ手段から管理レジスタアレイの別のエントリ
への管理情報の転送をほぼ同時に行ない、 前記データ出力手段によるデータ出力時に発生する、
前記管理レジスタアレイの１つのエントリから１つの読
出アドレスレジスタ手段への管理情報の転送と、該１つ
の読出アドレスレジスタ手段から管理レジスタアレイの
別のエントリへの管理情報の転送をほぼ同時に行うこと
を特徴とするものである。
（作用） 本発明によれば、各データ種別に対応する仮想FIFOス
タックのポインタチェーン長はそのスタックに格納され
るデータ個数に応じて適宜に伸長又は短縮され、またデ
ータレジスタアレイ内で実際に使用されるデータレジス
タの個数又は全データ種別の総ポインタチェーン長に対
応して増減するため、バッファ装置の扱うデータの持つ
優先順位が或る優先順位（すなわち、データ種別）に偏
った場合にもデータレジスタアレイの領域は全て使用で
き、このため、従来技術による優先順位機能付きバッフ
ァ装置に比べてより効率的に記憶領域を使用できる。
（実施例） 以下、図面を参照して本発明の一実施例を説明する。
第１図は、本発明の一実施例であるバッファ装置の構
成を示すブロック図である。
同図に示したバッファ装置は、第１の通信路からの要
求に従ってデータを受取り、受取ったデータをデータ入
力手段12がデータレジスタアレイ10に書込み、また第２
の通信路からの要求に従ってデータ出力手段13がデータ
レジスタアレイ10からデータを読出して第２の通信路に
出力するようになっている。
データレジスタアレイ10は、該バッファ装置が一旦蓄
積するデータを記憶しておくものである。該データレジ
スタアレイ10は、データ入力手段12もしくはデータ出力
手段13の出力するアドレスに対応したデータレジスタ
（第３図〜第10図参照）に対してデータを読み／書きで
きる必要があるが、例えば、この機能はLSI技術を用い
て構成された半導体ランダムアクセスメモリICを用いる
ことにより実現可能である。
管理レジスタアレイ11は、前記データレジスタアレイ
10中のデータレジスタを管理するための情報を蓄積して
おくものである。
該管理レジスタアレイ11は、データ入力手段12もしく
はデータ出力手段の出力するアドレスに対応した管理レ
ジスタ（第３図〜第10図参照）に対してデータを書込め
る管理情報書込みポート11aと、データ入力手段12もし
くはデータ出力手段13の出力するアドレスに対応した管
理レジスタからデータを読出し、読出した後該管理レジ
スタに予め定められたビットパターンを設定する管理情
報読出しポート11bを持っている。
ここで、予め定められビットパターンとは、該バッフ
ァ装置においてデータレジスタアレイ中10に複数個のFI
FO機能を持つ記憶装置を仮想的に構成する方法によって
決まるビットパターンであり、ここで説明する実施例に
おいては“00000………0"という全て二進数の０である
ビットパターンである。
ここで説明している実施例では、該管理レジスタアレ
イ11は第２図に示すような構成となっている。
同図で示した管理レジスタアレイ11は、管理情報書込
ポート11aからの管理情報を書込む管理レジスタ1141〜1
14mのアドレスと、管理情報読出ポート11bからの管理情
報を読出す管理レジスタ1141〜114mのアドレスとが異な
っていれば、前記二つのポート11a,11bは独立に動作で
きるようになっている。
デコーダ1111は、管理情報書込みポート11aのアドレ
スをデコードし、管理情報が書込まれるべき管理レジス
タを決定するものである。
ANDゲート1121〜112mは、管理情報書込みポート11aの
データに与えられたビットパターンを管理レジスタに書
込む際に、書込パルスを与えるべき管理レジスタをデコ
ーダ1111のデコード結果を反映して決定するものであ
る。
また、デコーダ1112は管理情報読出ポート11bのアド
レスをデコードし、管理情報が読出されるべき管理レジ
スタを設定するものである。
NANDゲート1131〜113mは、管理情報を読出しその後該
管理レジスタに蓄積されたビットパターンを“000……
…0"に設定する、即ち管理レジスタをクリアする際に、
クリアパルスを与えるべき管理レジスタをデコーダ1112
のデコード結果を反映して決定するものである。
各管理レジスタ1141〜114m内のＤタイプフリップフロ
ップ1151〜115aは、管理レジスタに蓄積するビットパタ
ーンのうちの１ビットを蓄積するものである。
３ステートバッファ1161〜116aは、デコーダ1112のデ
コード結果を受けて、管理情報読出ポート11bに管理情
報を出力するときに活性化（アクティブ）する。
データ入力手段12はアービタ18の競合制御の結果を受
けて、もしアービタ18によりデータ入力許可がされたな
ら、第１の通信路からデータを受取る。
また、データ入力手段12は、受取ったデータを空アド
レス先頭レジスタ16の蓄積しているビットパターンによ
り指定されるデータレジスタアレイ10のアドレスに書込
む。
また、データ入力手段12は、受取ったデータの持つビ
ットパターンのうち予め定められた位置にある１つもし
くは複数個のビットの内容（即ち、該データの持つ優先
順位）に従って選択した書込アドレスレジスタ141〜14n
と空アドレス先頭レジスタ16とを用いて管理情報書込み
ポート11aと管理情報読出ポート11bを通じて管理レジス
タアレイ11内部の管理レジスタ1141〜114mに蓄積されて
いる管理情報を更新する。
データ出力手段13は、アービタ18の競合制御の結果を
受けて、もしアービタ18によりデータ出力が許可された
ならば、バッファ装置の外部から与えられるビットパタ
ーン（即ち、出力するデータの優先順位）に従って選択
した読出アドレスレジスタ151〜15nの持つビットパター
ンをデータレジスタアレイ10のアドレスとして該データ
レジスタ10から該当データを取出し、これを第２の通信
路に出力する。
また、データ出力手段13は、前記選択した読出しアド
レスレジスタと空きアドレス最後尾レジスタ17とを用い
て管理情報書込ポート11aと管理情報読出しポート11bと
を通じて、管理レジスタアレイ11内部の管理レジスタ11
41〜114mに蓄積されている管理情報を更新する。
アービタ18は、第１の通信路からのデータ書込要求、
第２の通信路からのデータ読出要求が同時に発生した場
合に、どちらか一方の要求のみを受付ける競合制御を行
なう。
ここで説明する一実施例においては、データ書込要求
とデータ読出要求とが同時に発生した場合、データ読出
し要求を優先して受付けるようにしている。尚、データ
書込要求を優先して受付けることにしてもよい。
バッファ状態表示手段19は、空きアドレス先頭レジス
タ16と空きアドレス最後尾レジスタ17の蓄えているビッ
トパターンとを比較して該バッファ装置が新たにデータ
を受入れる記憶領域を持っているか否かを示すバッファ
フル信号をバッファ装置外部に表示する。
また、バッファ状態表示手段19は、同じ優先順位に対
応した書込アドレスレジスタと読出しアドレスレジスタ
の蓄えているビットパターン同志を比較し、データレジ
スタアレイ10上に仮想的に構成されるそれぞれの優先順
位に対応したFIFO機能付き記憶装置が出力できるデータ
を持っているか否かを示すバッファエンプティ信号をバ
ッファ装置外部に表示する。
タイミング生成手段1Aは、第１図に示したバッファ装
置の各ブロックが動作するに必要となるタイミングを各
ブロックに伝えるパルス列を作成するものである。該パ
ルス列は、例えば第２図に示した管理レジスタアレイ11
の構成例に現われる管理情報の書込みパルスや管理レジ
スタのクリアパルス等である。
本実施例のバッファ装置を使用する第１の通信路は、
バッファ装置にデータを渡す際にバッファ状態表示手段
19の示すバッファフル信号を参照し、該バッファ装置が
新たにデータを蓄積する記憶領域を持っていることを確
認した後入力要求信号を該バッファ装置に伝え、その後
アービタ18から入力許可信号を受取った後でデータ入力
手段12に該バッファ装置に蓄積したいデータを渡すこと
が望ましい（第11図参照）。
また、本実施例のバッファ装置を使用する第２の通信
路は、出力させたい優先順位に対応した仮想的なFIFO機
能付き記憶装置のバッファエンプティ情報を参照し、該
FIFO機能付き記憶装置が出力できるデータを持っている
ことを確認した後該出力したい優先順位を出力優先順位
表示信号で示して出力要求信号を該バッファ装置に伝
え、その後アービタ18からデータ出力表示信号でデータ
出力が行なわれるのを待って、データ出力手段13が出力
したデータを受取ることが望ましい（第12図参照）。
次に、本発明において、データレジスタアレイ10に複
数個のFIFO機能付き記憶装置を仮想的に構成する原理
を、第３図〜第10図を参照しながら説明する。
尚、これらの図において、HEADは空アドレス先頭レジ
スタ、TAILは空きアドレス最後尾レジスタ、RP1は読出
しアドレスレジスタ1,RP2は読出アドレスレジスタ2,WP1
は書込アドレスレジスタ1,WP2は書込アドレスレジスタ
２をそれぞれ示すものである。
また、図中において管理レジスタ同志を結ぶ矢印はポ
インタチェーンを示すものである。
第３図〜第10に示される実施例では、読出しアドレス
レジスタと書込みアドレスレジスタとの組が２組用意さ
れており、FIFO機能付き記憶装置が２個データレジスタ
アレイ10上に仮想的に構成されている。この場合、ポイ
ンタチェーンも２組用意されている。
第３図〜第10図では或るアドレスを持つデータレジス
タと、該データレジスタに対応して設けられ同じアドレ
スを持つ管理レジスタとは組にして記述されている。
管理レジスタ，読出アドレスレジスタ，書込アドレス
レジスタ，空きアドレス先頭レジスタ，空きアドレス最
後尾レジスタは、データレジスタと管理レジスタとの組
へのポインタとして使用できるように、データレジスタ
に付けられたアドレスを１つ蓄積できる長さを有する。
ここで、アドレスのうち、全て二進数の０であるビッ
トパターンは、データレジスタと管理レジスタの組のア
ドレスとしては使用しないものとする。
第３図〜第10図では、管理レジスタ，読出アドレスレ
ジスタ，書込アドレスレジスタ，空きアドレス先頭レジ
スタ，空きアドレス最後尾レジスタ内に全て二進数の０
であるビットパターンが蓄積されているとき、即ち指し
示すデータレジスタと管理レジスタの組が無いときに
は、それらのレジスタを示す箱の中に斜線を置くことと
する。
第３図は、本発明の一実施例のバッファ装置内部の或
る時点の状態を模式的に示した図である。
仮想的に構成されたFIFO機能を持つ記憶装置は、読出
レジスタWP1,WP2によりその始まりが指し示され、管理
レジスタ同志を結ぶ矢印によって示されるポインタチェ
ーンによりその全体が表示される。
書込みアドレスレジスタWP1,WP2は、このポインタチ
ェーンの終了する、即ち管理レジスタがどこも指さな
い、データレジスタと管理レジスタの組を指し示してい
る。
また、データを蓄積していないデータレジスタは、仮
想的に構成されたFIFO機能を持つ記憶装置と同様、管理
レジスタ同志を矢印で結んで示されるポインタチェーン
によって管理されている。
該ポインタチェーンの始まりを指し示すのが空きアド
レス先頭レジスタHEADであり、終りを指し示すのが空き
アドレス最後尾レジスタTAILである。
第４図は、本発明の一実施例のバッファ装置に、新し
いデータを入力する場合の動作を説明する図である。
まず、入力データを空きアドレス先頭レジスタHEADの
指し示すデータレジスタに入力する。（ステップ）。
次に、空きアドレス先頭レジスタHEADの示す管理レジ
スタの内容を空きアドレス先頭レジスタHEADに移す（ス
テップ）。
その後、ステップでの空きアドレス先頭レジスタHE
ADの内容を、入力データの持つ優先順位に従って選択さ
れた書込みアドレスレジスタWP1と、ステップまでに
書込みアドレスレジスタWP1が指し示していた管理レジ
スタに移す（ステップ）。
最後にステップで空きアドレス先頭レジスタHEADが
指し示していた管理レジスタをクリアし、該管理レジス
タがどこも指さないようにする（ステップ）。
以上の動作により、バッファ装置に新しいデータを入
力することができる。
第５図は、本発明の一実施例であるバッファ装置か
ら、データを出力する場合の動作を説明する図である。
まず、外部から指定された優先順位に従って選択され
た読出しアドレスレジスタRP2の指し示すデータレジス
タからデータを出力する（ステップ）。
次に、該選択した読出しアドレスレジスタRP2の指し
示す管理レジスタの内容を該選択した読出しアドレスレ
ジスタRP2に移す（ステップ）。
その後、該選択した読出しアドレスレジスタRP2のス
テップの内容を、空きアドレス最後尾レジスタTAILの
指し示している管理レジスタと空きアドレス最後尾レジ
スタTAILに移す（ステップ）。
最後に、該選択した読出しアドレスレジスタRP2がス
テップで指し示していた管理レジスタをクリアする
（ステップ）。
以上の動作によりバッファ装置からデータの出力を行
なうことができる。
尚、第４図，第５図で示した本発明の一実施例のバッ
ファ装置においては、管理レジスタアレイ11に管理情報
書込みポート11aと管理情報読出しポート11bとを有し、
これらのポートは異なるアドレスが与えられたならば同
時に独立に動作できることから、各レジスタに新たに蓄
積するビットパターンをそれらのレジスタへの書込み無
しに与えることができ、よって該バッファ装置の動作の
各ステップは同時に実行されるものであることを注意し
ておく。この特性より、管理情報の高速な書き換えが可
能となる。
ところで、第３図に示した本発明の一実施例であるバ
ッファ装置の内部状態をより完全に説明するためには、
バッファ装置へのデータの書込み時に １）データを加えるポインタチェーンがエンプティであ
る場合と、 ２）データレジスタの空領域を管理するポインタチェー
ンがエンティブになる場合と、 についてもさらに別の動作説明を行なう必要がある。
データを加えるポインタチェーンがエンプティである
場合の動作を第６図に示す。データを加えるポインタチ
ェーンがエンプティであることは、該ポインタチェーン
の先頭と最後尾をそれぞれ指し示す読出しアドレスレジ
スタRP1と書込アドレスレジスタWP1とに全て二進数の０
であるビットパターンが蓄えられていることにより表現
されている。
バッファ状態表示手段19は、この状態を検出して仮想
的に構成されているFIFO機能付き記憶装置がデータを蓄
積していないことを知り、その旨を外部に表示する。
データを加えるポインタチェーンがエンプティである
場合のデータ入力手順と第４図に示したデータ入力手順
とはステップが異なる。
即ち、データを加えるポインタチェーンがエンプティ
である場合、ステップにおいて、ステップでの空き
アドレス先頭レジスタHEADの内容を、入力データの持つ
優先順位に従って選択された書込みアドレスレジスタWP
1だけでなく、読出しアドレスレジスタRP1にも移す（ス
テップ′）必要がある。
データレジスタの空領域を管理するポインタチェーン
がエンプティになる場合の動作を第７図に示す。
データレジスタの空領域を管理するポインタチェーン
がエンプティになる場合のデータ入力手順と第４図に示
したデータ入力手順とはステップが異なる。
即ち、空きアドレス先頭レジスタの指し示す管理レジ
スタHEADの内容が全て０のビットパターンであるなら、
ステップにおいて、該管理レジスタの内容を空きアド
レス先頭レジスタHEADだけでなく、空きアドレス最後尾
レジスタTAILにも移す（ステップ′）必要がある。
上述のように、第６図に示したデータ入力手順におい
ては入力されたデータにより選択された読出アドレスレ
ジスタRP1、第７図に示したデータ入力手順においては
空きアドレス最後尾ポインタTAILに対してビットパター
ンを書込む必要がある。
これらのデータの書込みは、データ入力手段12が書込
みビットパターンと該ビットパターンを書込むレジスタ
を指定する情報をデータ出力手段13に渡して依頼するも
のとしてもよい。
尚、第６図と第７図に示したデータ入力手順において
も、各レジスタに新たに蓄積するビットパターンをそれ
らのレジスタへの書込み無しに与えることができ、よっ
て該バッファ装置の動作の各ステップは同時に実行され
るものであることを注意しておく。
更に、第３図に示した本発明の一実施例であるバッフ
ァ装置の内部状態をより完全に説明するためには、バッ
ファ装置からのデータ出力時に、 ３）データを取出すポインタチェーンがエンプティにな
る場合と、 ４）データレジスタの空領域を管理するポインタチェー
ンがエンプティである場合と、 についてもさらに別に動作説明を行なう必要がある。
データを取出すポインタチェーンがエンプティになる
場合の動作を第８図に示す。
データを取出すポインタチェーンがエンプティになる
場合のデータ出力手順と第５図に示したデータ出力手順
とはステップが異なる。
即ち、選択された読出アドレスレジスタRP1の指し示
す管理レジスタに全て０のビットパターンが蓄積されて
いたなら、該選択された読出しアドレスレジスタRP1だ
けではなく、該読出しアドレスレジスタRP1に対応した
書込みアドレスレジスタWP1にも該管理レジスタの内容
を移す（ステップ′）必要がある。
データレジスタの空領域を管理するポインタチェーン
がエンプティである場合の動作を第９図に示す。
データレジスタアレイ10に空領域が無い場合は、該バ
ッファ装置は新たなデータを入力できない。このため、
該バッファ装置の状態はフルである。この状態のとき、
空きアドレス先頭レジスタと空アドレス最後尾レジスタ
TAILには全て０のビットパターンが蓄積されている。
バッファ状態表示手段19は、空きアドレス先頭レジス
タと空きアドレス最後尾レジスタTAILに全て０のビット
パターンが蓄積されていることを検出して、該バッファ
装置の状態がフルであることを外部に表示する。
データレジスタアレイ10に空領域が無い場合のデータ
出力手順と第５図に示したデータ出力手順とはステップ
が異なる。即ち、データレジスタアレイ10に空領域が
無い場合、選択した読出アドレスレジスタRP1のステッ
プでの内容を空きアドレス最後尾レジスタTAILだけで
はなく、空きアドレス先頭レジスタHEADにも（ステップ
′）移す。
上述のように、第８図に示したデータ出力手順におい
ては外部から選択された書込アドレスレジスタWP1、第
９図に示したデータ出力手順においては空きアドレス先
頭レジスタHEADに対してビットパターンを書込む必要が
ある。
これらのデータの書込みは、データ出力手段13が書込
むビットパターンと該ビットパターンを書込むレジスタ
を指定する情報をデータ入力手段12に渡して依頼するも
のとしてもよい。
尚、第８図と第９図に示したデータ出力手順において
も、各レジスタに新たに蓄積するビットパターンをそれ
らのレジスタへの書込み無しに与えることができ、よっ
て該バッファ装置の各ステップは同時に実行されるもの
であることを注意しておく。
第10図は本発明の一実施例のバッファ装置内部にデー
タが全く蓄積されてない初期状態を模式的に示した図で
ある。
仮想的に構成されたFIFO機能を持つ記憶装置は、デー
タが全く蓄積されていない状態では、データレジスタの
全てがデータを蓄積していないデータレジスタで構成さ
れており、全てのデータレジスタが空きアドレス先頭レ
ジスタHEADと空きアドレス最後尾レジスタTAILによって
始まりと終りが指し示されるポインタチェーンによって
管理されており、読出しアドレスレジスタRP1,RP2と書
込アドレスレジスタWP1,WP2の組は、両方とも全て二進
数の０であるビットパターンが蓄積されている。
本発明の一実施例であるバッファ装置をパケット交換
システムやATMによる通信システムの通信路に用いる場
合、該バッファ装置に一旦蓄積されているデータは該パ
ケット交換システムで通信に用いられるパケットもしく
はATMによる通信システムのセルとなる。
この場合の優先順位クラスは、該パケット交換システ
ムの扱うパケットもしくはセルの向う方向を示す情報で
あるとしてもよい。この場合、優先順位に対応する方路
がパケット又はセルを出力できるようになって時点で該
バッファ装置からパケットもしくはセルを出力する手段
をバッファ装置の出力部に接続したなら、該バッファ装
置はパケットスイッチもしくはセルスイッチと見做すこ
ともできる。
更に、ATMによる通信システムにおいて、該バッファ
装置を、該バッファ装置の入力部に複数の通信路から到
着するセルを集線して入力し、該バッファ装置の優先順
位クラスはセルの向う方路を示す情報であるとし、更に
優先順位に対応する方路がパケット又はセルを出力でき
るようになった時点で該バッファ装置からパケットもし
くはセルを出力する手段をバッファ装置の出力部に接続
したならば、ATMによる通信システムで使用されるセル
スイッチのうちの共通バッファ方式として良く知られて
いるクラスに属するセルスイッチとなる。
更に、本発明によるバッファ装置は、特願昭63−6710
6号で本発明者等の一人が開示したパケット交換システ
ムに使用するバッファ装置としても使用できる。
［発明の効果］ 以上説明したように、本発明によると、各データ種別
に対応する仮想FIFOスタックのポインタチェーン長はそ
のスタックに格納されるデータ個数に応じて適宜に伸長
又は短縮され、またデータレジスタアレイ内で実際に使
用されるデータレジスタの個数又は全データ種別の総ポ
インタチェーンに対応して増減するため、バッファ装置
の扱うデータの持つ優先順位が特定の優先順位に偏った
場合にもデータレジスタアレイの領域は全て有効に使用
できる。このため、本発明によると、効率的に記憶領域
を使用することができるバッファ装置を提供することが
できる。
また、実施例に示されるように、空領域の管理にもデ
ータを蓄積する記憶領域と同じ記憶領域を使用すれば、
さらに少ないハード規模で優先順位付きバッファ装置を
構成できる。
【図面の簡単な説明】
第１図は本発明の一実施例であるバッファ装置の構成を
示すブロック図、第２図は第１図に示したバッファ装置
の構成のうち、管理レジスタアレイの構成を示すブロッ
ク図、第３図〜第10図は本発明において１つの記憶領域
に複数個のFIFO付き記憶装置を仮想的に構成する原理を
説明する図、第11図は本実施例のバッファ装置を使用す
る第１の通信路の動作を説明する図、第12図は本実施例
のバッファ装置を使用する第２の通信路の動作を説明す
る図である。 10……データレジスタアレイ 11……管理レジスタアレイ 12……データ入力手段 13……データ出力手段 141〜14n……書込アドレスレジスタ 151〜15n……読出アドレスレジスタ 16……空きアドレス先頭レジスタ 17……空きアドレス最後尾レジスタ 18……アービタ
フロントページの続き (56)参考文献 特開 昭63−67848（ＪＰ，Ａ) 特開 昭63−232544（ＪＰ，Ａ) 特開 平２−1669（ＪＰ，Ａ) 特開 平１−236843（ＪＰ，Ａ) 電子情報通信学会春季全国大会講演論 文集，分冊３，（1990−３−５），Ｂ− 468 Ｐ．３−46

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】優先度を示す情報を付与されたデータを受
    信し、一旦保持し、送出するバッファ装置であって、 一旦保持されるデータの為に設けられた複数のデータレ
    ジスタを含むデータレジスタアレイと、 複数の優先度のそれぞれ及び空データレジスタに対応し
    て、データレジスタアレイの中に複数のFIFOのキューを
    作成するためのポインタチェーンを含む管理情報を保持
    する管理レジスタアレイと、 それぞれの優先度に対応するFIFOキューに対応する書込
    アドレスレジスタ手段と、 それぞれの優先度に対応するFIFOキューに対応する読出
    アドレスレジスタ手段と、 空データレジスタから構成される空データレジスタFIFO
    に対応する空アドレス先頭レジスタ手段と、 空データレジスタから構成される空データレジスタFIFO
    に対応する空アドレス最後尾レジスタ手段と、 新しいデータを受け取り、空データレジスタFIFOから空
    データレジスタをデキューし、該データを該デキューし
    たデータレジスタに書き込み、優先度に対応したFIFOキ
    ューにエンキューするデータ入力手段と、 外部から指示された優先度情報に対応するFIFOキューか
    らデータレジスタをデキューし、該データレジスタに含
    まれるデータを出力するとともに、該データレジスタを
    空データレジスタFIFOにエンキューするデータ出力手段
    と、からなり、 前記管理レジスタアレイが２ポートRAMで構成され、 データ入力手段によるデータ入力時に発生する、前記管
    理レジスタアレイの１つのエントリから空アドレス先頭
    レジスタ手段への管理情報の転送と、該空アドレス先頭
    レジスタ手段から管理レジスタアレイの別のエントリへ
    の管理情報の転送をほぼ同時に行ない、 前記データ出力手段によるデータ出力時に発生する、前
    記管理レジスタアレイの１つのエントリから１つの読出
    アドレスレジスタ手段への管理情報の転送と、該１つの
    読出アドレスレジスタ手段から管理レジスタアレイの別
    のエントリへの管理情報の転送をほぼ同時に行うことを
    特徴とするバッファ装置。
  2. 【請求項２】前記優先度情報が、ATMスイッチの出力路
    情報となっていることを特徴とする特許請求の範囲第１
    項記載のバッファ装置。
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DE69030392T DE69030392T2 (de) 1989-01-10 1990-01-10 Zur Kommunikation in asynchroner Übertragungsart geeignetes Puffergerät
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2642214B1 (fr) * 1988-12-30 1992-11-20 Cit Alcatel Systeme de detection d'ecrasement de donnees dans une memoire tampon, notamment pour un commutateur de donnees
GB8921653D0 (en) * 1989-09-26 1989-11-08 Lucas Ind Plc Interface circuit
DE68925696D1 (de) * 1989-12-22 1996-03-28 Ibm Elastischer konfigurierbarer Pufferspeicher zum Puffern von asynchronen Daten
JP2572292B2 (ja) * 1990-05-14 1997-01-16 株式会社小松製作所 非同期データ伝送装置
JPH04165866A (ja) * 1990-10-30 1992-06-11 Nec Corp バッファメモリ回路
EP0496922B1 (de) * 1991-01-31 1996-04-03 Siemens Nixdorf Informationssysteme Aktiengesellschaft Verfahren und Schaltungsanordnung zur Steuerung der Daten- übertragung zwischen einem von mehreren Ein-/Ausgabemodulen und einer anderen Einheit einer Datenverarbeitungsanlage
DE59105393D1 (de) * 1991-02-01 1995-06-08 Siemens Ag Verfahren zur Überwachung und Glättung von Datenströmen, die nach einem asynchronen Übertragungsverfahren übertragen werden.
JPH04314235A (ja) * 1991-04-12 1992-11-05 Mitsubishi Electric Corp セル交換装置
EP0519563A3 (en) * 1991-06-21 1997-08-27 Koninkl Philips Electronics Nv System for converting synchronous time-division-multiplex signals into asynchronous time-division data packets
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5233606A (en) * 1991-08-02 1993-08-03 At&T Bell Laboratories Arrangement for controlling shared-buffer-memory overflow in a multi-priority environment
DE69230204T2 (de) * 1991-08-16 2000-02-10 Fujitsu Ltd., Kawasaki Pufferspeicher und Verwaltungsverfahren dafür
US5426639A (en) * 1991-11-29 1995-06-20 At&T Corp. Multiple virtual FIFO arrangement
US5644748A (en) * 1992-01-30 1997-07-01 Fujitsu Limited Processor system including an index buffer circuit and a translation look-aside buffer control circuit for processor-to-processor interfacing
US5440691A (en) * 1992-02-27 1995-08-08 Digital Equipment Corporation, Pat. Law Group System for minimizing underflowing transmit buffer and overflowing receive buffer by giving highest priority for storage device access
JP3730252B2 (ja) * 1992-03-31 2005-12-21 トランスメタ コーポレイション レジスタ名称変更方法及び名称変更システム
EP0638183B1 (en) 1992-05-01 1997-03-05 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
US5278828A (en) * 1992-06-04 1994-01-11 Bell Communications Research, Inc. Method and system for managing queued cells
US5287347A (en) * 1992-06-11 1994-02-15 At&T Bell Laboratories Arrangement for bounding jitter in a priority-based switching system
US5502821A (en) * 1992-06-29 1996-03-26 Xerox Corporation Method of determining devices requesting the transfer of data signals on a bus
US5299196A (en) * 1992-11-12 1994-03-29 International Business Machines Corporation Distributed address decoding for bus structures
US5289470A (en) * 1992-12-14 1994-02-22 International Business Machines Corp. Flexible scheme for buffer space allocation in networking devices
WO1994016384A1 (en) 1992-12-31 1994-07-21 Seiko Epson Corporation System and method for register renaming
US5628021A (en) * 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5604912A (en) * 1992-12-31 1997-02-18 Seiko Epson Corporation System and method for assigning tags to instructions to control instruction execution
JPH06250970A (ja) * 1993-02-26 1994-09-09 Toshiba Corp メモリ制御装置
US6738357B1 (en) * 1993-06-09 2004-05-18 Btg International Inc. Method and apparatus for multiple media digital communication system
DE69432524T2 (de) * 1993-06-09 2004-04-01 Btg International Inc. Verfahren und vorrichtung für ein digitales multimediakommunikationssystem
EP0632625B1 (en) * 1993-06-30 1996-10-30 International Business Machines Corporation Programmable high performance data communication adapter for high speed packet transmission networks
US5513224A (en) * 1993-09-16 1996-04-30 Codex, Corp. Fill level indicator for self-timed fifo
CA2135681C (en) * 1993-12-30 2000-01-18 Srinivas V. Makam System and method for directly accessing long-term memory devices
CA2143495A1 (en) * 1994-03-21 1995-09-22 Rasoul M. Oskouy Method and apparatus for reordering incoming interleaved asynchronous transfer mode cells
US5583861A (en) * 1994-04-28 1996-12-10 Integrated Telecom Technology ATM switching element and method having independently accessible cell memories
US6151301A (en) * 1995-05-11 2000-11-21 Pmc-Sierra, Inc. ATM architecture and switching element
CA2151293C (en) * 1994-06-10 2006-04-04 Harris Corporation Improvements in or relating to integrated network switch with variable functions
US6049802A (en) * 1994-06-27 2000-04-11 Lockheed Martin Corporation System and method for generating a linked list in a computer memory
US5608889A (en) * 1994-08-17 1997-03-04 Ceridian Corporation DNA controller with wrap-around buffer mode
US5619500A (en) * 1994-09-01 1997-04-08 Digital Link Corporation ATM network interface
US5513318A (en) * 1994-12-28 1996-04-30 At&T Corp. Method for built-in self-testing of ring-address FIFOs
US5854898A (en) 1995-02-24 1998-12-29 Apple Computer, Inc. System for automatically adding additional data stream to existing media connection between two end points upon exchange of notifying and confirmation messages therebetween
US5838915A (en) * 1995-06-21 1998-11-17 Cisco Technology, Inc. System for buffering data in the network having a linked list for each of said plurality of queues
US5872769A (en) * 1995-07-19 1999-02-16 Fujitsu Network Communications, Inc. Linked list structures for multiple levels of control in an ATM switch
JP2000501897A (ja) * 1995-07-19 2000-02-15 フジツウ ネットワーク コミュニケーションズ，インコーポレイテッド リンクスケジューリング
JP2000501901A (ja) * 1995-07-19 2000-02-15 フジツウ ネットワーク コミュニケーションズ，インコーポレイテッド 通信交換機内のデータセルのマッピング
JP2001519973A (ja) * 1995-07-19 2001-10-23 フジツウ ネットワーク コミュニケーションズ，インコーポレイテッド 共用バッファへの優先度付きアクセス
US5657289A (en) * 1995-08-30 1997-08-12 Micron Technology, Inc. Expandable data width SAM for a multiport RAM
WO1997010656A1 (en) * 1995-09-14 1997-03-20 Fujitsu Network Communications, Inc. Transmitter controlled flow control for buffer allocation in wide area atm networks
US5982772A (en) * 1995-11-06 1999-11-09 Sun Microsystems, Inc. Cell interface block partitioning for segmentation and re-assembly engine
US5757771A (en) * 1995-11-14 1998-05-26 Yurie Systems, Inc. Queue management to serve variable and constant bit rate traffic at multiple quality of service levels in a ATM switch
IT1277692B1 (it) * 1995-12-22 1997-11-11 Italtel Spa Dispositivo di memorizzazione fifo e di commutazione a buffer condiviso per reti di connessione in tecnica atm
WO1997026737A1 (en) * 1996-01-16 1997-07-24 Fujitsu Limited A reliable and flexible multicast mechanism for atm networks
US6201807B1 (en) * 1996-02-27 2001-03-13 Lucent Technologies Real-time hardware method and apparatus for reducing queue processing
US5819111A (en) * 1996-03-15 1998-10-06 Adobe Systems, Inc. System for managing transfer of data by delaying flow controlling of data through the interface controller until the run length encoded data transfer is complete
US5748905A (en) * 1996-08-30 1998-05-05 Fujitsu Network Communications, Inc. Frame classification using classification keys
US6487207B1 (en) 1997-02-26 2002-11-26 Micron Technology, Inc. Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology
US6021133A (en) * 1997-03-07 2000-02-01 Advanced Micro Devices Inc. Communication processing method using a buffer array as a virtually circular buffer
CN1190081C (zh) * 1997-03-17 2005-02-16 松下电器产业株式会社 发送和接收动态图像数据的方法及其设备
FR2763410B1 (fr) 1997-05-13 1999-07-23 Fihem Dispositif de tri d'elements de donnees a arbre binaire et espaceur atm comportant un tel dispositif
FR2763448B1 (fr) * 1997-05-13 1999-07-16 Fihem Espaceur de cellules atm
JP3434670B2 (ja) * 1997-05-21 2003-08-11 沖電気工業株式会社 帯域管理装置
US6178471B1 (en) 1998-07-21 2001-01-23 International Business Machines Corporation Method of sharing buffers for the streaming of unchanged data
DE19904084B4 (de) 1999-02-02 2008-12-11 Force Computers Gmbh Computer
US6401145B1 (en) * 1999-02-19 2002-06-04 International Business Machines Corporation Method of transferring data using an interface element and a queued direct input-output device
US6345329B1 (en) * 1999-02-19 2002-02-05 International Business Machines Corporation Method and apparatus for exchanging data using a queued direct input-output device
US6339803B1 (en) * 1999-02-19 2002-01-15 International Business Machines Corporation Computer program product used for exchange and transfer of data having a queuing mechanism and utilizing a queued direct input-output device
US6345324B1 (en) * 1999-02-19 2002-02-05 International Business Machines Corporation Apparatus for transferring data using an interface element and a queued direct input-output device
US6510479B1 (en) 1999-09-15 2003-01-21 Koninklijke Philips Electronics N.V. Transmit pre-arbitration scheme for a can device and a can device that implements this scheme
JP3831189B2 (ja) * 2000-09-29 2006-10-11 富士通株式会社 回転制御方法及び記憶装置
US6789143B2 (en) * 2001-09-24 2004-09-07 International Business Machines Corporation Infiniband work and completion queue management via head and tail circular buffers with indirect work queue entries
US7346739B1 (en) * 2004-11-19 2008-03-18 Xilinx, Inc. First-in-first-out memory system and method for providing same
US20080265918A1 (en) * 2007-04-24 2008-10-30 Protos Electronics, Inc. Object-clamping lid subassembly of a test socket for testing electrical characteristics of an object

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2559286B1 (fr) * 1984-01-16 1987-03-27 Inst Nat Rech Inf Automat Machine de traitement de l'information pour l'interpretation de langages de programmation logique
US4833655A (en) * 1985-06-28 1989-05-23 Wang Laboratories, Inc. FIFO memory with decreased fall-through delay
US4751675A (en) * 1985-08-19 1988-06-14 American Telephone And Telegraph Company, At&T Bell Laboratories Memory access circuit with pointer shifting network
JPS63232544A (ja) * 1987-03-19 1988-09-28 Fujitsu Ltd 多チヤンネルパケツト化方式
US4839866A (en) * 1987-05-29 1989-06-13 Texas Instruments Incorporated Cascadable first-in, first-out memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
電子情報通信学会春季全国大会講演論文集，分冊３，（１９９０−３−５），Ｂ−４６８ Ｐ．３−４６

Also Published As

Publication number Publication date
US5083269A (en) 1992-01-21
EP0378195A2 (en) 1990-07-18
DE69030392T2 (de) 1997-08-14
EP0378195B1 (en) 1997-04-09
EP0378195A3 (en) 1992-03-18
JPH02184141A (ja) 1990-07-18
DE69030392D1 (de) 1997-05-15

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