JP2730129B2 - Thin film transistor - Google Patents
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えば液晶テレビの液晶表示装置等にスイ
ッチング素子として使用される薄膜トランジスタに関す
る。Description: TECHNICAL FIELD The present invention relates to a thin film transistor used as a switching element in a liquid crystal display device of a liquid crystal television, for example.
近年、液晶テレビ等に使用される液晶表示装置として
は、高コントラスト及び高時分割駆動が要求されるため
に、アクティブマトリクス型を用いることが提案されて
いる。このアクティブマトリクス型の液晶表示装置は、
画素となる透明電極及びこの透明電極に接続されたスイ
ッチング素子をマトリクス状に複数配列した基板と、こ
の基板に配列された複数の透明電極に対向する他方の透
明電極を設けた対向基板と、これらの基板間に封入され
た液晶とを備えている。そして、上記のスイッチング素
子として、薄膜トランジスタを用いることが提案されて
いる。In recent years, as a liquid crystal display device used for a liquid crystal television or the like, it has been proposed to use an active matrix type since a high contrast and a high time division drive are required. This active matrix type liquid crystal display device
A substrate in which a plurality of transparent electrodes serving as pixels and switching elements connected to the transparent electrodes are arranged in a matrix, a counter substrate provided with the other transparent electrode opposed to the plurality of transparent electrodes arranged on the substrate, And a liquid crystal sealed between the substrates. Then, it has been proposed to use a thin film transistor as the switching element.
従来のスタガ型の薄膜トランジスタの断面構造を第２
図に示す。The cross-sectional structure of a conventional staggered thin film transistor
Shown in the figure.
同図において、絶縁性基板１上には、ソース及びドレ
イン電極２、３が設けられ、その上にオーミックコンタ
クト用のn+−ａ−Si（n+アモルファスシリコン）層４が
形成され、そしてその上を覆って半導体層としてのａ−
Si層５が形成されている。更に、このａ−Si層５上に
は、ゲート絶縁層６を介し、ソース電極２の上方からド
レイン電極３の上方へかけてゲート電極７が設けられて
いる。Referring to FIG. 1, source and drain electrodes 2 and 3 are provided on an insulating substrate 1, and an n + -a-Si (n + amorphous silicon) layer 4 for ohmic contact is formed thereon. A- as a semiconductor layer
The Si layer 5 is formed. Further, a gate electrode 7 is provided on the a-Si layer 5 from above the source electrode 2 to above the drain electrode 3 via the gate insulating layer 6.
ところで、上述したスタガ型薄膜トランジスタを製造
する工程において、ゲート絶縁膜６上にゲート電極７を
形成する際にパターニング精度の限界から、ソース及び
ドレイン電極2,3間のチャネル領域上にのみに形成する
ことは困難であり、ゲート電極７をチャネル領域より広
く形成せざるをえない。すると、ゲート電極７とソース
及びドレイン電極2,3とのオーバラップが生じる。By the way, in the above-mentioned step of manufacturing the staggered thin film transistor, when forming the gate electrode 7 on the gate insulating film 6, due to the limitation of patterning accuracy, the gate electrode 7 is formed only on the channel region between the source and drain electrodes 2 and 3. This is difficult, and the gate electrode 7 must be formed wider than the channel region. Then, the gate electrode 7 and the source and drain electrodes 2 and 3 overlap.
このオーバラップ部分があると、その部分に寄生容量
Ｃが生じ、この寄生容量Ｃを介してゲート信号がドレイ
ン側にリークしてしまうという問題が起こる。また、オ
ーバラップ部分では、ゲート電極７とソース電極２との
間、或いはゲート電極７とドレイン電極３との間で、短
絡が生じやすいという問題もある。If there is such an overlapped portion, a parasitic capacitance C is generated in the overlapped portion, and a problem occurs that a gate signal leaks to the drain side via the parasitic capacitance C. In addition, there is a problem that a short circuit easily occurs between the gate electrode 7 and the source electrode 2 or between the gate electrode 7 and the drain electrode 3 in the overlapping portion.
本発明は、上記従来の問題点に鑑みてなされたもので
あり、その目的は、ゲート電極とソース及びドレイン電
極とのオーバラップ部分に生じる寄生容量を低減させ、
かつ短絡を防止することのできる薄膜トランジスタを提
供することにある。The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to reduce a parasitic capacitance generated in an overlapping portion between a gate electrode and a source / drain electrode,
Another object of the present invention is to provide a thin film transistor capable of preventing a short circuit.
この発明の薄膜トランジスタは、チャネル領域並びに
このチャネル領域の両端にそれぞれ位置するソース領域
及びドレイン領域を有し、少なくとも１層以上からなる
半導体部と、前記半導体部の前記ソース領域及び前記ド
レイン領域にそれぞれ接続されたソース電極及びドレイ
ン電極と、この半導体部の一面上または前記ソース電極
及びドレイン電極上並びに半導体部上、に形成されたゲ
ート絶縁膜と、このゲート絶縁膜上に、前記ソース電極
及び前記ドレイン電極と自己整合的に、形成された絶縁
膜と、これら絶縁膜上、及び前記ゲート絶縁膜のうち前
記半導体部のチャネル領域に対応する領域上、に形成さ
れたゲート電極と、を具備することを特徴とするもので
ある。The thin film transistor according to the present invention has a channel region and a source region and a drain region located at both ends of the channel region, respectively, and a semiconductor portion including at least one layer, and the source region and the drain region of the semiconductor portion, respectively. A source electrode and a drain electrode connected thereto, a gate insulating film formed on one surface of the semiconductor portion or on the source electrode and the drain electrode and the semiconductor portion, and the source electrode and the source electrode on the gate insulating film. An insulating film formed in self-alignment with the drain electrode; and a gate electrode formed on the insulating film and on a region of the gate insulating film corresponding to a channel region of the semiconductor portion. It is characterized by the following.
以下、本発明の実施例について、図面を参照しながら
説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の薄膜トランジスタを製造する方法
の一実施例を示す製造工程図であり、第２図と同様に、
スタガ型の薄膜トタンジスタの製造工程を示した。FIG. 1 is a manufacturing process diagram showing one embodiment of a method for manufacturing a thin film transistor of the present invention. As shown in FIG.
The manufacturing process of the staggered thin film transistor is shown.
まず第１図（ａ）に示すように、例えばガラスや石英
等の透明な絶縁性基板１の上面に、Cr（クロム）等の金
属材料からなるソース及びドレイン電極２、３をスパッ
タリングや真空蒸着等により堆積し、続いてその上にオ
ーミックコンタクト用のn+−ａ−Si層４をプラズマCVD
法等により堆積した後、これらをフォトリソグラフィ法
を用いて一括にパターニングすることによりソース及び
ドレイン電極２、３とn+−ａ−Si層４を形成する。First, as shown in FIG. 1A, source and drain electrodes 2 and 3 made of a metal material such as Cr (chromium) are formed on a transparent insulating substrate 1 such as glass or quartz by sputtering or vacuum deposition. And then an n + -a-Si layer 4 for ohmic contact is formed thereon by plasma CVD.
After these are deposited by a method or the like, these are collectively patterned by using a photolithography method to form the source and drain electrodes 2 and 3 and the n + -a-Si layer 4.
次に、上記のn+−ａ−Si層４上を含む基板１の全面に
ａ−Si半導体層５と、SiN（窒化シリコン）からなる第
１、第２の絶縁層11、12をプラズマCVD法等により順次
堆積させた後、これらをフォトリソグラフィ法を用いて
一括でパターニングする。Next, an a-Si semiconductor layer 5 and first and second insulating layers 11 and 12 made of SiN (silicon nitride) are formed on the entire surface of the substrate 1 including the above n + -a-Si layer 4 by plasma CVD. After these are sequentially deposited by a method or the like, they are collectively patterned using a photolithography method.
ここで、第１、第２の絶縁層11、12を堆積させる際、
それぞれの厚さは、3000〜4000Å程度である。また、そ
の堆積の際に、第１、第２の絶縁層11、12の組成を調整
して、後述するエッチング工程（第１図（ｃ）参照）に
おけるエッチング速度が、第１の絶縁層11と第２の絶縁
層12で、例えば１対10程度になるようにする。即ち、前
記第１、第２の絶縁層11、12としてSiN膜をプラズマCVD
法により堆積し、後の工程として後述するようなバッフ
ァフッ酸を用いてウェットエッチングを施す場合に、堆
積の際のガスとしてSiH4（シラン）、NH3（アンモニ
ア）及びN2（窒素）を使用し、これらのガスの流量を第
１の絶縁層11よりも第２の絶縁層12の方がＮの割合が過
剰になるようにすることにより、第１の絶縁層11よりも
第２の絶縁層12の方のエッチング速度が遥かに速くなる
ようにする。Here, when depositing the first and second insulating layers 11 and 12,
Each thickness is about 3000 to 4000 mm. Further, at the time of the deposition, the composition of the first and second insulating layers 11 and 12 is adjusted so that the etching rate in an etching step (see FIG. And the second insulating layer 12, for example, about 1:10. That is, SiN films are formed as the first and second insulating layers 11 and 12 by plasma CVD.
When performing wet etching using buffered hydrofluoric acid as described later as a later step, SiH 4 (silane), NH 3 (ammonia), and N 2 (nitrogen) are used as gases for the deposition. By using these gases and controlling the flow rates of these gases so that the ratio of N is larger in the second insulating layer 12 than in the first insulating layer 11, the flow rate of the second insulating layer 11 is larger than that of the first insulating layer 11. The etching rate of the insulating layer 12 is set to be much higher.
次に、上記第２の絶縁層12上を含む全面にポジ型のフ
ォトレジストを塗布した後、このフォトレジストに対し
て絶縁性基板１の裏面から露光を施す。この際、ソース
及びドレイン電極２、３は光を通さないので、上記フォ
トレジストのうち、ソース及びドレイン電極２、３と対
応する部分に影ができる。その後、フォトレジストを現
像して露光部分を除去することにより、第１図（ｂ）に
示すように、ソース及びドレイン電極２、３と同一パタ
ーンのフォトレジスト13を第２の絶縁層12上に残す。な
お、上記の裏面露光の際、光が十分にフォトレジストに
到達するように、ａ−Si層５を十分に薄く形成しておく
ことが望ましい。Next, after a positive photoresist is applied to the entire surface including the second insulating layer 12, the photoresist is exposed from the back surface of the insulating substrate 1. At this time, since the source and drain electrodes 2 and 3 do not transmit light, shadows are formed on portions of the photoresist corresponding to the source and drain electrodes 2 and 3. Thereafter, by developing the photoresist and removing the exposed portions, a photoresist 13 having the same pattern as the source and drain electrodes 2 and 3 is formed on the second insulating layer 12 as shown in FIG. leave. It is desirable that the a-Si layer 5 be formed sufficiently thin so that light can sufficiently reach the photoresist during the backside exposure.
続いて、第１図（ｃ）に示すように、上記フォトレジ
スト13をマスクとして第２の絶縁層12にエッチングを施
すことにより、第２の絶縁層12のうち、チャネル領域上
方の部分のみを除去する。この際、上述したように第１
の絶縁層11よりも第２の絶縁層12に対するエッチング速
度を大にしてあるので、例えばエッチング溶液としてバ
ッファフッ酸を用いることにより、Ｎの割合の多いSiN
膜からなる第２の絶縁層12のみを選択的に除去すること
ができる。これにより、ゲート絶縁層としては、ソース
及びドレイン電極２、３の上方にのみ第１及び第２の絶
縁層11、12からなる２層構造が残り、その間のチャネル
領域上方には第１の絶縁層11のみの１層構造が残る。Subsequently, as shown in FIG. 1 (c), by etching the second insulating layer 12 using the photoresist 13 as a mask, only the portion of the second insulating layer 12 above the channel region is etched. Remove. At this time, as described above, the first
Since the etching rate for the second insulating layer 12 is made higher than that for the insulating layer 11 of FIG.
Only the second insulating layer 12 made of a film can be selectively removed. As a result, the gate insulating layer has a two-layer structure including the first and second insulating layers 11 and 12 only above the source and drain electrodes 2 and 3, and the first insulating layer above the channel region therebetween. A single layer structure of layer 11 only remains.
最後に、フォトレジスト13を除去し、全面にゲート電
極となるCr等の金属材料をスパッタリングや真空蒸着等
により堆積した後、これをフォトリソグラフィ法を用い
てパターニングすることにより、第１図（ｄ）に示すよ
うに第２の絶縁層12上から第１の絶縁層11上にかけてゲ
ート電極14を形成する。Finally, the photoresist 13 is removed, and a metal material such as Cr serving as a gate electrode is deposited on the entire surface by sputtering, vacuum evaporation, or the like, and then patterned by photolithography to obtain a structure shown in FIG. As shown in (), a gate electrode 14 is formed from over the second insulating layer 12 to over the first insulating layer 11.
以上の工程で得られたこの発明の薄膜トランジスタ
は、ソース及びドレイン電極２、３の上方に、第１及び
第２の絶縁層11、12からなる２層構造のゲート絶縁層を
有し、一方、ソース及びドレイン電極２、３間のチャネ
ル領域上方には、第１の絶縁層11のみからなる１層構造
のゲート絶縁層を有している。すなわち、ソース及びド
レイン電極２、３上には、チャネル領域上の２倍の厚さ
のゲート絶縁層が存在する。このことから、従来と同様
にゲート電極14がソース及びドレイン電極２、３とオー
バラップして形成されたとしても、そのオーバラップ部
分には２層構造の厚いゲート絶縁層が存在するので、そ
こに生じる寄生容量を著しく低減させることができる。
しかも、ゲート電極14とソース及びドレイン電極２、３
とは、厚い絶縁層を介しているので、これらの間の短絡
も防止できる。The thin film transistor of the present invention obtained by the above steps has a two-layered gate insulating layer composed of first and second insulating layers 11 and 12 above the source and drain electrodes 2 and 3, Above the channel region between the source and drain electrodes 2 and 3, there is a single-layer gate insulating layer composed of only the first insulating layer 11. That is, on the source and drain electrodes 2 and 3, there is a gate insulating layer having a thickness twice that of the channel region. From this, even if the gate electrode 14 is formed so as to overlap the source and drain electrodes 2 and 3 as in the conventional case, a thick gate insulating layer having a two-layer structure exists in the overlapping portion. Can be significantly reduced.
In addition, the gate electrode 14 and the source and drain electrodes 2, 3
Means that a thick insulating layer is interposed therebetween, so that a short circuit between them can be prevented.
なお、上記の実施例ではスタガ型の場合を示したが、
本発明はこれに限らず、例えばコプラナ型の薄膜トラン
ジスタにも適用できる。コプラナ型の基本構造は、基板
上に形成されたａ−Si層上にソース及びドレイン電極が
形成され、その上にゲート絶縁層を介してゲート電極が
形成されたものである。よって、この場合には、ゲート
絶縁層及びゲート電極の形成工程に、第１図（ａ）〜
（ｄ）に示した第１、第２の絶縁層11、12及びゲート電
極14の形成工程をそのまま適用することにより、第１図
（ｄ）に示したものと同様にソース及びドレイン電極上
のゲート絶縁層のみを厚く形成することができる。In the above embodiment, the case of the staggered type has been described.
The present invention is not limited to this, and can be applied to, for example, a coplanar thin film transistor. In the basic structure of the coplanar type, a source electrode and a drain electrode are formed on an a-Si layer formed on a substrate, and a gate electrode is formed thereon via a gate insulating layer. Therefore, in this case, the steps of forming the gate insulating layer and the gate electrode include the steps shown in FIGS.
By applying the steps of forming the first and second insulating layers 11 and 12 and the gate electrode 14 shown in FIG. 1D as they are, the source and drain electrodes are formed in the same manner as shown in FIG. 1D. Only the gate insulating layer can be formed thick.
また、上記の各実施例では半導体層としてａ−Si層を
用いたが、半導体薄膜としての特性が良好なものであれ
ば、その他の半導体材料を用いてもよいことは勿論であ
る。In each of the above embodiments, the a-Si layer is used as the semiconductor layer. However, other semiconductor materials may be used as long as the semiconductor thin film has good characteristics.
更に、第１、第２の絶縁層も、上述したようなSiN膜
に限らず、ゲート絶縁層に適した特性を有し、かつ第２
の絶縁層だけを選択除去できるものであれば、各種のも
のを使用できる。Further, the first and second insulating layers are not limited to the SiN film as described above, and have characteristics suitable for the gate insulating layer.
Various materials can be used as long as only the insulating layer can be selectively removed.
以上説明したように、本発明によれば、ゲート電極と
のオーバラップ部分となるシース及びドレイン電極上方
に、絶縁膜とゲート絶縁膜の２層構造と形成するように
したので、オーバラップ部分に生じる寄生容量を著しく
低減させることができ、且つゲート電極とソース電極と
の間、またはゲート電極とドレイン電極との間、の短絡
をも防止することができる。As described above, according to the present invention, a two-layer structure of an insulating film and a gate insulating film is formed above a sheath and a drain electrode which are portions overlapping with a gate electrode. The generated parasitic capacitance can be significantly reduced, and a short circuit between the gate electrode and the source electrode or between the gate electrode and the drain electrode can be prevented.
第１図（ａ）〜（ｄ）は本発明の薄膜トランジスタを製
造する方法の一実施例を示す製造工程図、 第２図は従来の薄膜トランジスタの断面構成図である。 １……絶縁性基板、２……ソース電極、３……ドレイン
電極、４……n+−ａ−Si層、５……ａ−Si層、11……第
１の絶縁層、12……第２の絶縁層、13……フォトレジス
ト、14……ゲート電極。1 (a) to 1 (d) are manufacturing process diagrams showing one embodiment of a method for manufacturing a thin film transistor according to the present invention, and FIG. 2 is a sectional configuration diagram of a conventional thin film transistor. 1 ... insulating substrate, 2 ... source electrode, 3 ... drain electrode, 4 ... n + -a-Si layer, 5 ... a-Si layer, 11 ... first insulating layer, 12 ... 2nd insulating layer, 13 ... photoresist, 14 ... gate electrode.
Claims (1)
端にそれぞれ位置するソース領域及びドレイン領域を有
し、少なくとも１層以上からなる半導体部と、 前記半導体部の前記ソース領域及び前記ドレイン領域に
それぞれ接続されたソース電極及びドレイン電極と、 この半導体部の一面上または前記ソース電極及びドレイ
ン電極上並びに半導体部上、に形成されたゲート絶縁膜
と、 このゲート絶縁膜上に、前記ソース電極及び前記ドレイ
ン電極と自己整合的に、形成された絶縁膜と、 これら絶縁膜上、及び前記ゲート絶縁膜のうち前記半導
体部のチャネル領域に対応する領域上、に形成されたゲ
ート電極と、 を具備することを特徴とする薄膜トランジスタ。1. A semiconductor device comprising a channel region and a source region and a drain region located at both ends of the channel region, respectively, and connected to a semiconductor portion comprising at least one layer and the source region and the drain region of the semiconductor portion. A source electrode and a drain electrode, and a gate insulating film formed on one surface of the semiconductor portion or on the source electrode and the drain electrode and the semiconductor portion; and on the gate insulating film, the source electrode and the drain An insulating film formed in self-alignment with the electrode; and a gate electrode formed on the insulating film and on a region of the gate insulating film corresponding to a channel region of the semiconductor portion. A thin film transistor characterized by the above-mentioned.
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