JP2651865B2 - Nonlinear signal compression circuit - Google Patents
Nonlinear signal compression circuitInfo
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Description
【発明の詳細な説明】 本発明は、ビデオテープレコーダ（VTR）等の映像信
号処理装置に関し、特に、それらの輝度信号処理に用い
られる振幅制限回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing device such as a video tape recorder (VTR), and more particularly to an amplitude limiting circuit used for processing a luminance signal thereof.
VTRでは、再生輝度信号の雑音を低減するために、第
１図に示すような雑音低減回路を設けている。第１図に
おいては１に入力された映像信号は、ハイパスフィルタ
２とリミッタ回路３と減衰器４とローパスフィルタ５を
介して減算器６に入力され、入力信号から引算され出力
端子７に出力される。従来このリミッタ回路に、第２図
に示すダイオードを含む差動形式のリミッタ回路が用い
られていた。第２図において、リミッタ回路は、入力端
子８及び９、差動トランジスタQ1,Q2と負荷抵抗R1,R2と
ダイオードD1,D2と出力端子10,11で構成されている。
尚、プリエンファミス回路の例としては、特開昭61−15
2111がある。The VTR is provided with a noise reduction circuit as shown in FIG. 1 in order to reduce the noise of the reproduced luminance signal. In FIG. 1, a video signal input to 1 is input to a subtractor 6 via a high-pass filter 2, a limiter circuit 3, an attenuator 4, and a low-pass filter 5, and is subtracted from the input signal and output to an output terminal 7. Is done. Conventionally, a differential type limiter circuit including a diode shown in FIG. 2 has been used for this limiter circuit. In Figure 2, the limiter circuit has an input terminal 8 and 9, and a differential transistors Q 1, Q 2 and the load resistor R 1, R 2 and diodes D 1, D 2 and the output terminals 10 and 11.
An example of the pre-emphasis circuit is disclosed in
There are 2111.
上記第２図のリミッタ回路の特性を、第３図の
（ａ），（ｂ）にもとづいて説明する。トランジスタ
Q1,Q2がスイッチングする振幅の第３図の（ａ）で示さ
れる入力正弦波信号13に対して、リミッタ回路の出力
は、第３図の（ｂ）の実線14のようになる。ダイオード
D1,D2がない場合には、第３図の（ｂ）の破線15で示さ
れるように、振幅が平たんに制限されるのに対し、ダイ
オードD1,D2有りでは、過渡応答に固有周波数成分を持
つ波形歪が発生するとともに、ゼロクロス点が遅延す
る。このため、入力周波数により応答波形が異なってく
る。また、第３図（ｂ）にみるように、波形に不連続な
折り曲がり点が発生する。The characteristics of the limiter circuit shown in FIG. 2 will be described with reference to FIGS. 3 (a) and 3 (b). Transistor
With respect to the input sine wave signal 13 shown in FIG. 3 (a) of the amplitude at which Q 1 and Q 2 switch, the output of the limiter circuit is as shown by the solid line 14 in FIG. 3 (b). diode
If there is no D 1, D 2, as shown by the broken line 15 in FIG. 3 (b), in contrast the amplitude is limited to flat, diodes D 1, D 2 there is transient response , A waveform distortion having a natural frequency component occurs, and the zero-cross point is delayed. Therefore, the response waveform varies depending on the input frequency. In addition, as shown in FIG. 3B, a discontinuous bending point occurs in the waveform.
このため、輝度信号処理に、上記リミッタ回路を用い
ると、波形歪が発生し、画像を劣化させることになる。For this reason, if the above-described limiter circuit is used for the luminance signal processing, a waveform distortion occurs and an image is deteriorated.
本発明の目的は、不連続な折れ曲がりのない、かつ振
幅制限に周波数依存性のないリミッタ回路を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a limiter circuit which does not have discontinuous bending and has no frequency dependence on amplitude limitation.
上記目的は、ダイオード無しのコレクタ負荷が抵抗で
ある第１の差動トランジスタと相補性トランジスタで構
成される２組の第2,第３の差動トランジスタと、２つの
電圧レベルシフト回路と、第2,第３の差動トランジスタ
のコレクタ出力を、第１の差動トランジスタのベース入
力に負帰還させる２つの抵抗を設けることにより、達成
される。The above object is to provide two sets of second and third differential transistors each composed of a first differential transistor having a collector load as a resistor and a complementary transistor without a diode, two voltage level shift circuits, 2. This is achieved by providing two resistors for negatively feeding the collector output of the third differential transistor to the base input of the first differential transistor.
第１の差動トランジスタが、NPN型の場合、第2,第３
の差動トランジスタは、PNP型で構成される。第2,第３
の差動トランジスタのベースは、第１の差動トランジス
タのコレクタ間に、レベルシフト用電圧回路を介して接
続される。第１の差動トランジスタが、平衡状態の近傍
では、第2,第３の差動トランジスタが、帰還回路となら
ない差電圧を上記電圧回路で供給し、かつ、リミッタ出
力である第１の差動トランジスタのコレクタでの、出力
レベルが、振幅制限される電圧の近傍で、第2,第３の差
動トランジスタは、帰還動作となり、振幅制限動作を行
う。第１の差動トランジスタの片方の入力が、プラス
（＋）側に変化した場合、第２の差動トランジスタが動
作し、マイナス（−）側に変化した場合は、第３の差動
トランジスタが動作する。これら負帰還動作は＋，−側
対称に行なわれるように、上記第2,第３の差動トランジ
スタ対に与える差電圧は同電圧を供給される。If the first differential transistor is of the NPN type, the second and third
Are configured of a PNP type. 2nd, 3rd
Is connected between the collectors of the first differential transistors via a level shift voltage circuit. When the first differential transistor is in the vicinity of an equilibrium state, the second and third differential transistors supply a differential voltage that does not become a feedback circuit by the voltage circuit, and the first differential transistor that is a limiter output. When the output level at the collector of the transistor is close to the voltage at which the amplitude is limited, the second and third differential transistors perform a feedback operation and perform the amplitude limiting operation. When one input of the first differential transistor changes to the plus (+) side, the second differential transistor operates. When the input changes to the minus (-) side, the third differential transistor operates. Operate. The difference voltage applied to the second and third differential transistor pairs is supplied with the same voltage so that these negative feedback operations are performed symmetrically on the + and-sides.
以下、本発明の一実施例の第４図により説明する。8,
9が入力端子、10,11が出力端子であり、Q3,Q4が、第１
の差動トランジスタ対、Q5,Q6が第２の差動トランジス
タ対、Q7,Q8が第３の差動トランジスタ対、VB,VCが振幅
制限幅を決定する差電圧を与える電圧回路、R5,R6がバ
イポーラトランジスタQ5〜Q8による負帰還をバイポーラ
トランジスタQ3,Q4に与えるための抵抗である。Hereinafter, an embodiment of the present invention will be described with reference to FIG. 8,
9 is an input terminal, 10 and 11 are output terminals, and Q 3 and Q 4 are the first terminals.
, Q 5 and Q 6 provide a second differential transistor pair, Q 7 and Q 8 provide a third differential transistor pair, and V B and V C provide differential voltages that determine the amplitude limiting width. Voltage circuits, R 5 and R 6, are resistors for giving the negative feedback from the bipolar transistors Q 5 to Q 8 to the bipolar transistors Q 3 and Q 4 .
入力端子8,9電位がほぼ同電位の場合には出力端子10,
11の電位は、ほぼ同電位であり、トランジスタQ5,Q8の
それぞれのベースが電位VB及びVCがVB＝VCとされ、か
つ、出力端子10,11の電位より低く設定してあるため、
トランジスタQ6,Q7はオフしている。そのため、負帰還
はかからない。一方、入力端子８に＋側にふれる信号が
入力された場合には、端子10の電位が下がり、トランジ
スタQ7がオンする。そのため、電流I3をトランジスタ
Q7,Q8で分流するので、抵抗R6により、トランジスタQ4
のベース電位が上昇し、トランジスタQ3,Q4による電流I
1の分流があるレベルで押えられ、端子10の電圧変位は
制限を受けるので、出力振幅が制限を受けることにな
る。When the potentials of the input terminals 8, 9 are almost the same, the output terminals 10, 9
The potentials of 11 are almost the same, and the bases of the transistors Q 5 and Q 8 are set such that the potentials V B and V C are set to V B = V C and are lower than the potentials of the output terminals 10 and 11. Because
The transistors Q 6 and Q 7 are off. Therefore, no negative feedback is applied. On the other hand, when the signal touching the + side input terminal 8 is entered, the potential of the terminal 10 is lowered, the transistor Q 7 is turned on. Therefore, the current I 3 is
Since shunted Q 7, Q 8, the resistor R 6, transistor Q 4
Rises, and the current I caused by the transistors Q 3 and Q 4
Since the shunt of 1 is held at a certain level and the voltage displacement of the terminal 10 is limited, the output amplitude is limited.
逆に、入力端子８に−側の信号が入った場合は、出力
端子11の電位が下がり、トランジスタQ6及び抵抗R5によ
り、トランジスタQ3のベース電位は入力端子８の電位よ
り上げられ、出力端子10,11の電位変化は制限を受け
る。Conversely, the input terminal 8 - If this happens side signal, the potential of the output terminal 11 is lowered, the transistor Q 6 and the resistor R 5, the base potential of the transistor Q 3 are raised from the potential of the input terminal 8, The potential change of the output terminals 10 and 11 is limited.
これら負帰還は、第2,第３の差動特性により連続的に
行なわれるため、第３図（ｃ）の実線16に示されるよう
な、折れ曲がり点のない振幅制限されたりリミッタ波形
となる。また、周波数特性については、映像信号の持つ
帯域において、平坦な特性を示す差動トランジスタを用
いることにより、その振幅制限特性は、周波数依存性を
もたないことになる。また、出力波形は、連続的に負帰
還を与えられるため、入力信号を非線形に圧縮した波形
となる。Since these negative feedbacks are continuously performed by the second and third differential characteristics, they have an amplitude-limited or limiter waveform without a bending point as shown by a solid line 16 in FIG. 3 (c). As for the frequency characteristic, by using a differential transistor exhibiting a flat characteristic in the band of the video signal, the amplitude limiting characteristic has no frequency dependency. Further, since the output waveform is continuously given negative feedback, the output waveform is a waveform obtained by nonlinearly compressing the input signal.
以上説明したように、本発明によれば、リミッタ出力
波形の不連続な折れ曲がりを無しにすることが可能で、
また、振幅制限も、周波数に依存しないので、輝度信号
の波形歪を増やすことなく信号処理できる。As described above, according to the present invention, it is possible to eliminate discontinuous bending of the limiter output waveform,
Also, since the amplitude limitation does not depend on the frequency, signal processing can be performed without increasing the waveform distortion of the luminance signal.
第１図は、輝度信号の雑音低減回路のブロック図であ
る。第２図は、従来用いられていたリミッタ回路であ
る。第３図は、リミッタ回路の入出力波形を示してい
る。（ａ）は入力波形、（ｂ）の実線は、第２図の回路
の出力波形、（ｃ）の実線は、本発明での出力波形であ
る。（ｂ），（ｃ）の破線は、第２図のダイオードが無
い回路での出力波形である。 第４図は、本発明の具体的実施回路例である。 １……入力端子、２……ハイパスフィルタ、３……リミ
ッタ、４……減衰器、５……ローパスフィルタ、６……
減算器、７……出力端子、８……入力端子１、９……入
力端子２、10……出力端子１、11……出力端子２、12…
…電源端子、13……入力正弦波形、14,15,16……リミッ
タ出力波形1,2,3。FIG. 1 is a block diagram of a noise reduction circuit for a luminance signal. FIG. 2 shows a limiter circuit conventionally used. FIG. 3 shows input / output waveforms of the limiter circuit. (A) is the input waveform, (b) is the output waveform of the circuit of FIG. 2, and (c) is the output waveform in the present invention. The broken lines in (b) and (c) are the output waveforms in the circuit without the diode in FIG. FIG. 4 shows a specific example of a circuit according to the present invention. 1 ... input terminal, 2 ... high-pass filter, 3 ... limiter, 4 ... attenuator, 5 ... low-pass filter, 6 ...
Subtractor 7, Output terminal 8, Input terminal 1, 9 Input terminal 2, 10 Output terminal 1, 11 Output terminal 2, 12
... power supply terminal, 13 ... input sine waveform, 14, 15, 16 ... limiter output waveforms 1, 2, 3.
フロントページの続き (72)発明者 山士家 克好 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内Continued on the front page (72) Inventor Katsuyoshi Yamashiya 5-22-1, Josuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Microcomputer Engineering Co., Ltd.
Claims (2)
第２の出力端子と、 ベースが第１の抵抗を介して上記第１の入力端子に接続
されコレクタが上記第１の出力端子に接続された第１の
トランジスタと、ベースが第２の抵抗を介して上記第２
の入力端子に接続されコレクタが上記第２の出力端子に
接続された第２のトランジスタとの対よりなる第１の差
動回路と、 コレクタが上記第１のトランジスタのベースに接続さ
れ、ベースが上記第２のトランジスタのコレクタに接続
された第３のトランジスタと、ベースが第１の電圧回路
を介して上記第１のトランジスタのコレクタに接続され
た第４のトランジスタとの対からなる第２の差動回路
と、 コレクタが上記第２のトランジスタのベースに接続さ
れ、ベースが上記第１のトランジスタのコレクタに接続
された第５のトランジスタと、ベースが第２の電圧回路
を介して上記第２のトランジスタのコレクタに接続され
た第６のトランジスタとの対からなる第３の差動回路
と、 からなることを特徴とする非線形信号圧縮回路。A first input terminal; a first and a second output terminal; a base connected to the first input terminal via a first resistor; and a collector connected to the first output terminal. A first transistor connected to a terminal; and a base connected to the second transistor via a second resistor.
A first differential circuit comprising a pair of a second transistor connected to an input terminal of the first transistor and a collector connected to the second output terminal; a collector connected to a base of the first transistor; A second transistor comprising a pair of a third transistor connected to the collector of the second transistor and a fourth transistor having a base connected to the collector of the first transistor via a first voltage circuit; A differential circuit, a fifth transistor having a collector connected to the base of the second transistor, a base connected to the collector of the first transistor, and a base connected to the second transistor via a second voltage circuit. And a third differential circuit comprising a pair with a sixth transistor connected to the collector of the transistor.
型トランジスタであって、上記第3,第４および第5,第６
のトランジスタはpnp型トランジスタであることを特徴
とする請求項１に記載の非線形信号圧縮回路。2. The method according to claim 1, wherein the first and second transistors are npn.
Type transistor, wherein the third, fourth and fifth, sixth
2. The non-linear signal compression circuit according to claim 1, wherein said transistor is a pnp transistor.
Priority Applications (2)
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|---|---|---|---|
| JP1006021A JP2651865B2 (en) | 1989-01-17 | 1989-01-17 | Nonlinear signal compression circuit |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP1006021A JP2651865B2 (en) | 1989-01-17 | 1989-01-17 | Nonlinear signal compression circuit |
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