JP2592810B2 - サンプルレート変換回路 - Google Patents

サンプルレート変換回路

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JP2592810B2
JP2592810B2 JP61231840A JP23184086A JP2592810B2 JP 2592810 B2 JP2592810 B2 JP 2592810B2 JP 61231840 A JP61231840 A JP 61231840A JP 23184086 A JP23184086 A JP 23184086A JP 2592810 B2 JP2592810 B2 JP 2592810B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、第１のクロック周波数をもつ第１のデジ
タルデータを第２のクロック周波数をもつ第２のデジタ
ルデータに変換するサンプルレート変換回路（以下、SR
Cと記す）に関する。
（従来の技術） 動作周波数が異なる２つのデジタルデータ処理システ
ム間で、デジタルデータの授受を可能とするためにはデ
ジタルデータのサンプルレートを変換する必要がある。
この様子を第３図に示す。
図において、11は入力データを周波数f1とクロック信
号CK1に従って処理するデジタルデータ処理システムで
あり、13は入力データを、周波数f1とは異なる周波数f2
のクロック信号CK2に従って処理するデジタルデータ処
理システムである。12はクロック信号CK1,CK2に従っ
て、システム11から出力されるデータのサンプルレート
をシステム13でのデータ処理に合ったレートに変換する
SRCである。
ここで第４図を参照してSRC12の動作原理を説明す
る。図において、xn,xn＋１はデジタルデータ処理シス
テム11から出力されるデータである。このデータxn,xn
＋１はクロック信号CK1に同期している。これをクロッ
クCK2で動作するデジタルデータ処理システム13にわた
すには、クロック信号CK2の位相θ２のタイミングでデ
ータynを求め、これをシステム13に与えるようにすれば
よい。それには、データxnとその次のデータxn＋１の直
線補間すればよい。この補間係数はクロック信号CK1,CK
2の位相関係を求めることにより求めることができる。
第５図は、この発明の発明者らが考えたSRC12の具体
的構成を示す回路図である。図において、端子21に与え
られるクロック信号CK1はゲートを例えば８個カスケー
ド接続した遅延回路22にて遅延される。これにより、第
６図に示すように、クロック信号CK1も含めて９相の遅
延クロック信号が得られる。この９相の遅延クロック信
号は、端子23に与えられるクロック信号CK2に従ってラ
ッチ回路24にラッチされる。
今、クロック信号CK2の位相θ２を第６図に示すよう
なものとすると、ラッチ回路24のラッチデータは、“01
111000"となる。プライオリティエンコーダ25は上記ラ
ッチデータから“10"のパターンが存在するビットをさ
がすことにより、上記補間係数を求める。
第６図の場合、パターン“10"の“1"はラッチ回路24
の出力ビットの第５ビット目に、“0"は第６ビット目に
存在する。これより、5/8（＝ｋ）と3/8（＝１−ｋ）な
る補間係数が求まる。すなわち、補間係数は、データxn
とクロック信号CK2との時間間隔とデータxn＋１とクロ
ック信号CK2との時間間隔との比として求められる。
補間係数ｋは可変フィルタ28の乗算器281に与えら
れ、端子26から入力されるデータxnに乗算される。一
方、補間係数１−ｋは、乗算器282に与えられ、端子27
から入力されるデータXn＋１に乗算される。この２つの
乗算結果は加算器283で加算され、データynとして端子2
9に出力される。
ところで、上記構成においては、２種類のクロック信
号CK1,CK2よりも高い周波数で動作させる必要がないと
いう効果がある反面、第６図のように端子21から加えら
れたクロック信号CK1が、ゲートを８段通った時、ちょ
うど一周期遅れるように、ゲートの遅延時間とクロック
周波数の関係が成っていなければならない。しかし、ゲ
ートの遅延時間は不安定であるため、上記構成では、補
間係数を正しく計算できなくなる場合がある。特に、第
４図において、位相θがデータxnに近い時に補間係数k,
1−ｋの誤差が大きくなる。先の説明で“10"のパターン
の出現ビットは、ゲートの遅延量が小さくなると上位の
ビット側にずれてくる。そして位相θがデータXn＋１に
近くなると、８ビット目から外れ、補間係数を求められ
なくなってしまう。
（発明が解決しようとする問題点） 以上述べたように上述したSRCにおいては、遅延用ゲ
ートの遅延時間が変動すると、正しい補間係数を求めら
れなくなる場合があるという問題があった。
そこで、この発明は、まず、サンプルレート変換の前
後における２種類のクロック周波数よりも高い周波数で
動作させる必要がないSRCを提供することを目的とす
る。また、この発明は、遅延用ゲートの遅延時間が変動
しても、補間係数を正確に求めることができるSRCを提
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明に係るサンプルレート変換回路は、第１のク
ロック周波数をもつ第１のデジタルデータを、第１のク
ロック周波数とは異なる第２のクロック周波数をもつ第
２のデジタルデータに変換するものを対象としている。
そして、ｎ個の遅延段から成り、第１のクロック周波数
をもつ第１のクロック信号を遅延するクロック信号遅延
手段と、このクロック信号遅延手段から出力される（ｎ
＋１）相分の遅延クロック信号を、第２のクロック周波
数をもつ第２のクロック信号に従ってラッチする第１の
ラッチ手段と、この第１のラッチ手段のラッチ出力から
所定のパターンが存在するビットを検索し、該検索され
たビットの位置とクロック信号遅延手段の遅延段数との
比に応じて、第１のクロック信号と第２のクロック信号
との相対位相を判定し、この位相判定結果を用いて線形
内挿により第１のデジタルデータを第２のデジタルデー
タに変換するための補間係数を求める補間係数算出手段
とを備えるようにしたものである。
また、この発明に係るサンプルレート変換回路は、上
記の構成に加えて、（ｎ＋１）相分の遅延クロック信号
を、第１のクロック信号に従ってラッチする第２のラッ
チ手段と、この第２のラッチ手段のラッチ出力から所定
のパターンが存在するビットを検索し、該検索されたビ
ットの位置とクロック信号遅延手段の遅延段数との比に
応じて、第１のクロック信号と（ｎ＋１）相分の遅延ク
ロック信号との相対位相を検出する相対位相検出手段
と、この相対位相検出手段の検出出力に従って、補間係
数算出手段の算出出力を正規化する正規化手段と、この
正規化手段の正規化出力に従って、第１のデジタルデー
タを線形内挿することにより、第２のデジタルデータを
得る可変フィルタとを備えるようにしている。
（作 用） 上記構成によればサンプルレート変換の前後における
２種類のクロック周波数よりも高い周波数で動作させる
必要がなくなる。また、遅延用ゲートの遅延時間が変動
しても、その変動量に応じて補間係数が修正されるの
で、常に正しい補間係数を求めることができる。
（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説
明する。
第１図はこの発明の一実施例の構成を示す回路図であ
る。なお、第１図において、先の第５図と同一部には同
一符号を付す。
第１図において、遅延回路22から出力される多相の遅
延クロック信号は、クロック信号CK1に従ってラッチ回
路31にラッチされる。このラッチ出力はプライオリティ
エンコーダ32に供給される。このプライオリティエンコ
ーダ32は入力データから“10"のパターンが存在するビ
ットを検出することにより、上記クロック信号CK1と多
相の遅延クロック信号との相対位相を検出する。
エンコーダ32の検出出力は除算器33に供給される。こ
の除算器33には、さらに上記エンコーダ25によって求め
られた補間係数ｋが与えられている。除算器33は、この
補間係数ｋをエンコーダ32の検出結果に従って除算す
る。この除算結果をｋ′とすると、エンコーダ32はさら
に１−ｋ′を求め、ｋ′と１−ｋ′を正規の補間係数と
してそれぞれ乗算器281,282に与える。
上記構成においては、遅延回路22のゲートの遅延時間
が変動すると、クロック信号CK1と多相の遅延クロック
信号との相対位相が変動する。したがって、多相の遅延
クロック信号をクロック信号CK1でラッチするラッチ回
路31においては、上記遅延量の変動量をラッチすること
ができる。そして、このラッチされた変動量は、エンコ
ーダ32において、上記相対位相の変動量として検出され
る。そこで、この検出結果によってエンコーダ25から出
力される補関係数ｋを除算すれば、これを正規化するこ
とができ、上記遅延量の変動に影響されない補間係数
ｋ′を得ることができる。
ここで多相の遅延クロック信号をラッチ回路31におい
て変換前のクロック信号CK1でラッチするということ
は、もう一方のラッチ回路24において、上記多相のクロ
ック信号を先の第４図に示すデータxn＋１の出力タイミ
ングでラッチすることと等価である。また、このような
場合、補間係数ｋは１に設定される。したがって、多相
の遅延クロック信号をクロック信号CK1によってラッチ
するということは、補関係数ｋを１とするときのパター
ン“10"の出現ビットを検出することを意味する。
ラッチ回路31においては、この出現ビットは遅延用ゲ
ートの遅延時間の変動に応じて変動する。これに対し、
ラッチ回路24においては、上記遅延時間の変動に関係な
く、固定化される。したがって、エンコーダ32の出力に
よってエンコーダ25の出力を除算すれば、遅延時間の変
動に伴う補間係数ｋの変動を修正できるわけである。
なお、第１図においては、遅延回路22を構成する各ゲ
ートの遅延時間は、先の第５図のものと同じ値に設定さ
れている。但し、遅延段数は、第５図では８段だったの
に対し、第１図では９段に設定されている。それは、遅
延時間が正規の値より小さくなっても、クロック信号CK
1の一周期よりも遅延回路22全体の遅延量の方が長くな
るようにするためである。これにより、遅延量が小さく
なっても、“10"のパターンが最上位ビットから外れる
ということは防ぐことができ、補間係数ｋ′を求められ
なくなるといった事態の発生を防ぐことができる。
第２図は遅延回路22から出力される10相の遅延クロッ
ク信号に対するラッチ回路24,31のラッチタイミングを
示すものである。
ラッチ回路31が多相の遅延クロック信号をラッチする
とき、このラッチ回路31はクロック信号CK1のエッジの
位相θ１の直前でラッチする。このため、ラッチ回路31
のラッチ出力は“000111100"となる。
“10"のパターンは７ビット目から８ビット目にかけ
て現われ、このときはクロック１周期分のディレーはゲ
ート８段分の遅延時間より長く、９段分の遅延時間より
は短いことを示している。一方、クロックCK2で９層の
遅延クロック信号をラッチすると、その出力で“10"パ
ターンが出現する位置は１〜８を取り、７から出力され
る。
除算器33は、補間係数ｋ′として、前記の１〜８の値
に対し、 １−1/8〜１−8/8 の値を出力し、（１−ｋ′）として 1/8〜8/8 を出力する。
以上の説明では、ゲート遅延量が変動する場合を代表
として説明したが、上述したような構成によれば、クロ
ック信号CK1の位相が変動する場合にも適用できること
は勿論である。
なお、先の説明では、クロック信号CK1の一周期はゲ
ートの８段遅延に等しい場合を説明したが、この発明
は、一般にはｎ段遅延に等しいとし（ｎは正の整数）、
ゲート遅延時間がばらついた時、補間係数ｋ′として１
−1/n〜１−n/nの値を、補間係数１−ｋ′として1/n〜n
/nを出力するように動作する。この発明を用いなけれ
ば、前記各係数は１−1/m〜１−n/m,1/m〜n/mとなり
（ｍは正の整数）、ｍ＝ｎの場合には正しく補間が行な
われず、したがって、出力には歪をうけた信号が得られ
る。
［発明の効果］ 以上述べたように、この発明によれば、まず、サンプ
ルレート変換の前後における２種類のクロック周波数よ
りも高い周波数で動作させる必要がないSRCを提供する
ことができる。また、この発明によれば、遅延用ゲート
の遅延量が変動しても、補間係数を正確に求めることが
できるSRCを提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わるサンプルレート変換
回路を説明する構成図、第２図は上記実施例におけるラ
ッチタイムを説明する図、第３図は従来の変換手段の例
を説明する図、第４図はSRCの動作特性を説明する図、
第５図はSRCの基本的構成例を説明する図、第６図は第
５図の動作状態を説明するパターン図である。 21,23,26,27,29……端子、22……遅延回路、24,31……
ラッチ回路、25,32……プライオリティエンコーダ、28
……可変フィルタ、33……除算器。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のクロック周波数をもつ第１のデジタ
    ルデータを、前記第１のクロック周波数とは異なる第２
    のクロック周波数をもつ第２のデジタルデータに変換す
    るサンプルレート変換回路において、 ｎ個の遅延段から成り、前記第１のクロック周波数をも
    つ第１のクロック信号を遅延するクロック信号遅延手段
    と、 このクロック信号遅延手段から出力される（ｎ＋１）相
    分の遅延クロック信号を、前記第２のクロック周波数を
    もつ第２のクロック信号に従ってラッチする第１のラッ
    チ手段と、 この第１のラッチ手段のラッチ出力から所定のパターン
    が存在するビットを検索し、該検索されたビットの位置
    と前記クロック信号遅延手段の遅延段数との比に応じ
    て、前記第１のクロック信号と前記第２のクロック信号
    との相対位相を判定し、この位相判定結果を用いて線形
    内挿により前記第１のデジタルデータを前記第２のデジ
    タルデータに変換するための補間係数を求める補間係数
    算出手段と、 前記（ｎ＋１）相分の遅延クロック信号を、前記第１の
    クロック信号に従ってラッチする第２のラッチ手段と、 この第２のラッチ手段のラッチ出力から所定のパターン
    が存在するビットを検索し、該検索されたビットの位置
    と前記クロック信号遅延手段の遅延段数との比に応じ
    て、前記第１のクロック信号と前記（ｎ＋１）相分の遅
    延クロック信号との相対位相を検出する相対位相検出手
    段と、 この相対位相検出手段の検出出力に従って、前記補間係
    数算出手段の算出出力を正規化する正規化手段と、 この正規化手段の正規化出力に従って、前記第１のデジ
    タルデータを線形内挿することにより、前記第２のデジ
    タルデータを得る可変フィルタとを具備し、 前記ｎ個の遅延段の各々は同じ遅延時間を有してると共
    に、各遅延段の遅延時間は前記第１のクロック周波数の
    １周期の1/（ｎ−１）であることを特徴とするサンプル
    レート変換回路。
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