JP2019114799A - 半導体装置 - Google Patents

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Shunpei Yamazaki
舜平 山崎
秋元　健吾
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健吾 秋元
大輔 河江
Daisuke Kawae
大輔 河江
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Semiconductor Energy Laboratory Co Ltd
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Abstract

【課題】ボトムゲート型の薄膜トランジスタにおいて、ソース電極とドレイン電極間に生じる恐れのある電界集中を緩和し、スイッチング特性の劣化を抑える構造及びその作製方法を提供する。【解決手段】ソース電極及びドレイン電極上に酸化物半導体層を有するボトムゲート型の薄膜トランジスタとし、酸化物半導体層と接するソース電極の側面の角度θ１及びドレイン電極の側面の角度θ２を２０°以上９０°未満とすることで、ソース電極及びドレイン電極の側面における電極上端から電極下端までの距離を大きくする。【選択図】図１

Description

酸化物半導体を用いる表示装置及びその製造方法に関する。
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高
いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ず
しも適応しないといった特性を有している。
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
ボトムゲート型の薄膜トランジスタにおいて、ソース電極とドレイン電極間に生じる恐れ
のある電界集中を緩和し、スイッチング特性の劣化を抑える構造及びその作製方法を提供
することを課題の一とする。
また、酸化物半導体層の被覆性を向上させる構造およびその作製方法を提供することも課
題の一とする。
ソース電極及びドレイン電極上に酸化物半導体層を有するボトムゲート型の薄膜トランジ
スタとし、酸化物半導体層と接するソース電極の側面の角度θ１及びドレイン電極の側面
の角度θ２を２０°以上９０°未満とすることで、ソース電極及びドレイン電極の側面に
おける電極上端から電極下端までの距離を大きくする。
本明細書で開示する発明の構成の一つは、絶縁表面を有する基板上にゲート電極と、ゲー
ト電極上に絶縁層と、絶縁層上にソース電極及びドレイン電極と、ソース電極の側面と、
該側面と向かい合うドレイン電極の側面の間にゲート電極と絶縁層を介して重なる酸化物
半導体層とを有し、基板の基板面とソース電極の側面とがなす角と、基板の基板面とドレ
イン電極の側面とがなす角とが２０°以上９０°未満であることを特徴とする半導体装置
である。
上記構成は、上記課題の少なくとも一つを解決する。
ソース電極及びドレイン電極に用いる金属材料にもよるが、ソース電極及びドレイン電極
の少なくとも側面には自然酸化膜が形成される。この自然酸化膜は、エッチング後に大気
などの酸素を含む雰囲気に触れると形成される。また、エッチング後に酸化物半導体層を
形成する際の成膜雰囲気に酸素を含んでいる場合にも、電極側面に自然酸化膜が形成され
る。
また、電極上面に自然酸化膜が形成されることを防ぐために、スパッタ法で得られる金属
膜上に接してバッファ層（ｎ＋層とも呼ぶ）を大気に触れることなく連続成膜することが
好ましい。このバッファ層は、酸化物半導体層に比べて低抵抗な酸化物半導体層であり、
ソース領域またはドレイン領域として機能させる。
上記構成において、ソース電極及びドレイン電極の上面にバッファ層を有し、該バッファ
層上に酸化物半導体層を有する。バッファ層（ｎ＋層とも呼ぶ）を大気に触れることなく
連続成膜することにより、ソース電極及びドレイン電極の上面に自然酸化膜が形成される
ことを防ぐ。
また、ボトムゲート型の薄膜トランジスタにおいて、ゲート電極にしきい値電圧よりも十
分に大きい電圧をかけて、オン状態とした場合のドレイン電流の経路（チャネル長方向の
電流経路）は、まず、ドレイン電極からゲート絶縁膜の界面近傍の酸化物半導体層を経て
ソース電極に達する経路となる。
なお、ソース電極及びドレイン電極上に酸化物半導体層を有するボトムゲート型の薄膜ト
ランジスタのチャネル長は、ソース電極とドレイン電極の最短間隔距離に相当し、ソース
電極とドレイン電極に挟まれ、ゲート絶縁膜との界面近傍の酸化物半導体層の距離とする
。
ｎ＋層をドレイン電極及びソース電極の上面に接して形成する場合、電極側面に形成され
る自然酸化膜の導電率が低いと、ドレイン電流の主な経路は、ドレイン電極からｎ＋層を
経由して、ドレイン電極側面の界面近傍の酸化物半導体層を通り、ゲート絶縁膜の界面近
傍の酸化物半導体層を経て、ソース電極側面の界面近傍の酸化物半導体層を通り、ｎ＋層
を経由してソース電極に達する経路となる。スパッタ法で得られる酸化物半導体層は、被
成膜面との界面近傍の膜質が、被成膜面の材料に影響を受ける傾向がある。酸化物半導体
層は、ｎ＋層との界面、ソース電極側面（及びドレイン電極側面）との界面、ゲート絶縁
膜との界面とを有し、異なる材料との界面を少なくとも３つ有する。従って、酸化物半導
体層において、ドレイン電極側面の自然酸化膜との界面状態と、ゲート絶縁膜との界面状
態は異なるため、ドレイン電極側面の界面近傍の酸化物半導体層が第１の電界集中緩和領
域として機能する。また、ソース電極側面の自然酸化膜との界面状態と、ゲート絶縁膜と
の界面状態は異なるため、ソース電極側面の界面近傍の酸化物半導体層が第２の電界集中
緩和領域として機能する。
このように、酸化物半導体層におけるソース電極の側面及びドレイン電極の側面と重なる
領域は、電界集中緩和領域として機能する。
本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す
。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以
外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含
まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移
金属の酸化物が含まれているものがある。本明細書においては、この薄膜をＩｎ−Ｇａ−
Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、アモルファス構造がＸＲＤの分析では
観察される。分析したＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、スパッタ法で成膜した後、
加熱処理を２００℃〜５００℃、代表的には３００〜４００℃で１０分〜１００分行って
いる。
酸化物半導体層と接するソース電極の側面の角度θ１及びドレイン電極の側面の角度θ２
を２０°以上９０°未満とし、ソース電極及びドレイン電極の側面における電極上端から
電極下端までの距離を大きくすることによって第１の電界集中緩和領域の長さ及び第２電
界集中緩和領域の長さを長くして電界集中を緩和させる。さらに、ソース電極及びドレイ
ン電極の膜厚を厚くすることによっても電極側面における電極上端から電極下端までの距
離を大きくできる。
また、酸化物半導体層をスパッタ法で成膜する場合、基板面に垂直な電極側面に成膜され
る膜厚は、電極上面に成膜される膜厚よりも薄くなる恐れがある。酸化物半導体層と接す
るソース電極の側面の角度θ１及びドレイン電極の側面の角度θ２を２０°以上９０°未
満とすることで側面においても膜厚の均一性を高めることができ、電界集中を緩和するこ
ともできる。
また、図１に示すように、ソース電極側面の下端を始点としソース電極側面の上端を結ん
だ直線がソース電極側面の傾きにほぼ一致する場合、ソース電極はテーパ形状を有してい
ると言え、基板の基板面とソース電極の側面がなす角度θ１は、第１のテーパ角とも呼べ
る。また、ドレイン電極側面の下端を始点としドレイン電極側面の上端を結んだ直線がド
レイン電極側面の傾きにほぼ一致する場合、ドレイン電極はテーパ形状を有していると言
え、基板の基板面とドレイン電極の側面がなす角度θ２は、第２のテーパ角とも呼べる。
また、電極側面が１つの角度を有している形状に限定されず、少なくともソース電極の下
端部の側面の角度θ１、及びドレイン電極の下端部の側面の角度θ２が２０°以上９０°
未満であれば、電極側面に段差を有してもよい。
また、他の発明の構成は、絶縁表面を有する基板上にゲート電極と、ゲート電極上に絶縁
層と、絶縁層上にソース電極及びドレイン電極と、ソース電極の側面と、該側面と向かい
合うドレイン電極の側面の間にゲート電極と絶縁層を介して重なる酸化物半導体層とを有
し、基板の基板面とソース電極下端部の側面とがなす角と、基板の基板面とドレイン電極
下端部の側面とがなす角とが２０°以上９０°未満であることを特徴とする半導体装置で
ある。
上記構成において、基板の基板面とソース電極下端部の側面とがなす角は、基板の基板面
とソース電極上端部の側面とがなす角と異ならせる。また、上記構成において、基板の基
板面とドレイン電極下端部の側面とがなす角は、基板の基板面とドレイン電極上端部の側
面とがなす角と異ならせる。なお、酸化物半導体層を挟んで対向するソース電極側面とド
レイン電極側面の断面形状は同じエッチング工程を経るため、ほぼ同一である。
例えば、ソース電極（及びドレイン電極）下端部の側面の角度と、ソース電極（及びドレ
イン電極）上端部の側面の角度を異ならせ、ソース電極（及びドレイン電極）上端部の側
面の角度を９０°としてもよい。ソース電極（及びドレイン電極）上端部の側面の角度を
ソース電極（及びドレイン電極）下端部の側面の角度よりも大きくすることで、ソース電
極及びドレイン電極を形成するためのマスクの間隔を狭く設計することができ、結果とし
てチャネル長を短く設計する、例えばチャネル長を１μｍ〜１０μｍに設計することがで
きる。
また、ソース電極及びドレイン電極の側面形状は、すくなくとも一部に曲面を有していて
もよく、例えば、ソース電極及びドレイン電極の断面形状において、電極の下端部は、電
極の外側に位置する曲率半径の中心により決まる１つの曲面も有するようにしてもよい。
また、ソース電極及びドレイン電極の側面形状は、電極上面から基板に向かって裾広がり
の断面形状を有していてもよい。
上述した様々な断面形状を有する電極の形成は、ドライエッチングまたはウェットエッチ
ングによって形成する。ドライエッチングに用いるエッチング装置としては、反応性イオ
ンエッチング法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃ
ｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐ
ｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いる
ことができる。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得ら
れやすいドライエッチング装置としては、上部電極を接地させ、下部電極に１３．５６Ｍ
Ｈｚの高周波電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣ
ＣＰ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）
モードのエッチング装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば
基板として、第１０世代の３ｍを超えるサイズの基板を用いる場合にも対応することがで
きる。
また、ソース電極及びドレイン電極は単層であってもよいし、少なくとも異なる２つの材
料からなる２層以上の多層であってもよい。
また、上記構造を実現するための作製方法に関する発明の構成の一つは、絶縁表面を有
する基板上にゲート電極を形成し、ゲート電極を覆うゲート絶縁層を形成し、ゲート絶縁
層上に導電層とバッファ層とを大気にふれることなく積層形成し、バッファ層及び導電層
を選択的にエッチングして基板の基板面となす角が２０°以上９０°未満である側面を有
するソース電極及びドレイン電極を形成し、ゲート絶縁層、ソース電極、及びドレイン電
極上に酸化物半導体層を形成する半導体装置の作製方法である。
上記作製方法に関する構成において、バッファ層は、インジウム、ガリウム、及び亜鉛を
含み、バッファ層上に形成する酸化物半導体層と同じターゲットを用いることができる。
成膜雰囲気を変更することで、バッファ層と、酸化物半導体層とを作り分けることができ
、共通のターゲットを用いることで製造コストを低減することができる。
上記作製方法に関する構成において、ゲート絶縁層上に導電層とバッファ層とを大気にふ
れることなく積層形成しており、連続成膜を行うことを特徴の一つとしている。
上記作製方法に関する構成において、ソース電極、及びドレイン電極を形成する導電層は
、アルミニウム、タングステン、クロム、タンタル、チタン、モリブデンなどの金属材料
またはその合金材料を用いて形成する。また、導電層は、２層以上の積層としてもよく、
例えば、アルミニウム膜を下層とし、上層をチタン膜とする積層、タングステン膜を下層
とし、上層をモリブデン膜とする積層、アルミニウム膜を下層とし、上層をモリブデン膜
とする積層などを用いることができる。
本明細書中で連続成膜とは、スパッタ法で行う第１の成膜工程からスパッタ法で行う第２
の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の汚染雰
囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希ガス雰
囲気）で制御されていることを言う。連続成膜を行うことにより、清浄化された被処理基
板の水分等の再付着を回避して成膜を行うことができる。
同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを行うこと
は本明細書における連続成膜の範囲にあるとする。
また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行
う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して
第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷
工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続成膜の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１
の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当ては
まらないとする。
本明細書において、上、下、側、水平、垂直等の方向を表す文言は、基板表面の上にデバ
イスを配置した場合の基板面を基準とする方向を指す。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
基板の基板面とソース電極の側面とがなす角と、基板の基板面とドレイン電極の側面とが
なす角を調節することで、ソース電極及びドレイン電極上に設けられる酸化物半導体層の
被覆性を向上させる。
電界集中緩和領域を設けることにより、ソース電極とドレイン電極間に生じる恐れのある
電界集中を緩和し、薄膜トランジスタのスイッチング特性の劣化を抑える。
半導体装置の一例を説明する断面図である。 半導体装置の一例を説明する断面図である。 半導体装置の作製方法の一例を説明する断面図である。 半導体装置の作製方法の一例を説明する断面図である。 半導体装置の作製方法の一例を説明する上面図である。 半導体装置の作製方法の一例を説明する上面図である。 半導体装置の作製方法の一例を説明する上面図である。 半導体装置の作製方法の一例を説明する上面図である。 端子部の断面図の一例及び上面図の一例を示す図である。 半導体装置の作製方法の一例を説明する上面図である。 半導体装置の一例を説明する断面図である。 半導体装置のブロック図の一例を説明する図である。 信号線駆動回路の構成の一例を説明する図である。 信号線駆動回路の動作の一例を説明するタイミングチャートである。 信号線駆動回路の動作の一例を説明するタイミングチャートである。 シフトレジスタの構成の一例を説明する図である。 図１６に示すフリップフロップの接続構成を説明する図である。 半導体装置の画素等価回路の一例を説明する図である。 半導体装置の一例を説明する断面図である。 半導体装置の一例を説明する断面図及び上面図である。 半導体装置の一例を説明する断面図である。 半導体装置の一例を説明する断面図及び上面図である。 電子ペーパーの使用形態の例を説明する図である。 電子書籍の一例を示す外観図である。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図である。 遊技機の例を示す外観図である。 携帯電話機の一例を示す外観図である。 薄膜トランジスタの電気特性の一例を示す図である。 電気特性を測定するために作製した薄膜トランジスタの上面図である。 サンプルを作製する工程を示す断面図である。 サンプルの断面一部を示す写真および断面図である。 （Ａ）半導体装置の断面構造の一例を示す図、（Ｂ）等価回路図、（Ｃ）上面図。 計算モデルの構造を示す断面図である。 計算結果を示すグラフである。 計算結果を示すグラフである。 計算結果を示すグラフである。 計算結果を示すグラフである。（比較例）
本実施形態について、以下に説明する。
（実施の形態１）
図１に薄膜トランジスタ１７０を基板上に設ける例を示す。なお、図１は薄膜トランジス
タの断面図の一例である。
絶縁表面を有する基板１００上に設けられたゲート電極１０１は、ゲート絶縁層１０２に
覆われ、ゲート電極１０１と重なるゲート絶縁層１０２上には第１配線または第２配線が
設けられる。ソース電極層１０５ａまたはドレイン電極層１０５ｂとして機能する第１配
線または第２配線上には、バッファ層がそれぞれ設けられている。ソース電極層１０５ａ
上には第１のバッファ層１０４ａが設けられ、ドレイン電極層１０５ｂ上には第２のバッ
ファ層１０４ｂが設けられている。そして、第１のバッファ層１０４ａ、及び第２のバッ
ファ層１０４ｂ上には酸化物半導体層１０３を有する。
図１において、透光性を有する基板１００にはコーニング社の７０５９ガラスや１７３
７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどの
ガラス基板を用いることができる。
ゲート電極１０１は、単層、または異なる金属材料からなる積層とする。また、ゲート電
極１０１の材料は金属材料（アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タン
タル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオ
ジム）、Ｓｃ（スカンジウム）から選ばれた元素、または上述した元素を成分とする合金
）を用い、ゲート電極１０１の側面の角度を２０°以上９０°未満とする。少なくとも端
部にテーパ形状が形成されるようにエッチングしてゲート電極１０１を形成する。
また、ゲート絶縁層１０２はスパッタ法またはプラズマＣＶＤ法で得られる酸化シリコン
膜、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの
絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。なお、
ゲート絶縁層１０２上に形成するソース電極層１０５ａ及びドレイン電極層１０５ｂをエ
ッチングする際に、選択比が十分に取れる材料を選択することが好ましい。また、ソース
電極層１０５ａ及びドレイン電極層１０５ｂをエッチングする際にゲート絶縁層１０２の
表面が２０ｎｍ程度までエッチングされてもよく、金属材料のエッチング残渣をなくすた
めには少し表層を除去することが好ましい。
ソース電極層１０５ａ及びドレイン電極層１０５ｂは、単層、または異なる金属材料から
なる積層とする。ソース電極層１０５ａ及びドレイン電極層１０５ｂの材料は金属材料（
アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム
）から選ばれた元素、または上述した元素を成分とする合金）を用いる。
ソース電極層１０５ａの断面形状は、図１に示すように、基板の基板面とソース電極層１
０５ａの側面とがなす角度θ１が２０°以上９０°未満とする。また、ドレイン電極層１
０５ｂの断面形状は、図１に示すように、基板の基板面とドレイン電極層１０５ｂの側面
とがなす角度θ２が２０°以上９０°未満とする。同じエッチング工程（ドライエッチン
グまたはウェットエッチング）により形成されるため、角度θ１と角度θ２はほぼ同一で
ある。酸化物半導体層と接するソース電極層１０５ａの側面の角度θ１及びドレイン電極
層１０５ｂの側面の角度θ２を２０°以上９０°未満とすることで、ソース電極層１０５
ａ及びドレイン電極層１０５ｂの側面における電極上端から電極下端までの距離を大きく
する。
なお、図１では基板の裏面平面を基板面として角度θ１、角度θ２を表記しているが、特
に限定されず、基板の表面平面を基板面としても基板の裏面平面と表面平面は平行である
ため同じ角度となることは言うまでもない。
このような形状のソース電極層１０５ａ及びドレイン電極層１０５ｂ上に酸化物半導体層
１０３を形成する。酸化物半導体層１０３は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体
ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲッ
トの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素を含
むアルゴン雰囲気下で成膜した後、レジストマスクを形成して選択的にエッチングし、不
要な部分を除去して形成する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は、５ｎｍ〜２００ｎ
ｍとする。本実施の形態では酸化物半導体膜の膜厚は、１００ｎｍとする。
なお、ソース電極層１０５ａと酸化物半導体層１０３の間には、第１のバッファ層１０４
ａを設けることが好ましい。また、ドレイン電極層１０５ｂと酸化物半導体層１０３の間
には、第２のバッファ層１０４ｂを設けることが好ましい。
第１のバッファ層１０４ａ、及び第２のバッファ層１０４ｂは、酸化物半導体層１０３に
比べて低抵抗な酸化物半導体層（ｎ＋層）であり、ソース領域またはドレイン領域として
機能する。
ｎ＋層は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用い、成膜
条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室温とし、アルゴンガ
ス流量４０ｓｃｃｍを導入してスパッタ成膜を行う。Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：１としたターゲットを意図的に用いているにも関わらず、成膜直後で大きさ１ｎ
ｍ〜１０ｎｍの結晶粒を含むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜が形成されることがある
。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜
３０００Ｗ：８インチφ）、温度（室温〜１００℃）、反応性スパッタの成膜条件などを
適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは、１ｎｍ〜１０ｎｍ
の範囲で調節されうると言える。第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５
ｎｍ〜２０ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが
膜厚を超える大きさとならない。本実施の形態では第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結
晶膜の膜厚は、５ｎｍとする。
また、ソース電極層１０５ａ又はドレイン電極層１０５ｂとなる導電膜とｎ＋層となる酸
化物半導体膜を大気に曝すことなくスパッタ法で積層することで製造プロセス中にソース
電極層又はドレイン電極層が露呈してゴミが付着することを防止することができる。
スパッタ法で得られる酸化物半導体層１０３は、被成膜面との界面近傍の膜質が、被成膜
面の材料に影響を受ける傾向がある。酸化物半導体層は、ｎ＋層との界面、ソース電極層
側面（及びドレイン電極層側面）との界面、ゲート絶縁膜との界面とを有し、異なる材料
との界面を少なくとも３つ有する。従って、酸化物半導体層１０３において、ドレイン電
極側面の自然酸化膜との界面状態と、ゲート絶縁膜との界面状態は異なるため、ドレイン
電極層側面の界面近傍の酸化物半導体層が第１の電界集中緩和領域１０６ａとして機能す
る。また、ソース電極側面の自然酸化膜との界面状態と、ゲート絶縁膜との界面状態は異
なるため、ソース電極側面の界面近傍の酸化物半導体層が第２の電界集中緩和領域１０６
ｂとして機能する。
酸化物半導体層と接するソース電極の側面の角度θ１及びドレイン電極の側面の角度θ２
を２０°以上９０°未満とし、ソース電極及びドレイン電極の側面における電極上端から
電極下端までの距離を大きくすることによって第１の電界集中緩和領域１０６ａの長さＬ
１及び第２電界集中緩和領域１０６ｂの長さＬ２を長くして電界集中を緩和させる。さら
に、ソース電極及びドレイン電極の膜厚を厚くすることによっても電極側面における電極
上端から電極下端までの距離を大きくできる。
また、酸化物半導体層１０３をスパッタ法で成膜する場合、基板面に垂直な電極側面に成
膜される膜厚は、電極上面に成膜される膜厚よりも薄くなる恐れがある。酸化物半導体層
と接するソース電極の側面の角度θ１及びドレイン電極の側面の角度θ２を２０°以上９
０°未満とすることで側面においても膜厚の均一性を高めることができ、酸化物半導体層
１０３が局所的に薄くなる領域を低減し、電界集中を緩和することもできる。
（実施の形態２）
図１では、ソース電極層（ドレイン電極層）側面の下端を始点としソース電極層（ドレイ
ン電極層）側面の上端を結んだ直線がソース電極層（ドレイン電極層）側面の傾きにほぼ
一致する例を示したが、本実施の形態では、ソース電極層（ドレイン電極層）側面に段差
を有する例を図２を用いて説明する。少なくともソース電極層の下端部の側面の角度θ１
、及びドレイン電極層の下端部の側面の角度θ２が２０°以上９０°未満であれば、電極
側面に段差を有してもよい。なお、図２において図１と共通の部分には同じ符号を用いる
。
絶縁表面を有する基板１００上に設けられたゲート電極１０１は、ゲート絶縁層１０２に
覆われ、ゲート電極１０１と重なるゲート絶縁層１０２上には第１配線または第２配線が
設けられる。ソース電極層４０５ａまたはドレイン電極層４０５ｂとして機能する第１配
線または第２配線上には、バッファ層がそれぞれ設けられている。ソース電極層４０５ａ
上には第１のバッファ層４０４ａが設けられ、ドレイン電極層４０５ｂ上には第２のバッ
ファ層４０４ｂが設けられている。そして、第１のバッファ層４０４ａ、及び第２のバッ
ファ層４０４ｂ上には酸化物半導体層４０３を有する。
絶縁表面を有する基板１００、ゲート電極１０１、及びゲート絶縁層１０２に関しては実
施の形態１と同一であるため、ここでは詳細な説明は省略する。
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂは、単層、または異なる金属材
料からなる積層とする。ソース電極層４０５ａ及びドレイン電極層４０５ｂの材料は金属
材料（アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカン
ジウム）から選ばれた元素、または上述した元素を成分とする合金）を用いる。
ここではソース電極層４０５ａ及びドレイン電極層４０５ｂとして膜厚１００ｎｍのタン
グステン膜の単層を用い、コイル状アンテナを用いるＩＣＰエッチング装置を用いて図２
に示すソース電極層４０５ａの側面形状、及びドレイン電極層４０５ｂの側面形状を形成
する例を説明する。
本実施の形態では、ＣＦ４のガス流量を２５（ｓｃｃｍ）、Ｃｌ３のガス流量を２５（ｓ
ｃｃｍ）、Ｏ２のガス流量を１０（ｓｃｃｍ）とし、１．５Ｐａの圧力でコイル型の電極
に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを
行う。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実
質的に負の自己バイアス電圧を印加する。少なくともゲート絶縁膜１０２がある程度露呈
した段階で、このエッチングを途中で停止することにより、段差を有する電極側面が形成
される。
上記エッチング条件により、ソース電極層４０５ａの断面形状は、基板の基板面とソース
電極層４０５ａの下端部側面とがなす角度θ１が２０°以上９０°未満とすることができ
、図２に示すように、θ１は約４０°である。また、基板の基板面とソース電極層４０５
ａの上端部側面とがなす角度は約９０°である。なお、酸化物半導体層４０３を挟んで対
向するソース電極層４０５ａ側面とドレイン電極層４０５ｂ側面の断面形状は同じエッチ
ング工程を経るため、ほぼ同一である。
このように、ソース電極層４０５ａ（及びドレイン電極層４０５ｂ）上端部の側面の角度
をソース電極層４０５ａ（及びドレイン電極層４０５ｂ）下端部の側面の角度よりも大き
くすることで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成するためのフォ
トマスク（またはレジストマスク）の間隔を狭く設計することができ、結果としてチャネ
ル長を短く設計する、例えばチャネル長を１μｍ〜１０μｍに設計することができる。
また、上述した方法に限定されず、ソース電極層４０５ａ及びドレイン電極層４０５ｂと
して用いるエッチングガスのエッチングレートが異なる材料を積層させ、下層にエッチン
グレートの低い材料層、上層にエッチングレートの高い材料層とし、エッチングを行うと
電極側面に段差を形成することができる。
酸化物半導体層４０３を挟んで対向する２つの電極側面に段差を持たせることにより、ソ
ース電極層及びドレイン電極層の側面における電極上端から電極下端までの距離を大きく
することによって第１の電界集中緩和領域４０６ａの長さＬ３及び第２電界集中緩和領域
４０６ｂの長さＬ４を長くして電界集中を緩和させる。
さらにソース電極層及びドレイン電極層の側面における電極上端から電極下端までの距離
を大きくするため、上述したドライエッチング後に、さらにウェットエッチングを行って
酸化物半導体層４０３を挟んで対向する２つの電極側面の一部に曲面を持たせてもよい。
また、上述したドライエッチングではなく、ソース電極層及びドレイン電極層の形成をウ
ェットエッチングを行って、少なくともソース電極層の下端部の側面の角度θ１、及びド
レイン電極層の下端部の側面の角度θ２が２０°以上９０°未満としてもよく、電極上面
から基板に向かって裾広がりの断面形状としてもよい。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図３乃至図９を用いて
説明する。
図３（Ａ）において、透光性を有する基板１００にはバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板を用いることができる。
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィ工程を行い、
レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート
電極１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。こ
のとき少なくともゲート電極１０１の端部にテーパ形状が形成されるようにエッチングす
る。この段階での上面図を図３（Ａ）に示した。なお、この段階での上面図が図５に相当
する。
ゲート電極１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、チ
タン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（
Ｃｒ）、Ｎｄ（ネオジム）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、また
は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述し
た元素を成分とする窒化物で形成する。中でもアルミニウム（Ａｌ）や銅（Ｃｕ）などの
低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕し
やすい等の問題点があるのでチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた元素、または上述
した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
次いで、ゲート電極１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１０
２はスパッタ法などを用い、膜厚を５０〜２５０ｎｍとする。
例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎｍ
の厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム、酸化タンタル膜
などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良
い。
次に、ゲート絶縁層１０２上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成
する。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、ま
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。ここでは、導電膜としてアルミニウム（Ａｌ）膜と、そのアルミニウム（Ａｌ）膜上
に重ねてＴｉ膜を積層する。また、導電膜は、３層構造としてもよく、タングステン膜上
にチタン膜を積層してもよい。また、導電膜は、シリコンを含むアルミニウム膜の単層構
造や、タングステン膜の単層構造としてもよい。
次に、導電膜上に第１の酸化物半導体膜（本実施の形態では第１のＩｎ−Ｇａ−Ｚｎ−Ｏ
系非単結晶膜）をスパッタ法で成膜する。ここでは、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：１としたターゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００
Ｗとし、成膜温度を室温とし、アルゴンガス流量４０ｓｃｃｍを導入してスパッタ成膜を
行う。Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いて
いるにも関わらず、成膜直後で大きさ１ｎｍ〜１０ｎｍの結晶粒を含むＩｎ−Ｇａ−Ｚｎ
−Ｏ系非単結晶膜が形成されることがある。なお、ターゲットの成分比、成膜圧力（０．
１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜３０００Ｗ：８インチφ）、温度（室温〜１０
０℃）、反応性スパッタの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の
密度や、直径サイズは、１ｎｍ〜１０ｎｍの範囲で調節されうると言える。第１のＩｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２０ｎｍとする。勿論、膜中に結晶粒が
含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態
では第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍとする。
次に、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、第１のＩｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜をエッチングする。ここではＩＴＯ０７Ｎ（関東化学社製）
を用いたウェットエッチングにより、画素部において、不要な部分を除去して第１のＩｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶膜１１１ａ、１１１ｂを形成する。なお、ここでのエッチン
グは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
次に、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜のエッチングと同じレジストマスクを用
いて、エッチングにより不要な部分を除去してソース電極層１０５ａ及びドレイン電極層
１０５ｂを形成する。この際のエッチング方法としてウエットエッチングまたはドライエ
ッチングを用いる。ここでは、ＳｉＣｌ４とＣｌ２とＢＣｌ３の混合ガスを反応ガスとし
たドライエッチングにより、Ａｌ膜とＴｉ膜を積層した導電膜をエッチングしてソース電
極層１０５ａ及びドレイン電極層１０５ｂを形成する。この段階での断面図を図３（Ｂ）
に示した。なお、この段階での上面図が図６に相当する。
ここでのエッチングにより、後に形成する酸化物半導体層と接するソース電極層１０５ａ
の側面の角度θ１及びドレイン電極層１０５ｂの側面の角度θ２を２０°以上９０°未満
とする。酸化物半導体層を挟んで対向する２つの電極側面をテーパ形状とすることで、酸
化物半導体層におけるソース電極層の側面及びドレイン電極層の側面と重なる領域は、電
界集中緩和領域として機能させることができる。
また、この第２のフォトリソグラフィー工程において、ソース電極層１０５ａ及びドレイ
ン電極層１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子
１２２はソース配線（ソース電極層１０５ａを含むソース配線）と電気的に接続されてい
る。また、端子部において、第２の端子１２２の上方に存在し、且つ、第２の端子１２２
と重なる第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜１２３は残存する。
また、容量部においては、ソース電極層１０５ａ及びドレイン電極層１０５ｂと同じ材料
である容量電極層１２４を残す。また、容量部において、容量電極層１２４の上方に存在
し、且つ、容量電極層１２４と重なる第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜１１１ｃ
は残存する。
次に、レジストマスクを除去した後、大気に曝すことなく第２の酸化物半導体膜（本実施
の形態では第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）を成膜する。プラズマ処理後、大
気に曝すことなく第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜することは、ゲート絶
縁層と半導体膜の界面にゴミなどを付着させない点で有用である。ここでは、直径８イン
チのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４
Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、パル
ス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい
。第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２００ｎｍとする。本実
施の形態では第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、１００ｎｍとする。
第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
の成膜条件と異ならせることで、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜よりも電気抵
抗の高い膜とする。例えば、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件におけ
る酸素ガス流量とアルゴンガス流量の比よりも第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第１のＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン、又はヘリウムなど）
雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、第２のＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（又は酸素ガス流量とアルゴンガ
ス流量の比１：１以上）とする。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、窒素雰囲気または大気雰囲気下で３５０℃、１時間の熱処理を
行う。この熱処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行わ
れる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理
（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、第２のＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行
ってもよい。
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して半導体層１０３を形成する。ここではＩＴＯ０７Ｎ（関東化学
社製）を用いたウェットエッチングにより、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を
除去して半導体層１０３を形成する。ウェットエッチングで除去する場合、エッチングの
廃液から酸化物半導体を再生して、ターゲットの作製に再利用することができる。
酸化物半導体に含まれているインジウムやガリウムは、希少価値のある金属であることが
知られており、再利用することによって、省資源化を図るとともに酸化物半導体を用いて
形成される製品のコストダウンを図ることができる。
なお、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜と第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結
晶膜は同じエッチャントを用いるため、ここでのエッチングにより第１のＩｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶膜が除去される。従って、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜で
覆われた第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の側面は保護されるが、図４（Ａ）に
示すように、露呈している第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜１１１ａ、１１１ｂ
はエッチングされ、第１のバッファ層１０４ａ、第２のバッファ層１０４ｂが形成される
。なお、半導体層１０３のエッチングは、ウェットエッチングに限定されずドライエッチ
ングを用いてもよい。以上の工程で半導体層１０３をチャネル形成領域とする薄膜トラン
ジスタ１７０が作製できる。この段階での断面図を図４（Ａ）に示した。なお、この段階
での上面図が図７に相当する。
次いで、レジストマスクを除去し、半導体層を覆う保護絶縁膜１０７を形成する。保護絶
縁膜１０７はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒
化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などを用
いることができる。
次に、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁膜１
０７のエッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成
する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２
７も形成する。また、ここでのエッチングにより容量電極層１２４に達するコンタクトホ
ール１０９も形成する。なお、マスク数を削減するため、同じレジストマスクを用いてさ
らにゲート絶縁層をエッチングしてゲート電極に達するコンタクトホール１２６も同じレ
ジストマスクで形成することが好ましい。この段階での断面図を図４（Ｂ）に示す。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ
２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、第５のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極１１０を形成する。
また、この第５のフォトリソグラフィー工程において、容量部におけるゲート絶縁層１０
２を誘電体として、容量電極層１２４と画素電極１１０とで保持容量が形成される。容量
配線１０８はコンタクトホール１０９を介して容量電極層１２４と電気的に接続する。
また、この第５のフォトリソグラフィー工程において、第１の端子及び第２の端子をレジ
ストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２
８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第２の端子１２２上に
形成された透明導電膜１２９は、ソース配線の入力端子として機能する接続用の端子電極
である。
次いで、レジストマスクを除去し、この段階での断面図を図４（Ｃ）に示す。なお、この
段階での上面図が図８に相当する。
また、図９（Ａ１）、図９（Ａ２）は、この段階でのゲート配線端子部の上面図及び断面
図をそれぞれ図示している。図９（Ａ１）は図９（Ａ２）中のＣ１−Ｃ２線に沿った断面
図に相当する。図９（Ａ１）において、保護絶縁膜１５４上に形成される透明導電膜１５
５は、入力端子として機能する接続用の端子電極である。また、図９（Ａ１）において、
端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ
材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり、透明導電膜１
５５で導通させている。なお、図４（Ｃ）に図示した透明導電膜１２８と第１の端子１２
１とが接触している部分が、図９（Ａ１）の透明導電膜１５５と第１の端子１５１が接触
している部分に対応している。
また、図９（Ｂ１）、及び図９（Ｂ２）は、図４（Ｃ）に示すソース配線端子部とは異な
るソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図９（Ｂ１）は
図９（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図９（Ｂ１）において、保護
絶縁膜１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子
電極である。また、図９（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成さ
れる電極１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶
縁層１０２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず
、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖな
どに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成すること
ができる。また、第２の端子１５０は、保護絶縁膜１５４を介して透明導電膜１５５と電
気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして５回のフォトリソグラフィー工程により、５枚のフォトマスクを使用して、ボト
ムゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０を有する画素
薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素
に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型
の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
また、本実施の形態は、図８の画素構成に限定されず、図８とは異なる上面図の例を図１
０に示す。図１０では容量配線を設けず、ゲート絶縁層を誘電体として画素電極を隣り合
う画素のゲート配線とゲート絶縁層を介して重なる容量電極層とで保持容量を形成する例
であり、この場合、容量配線及び容量配線と接続する第３の端子は省略することができる
。なお、図１０において、図８と同じ部分には同じ符号を用いて説明する。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直周期を１．５倍若しくは２倍以上にすることで応答速度を改善するとと
もに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速
駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
本実施の形態で得られるｎチャネル型のトランジスタは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結
晶膜の半導体層をチャネル形成領域に用いており、良好な動特性を有するため、これらの
駆動技術を組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
本実施の形態では、ゲート電極層、ゲート絶縁層、ソース電極層及びドレイン電極層、ソ
ース領域又はドレイン領域（Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層）、半導体層（
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層）という積層構造を有する薄膜トランジスタ
とし、ゲート絶縁層表面をプラズマ処理で改質することによって、半導体層の膜厚を薄膜
にしたままで、かつ寄生容量を抑制できる。なお、薄膜であっても、ゲート絶縁層に対す
る割合が十分であるため寄生容量は十分に抑制される。
本実施の形態によって、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動
特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜
トランジスタを有する半導体装置を提供することができる。
（実施の形態４）
本実施の形態では、半導体装置として電子ペーパーの例を示す。
図１１は、液晶表示装置とは異なる半導体装置の例としてアクティブマトリクス型の電子
ペーパーを示す。半導体装置の画素部に用いられる薄膜トランジスタ５８１としては、実
施の形態３で示す画素部の薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
非単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態１に示した
ように、酸化物半導体層を挟んで対向する２つの電極側面をテーパ形状とすることで、電
界緩和領域が設けられた信頼性の高い薄膜トランジスタを備えた電子ペーパを実現するこ
とができる。
図１１の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又
はドレイン電極層は、第１の電極層５８７と、絶縁層５８５に形成する開口で接しており
電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５
９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含
む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充
填されている（図１１参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導
体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
以上の工程により、半導体装置として製造コストが低減された電子ペーパーを作製するこ
とができる。
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３に記載した構成と適
宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、半導体装置の一例である表示装置において、同一基板上に少なくとも
駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明
する。
画素部に配置する薄膜トランジスタは、実施の形態１又は実施の形態２に従って形成する
。また、実施の形態１又は実施の形態２に示す薄膜トランジスタはｎチャネル型ＴＦＴで
あるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部
を画素部の薄膜トランジスタと同一基板上に形成する。
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１
２（Ａ）に示す。図１２（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画
素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択さ
れた画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
また、実施の形態１又は実施の形態２に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
あり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１３を用いて説明する。
図１３に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６
０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６
２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、
第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜
トランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１
＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２
＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓ
ｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶半導体基板上に形成されていることが望ましい。
さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されてい
ることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６
０２＿ＭとはＦＰＣなどを介して接続するとよい。
次に、図１３に示した信号線駆動回路の動作について、図１４のタイミングチャートを参
照して説明する。なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分
割されている。さらに、図１３の信号線駆動回路は、他の行の走査線が選択されている場
合でも図１４と同様の動作をする。
なお、図１４のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジ
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について
示している。
なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。
図１４に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力さ
れる。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１
の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６
０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１３の信号線駆動回路は、１ゲート選択期間を３つに分割することで
、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力するこ
とができる。したがって、図１３の信号線駆動回路は、ドライバＩＣ５６０１が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にする
ことができる。接続数が約１／３になることによって、図１３の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
なお、図１３のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
別の例として、図１５のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に
分割してもよい。さらに、図１５のタイミングチャートは、ｉ行目の走査線Ｇｉが選択さ
れるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３
ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄
膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２
１＿Ｊに入力される信号５８２１＿Ｊを示している。図１５に示すように、プリチャージ
期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３
ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入
力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トラン
ジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−
１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の
薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄
膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔ
ａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される
。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄
膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき
、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを
介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ
５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５
６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第
３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１５のタイミングチャートを適用した図１３の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージで
きるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１５にお
いて、図１４と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１６及び図１７を用い
て説明する。
図１６にシフトレジスタの回路構成を示す。図１６に示すシフトレジスタは、複数のフリ
ップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれ
か一）で構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス
信号、リセット信号が入力されて動作する。
図１６のシフトレジスタの接続関係について説明する。図１６のシフトレジスタは、ｉ段
目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのう
ちいずれか一）は、図１７に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に
接続され、図１７に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され
、図１７に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１７に示
した第６の配線５５０６が第５の配線５７１５に接続される。
また、図１７に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線
５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、
図１７に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図１７に示す第１の配線５５０１は第
１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１７に示す第
２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図１６に示すフリップフロップの詳細について、図１７に示す。図１７に示すフリ
ップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、
第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トラン
ジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及
び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、
第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トラン
ジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、
第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型
トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったとき導通状態になるものとする。
次に、図１６に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され
、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲ
ート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０
１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでも
よい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線
と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を実施の形態１又は実施の形態２に示すｎチャ
ネル型ＴＦＴのみで作製することも可能である。酸化物半導体層を用いるトランジスタの
移動度は大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の
形態１又は実施の形態２に示すｎチャネル型ＴＦＴはソース領域又はドレイン領域により
寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、実施の形
態１又は実施の形態２に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作
させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現す
ることなども実現することが出来る。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することが出来る。
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少
なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配
置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１
２（Ｂ）に示す。
図１２（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線
駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５
４０３とを有する。
図１２（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図１２（Ｂ）に示す発光表示装置では、一つの画素にスイッチング用ＴＦＴと、電
流制御用ＴＦＴとの２つを配置する場合、スイッチング用ＴＦＴのゲート配線である第１
の走査線に入力される信号を第１の走査線駆動回路５４０２で生成し、電流制御用ＴＦＴ
のゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生
成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力さ
れる信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、
スイッチング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御
するのに用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合
、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良い
し、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１又は実施の形態２に示すｎチ
ャネル型ＴＦＴのみで作製することも可能である。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼
ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎ
チャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１８と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１８に示す画素構成は、これに限定されない。例えば、図１８に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）を用いて説
明する。ここでは、駆動用ＴＦＴが図１（Ｂ）に示す薄膜トランジスタ１７０の場合を例
に挙げて、画素の断面構造について説明する。図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ
）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は
、実施の形態１で示す薄膜トランジスタ１７０と同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ
系非単結晶膜を半導体層として含む高い電気特性を有する薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図１８に示す画素構成はどの
射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１９（Ａ）を用いて説明する。
図１９（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１が図１（Ｂ）に示す薄膜トランジス
タ１７０であり、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、
画素の断面図を示す。図１９（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦ
ＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、
陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反
射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、
ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていて
も、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成され
ている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール
注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透
過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと
示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光
性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１９（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１９（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１が図１（Ａ）に示す薄膜トランジスタ１７０であり、発光素子７０１２から発せら
れる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１９（Ｂ）では、駆
動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子
７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０
１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うよ
うに、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０
１３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料
を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３
０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３と
して用いることができる。そして発光層７０１４は、図１９（Ａ）と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
７０１５は光を透過する必要はないが、図１９（Ａ）と同様に、透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１９（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１９（Ｃ）を用いて説明する。図１９（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１９（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１９（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１９（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１９（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示
した構成に限定されるものではなく、開示した技術的思想に基づく各種の変形が可能であ
る。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の上面及び
断面について、図２２（Ａ）、図２２（Ｂ）を用いて説明する。図２２（Ａ）は、第１の
基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によ
って封止した、パネルの上面図であり、図２２（Ｂ）は、図２２（Ａ）のＨ−Ｉにおける
断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２２（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層
として含む信頼性の高い実施の形態１に示す薄膜トランジスタを適用することができる。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図２２（Ａ）及び図２２（Ｂ）の構成に限定されない。
以上の工程により、製造コストを低減した発光表示装置（表示パネル）を作製することが
できる。
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３に記載した構成と適
宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面につい
て、図２０（Ａ１）、図２０（Ａ２）、図２０（Ｂ）を用いて説明する。図２０（Ａ１）
、図２０（Ａ２）は、第１の基板４００１上に形成された実施の形態１で示したＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含む薄膜トランジスタ４０１０、４０１１、
及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止し
た、パネルの上面図であり、図２０（Ｂ）は、図２０（Ａ１）、図２０（Ａ２）のＭ−Ｎ
における断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図２０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタ４０１０、４０１１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層
として含む実施の形態１に示す薄膜トランジスタを適用することができる。薄膜トランジ
スタ４０１１は、実施の形態１の図１に示した薄膜トランジスタ１７０に相当する。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型
液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されずＰＣＶＤ法などの種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナ
トリウム等のイオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑
制することができる。
また、保護膜を形成した後に、半導体層のアニール（３００℃〜４００℃）を行ってもよ
い。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶
縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図２０（Ａ１）、図２０（Ａ２）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定
されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部また
は走査線駆動回路の一部のみを別途形成して実装しても良い。
図２１は、ＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する
一例を示している。
図２１は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している
。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対
向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設され
ている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は
、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、半導体装置として製造コストを低減した液晶表示パネルを作製するこ
とができる。
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３に記載した構成と適
宜組み合わせて実施することが可能である。
（実施の形態８）
電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可
能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車な
どの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用すること
ができる。電子機器の一例を図２３、図２４に示す。
図２３（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本実施の形態３を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
また、図２３（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、本実施の形態３を適
用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えるこ
とができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告は無線
で情報を送受信できる構成としてもよい。
また、図２４は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２４では表示部２７０５）に文章を表示し、左側の表示部
（図２４では表示部２７０７）に画像を表示することができる。
また、図２４では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態９）
半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器
としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、
コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォト
フレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報
端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２５（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９７０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２５（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２６（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２６（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも実施の形
態１または実施の形態２に示す薄膜トランジスタを有する半導体装置を備えた構成であれ
ばよく、その他付属設備が適宜設けられた構成とすることができる。図２６（Ａ）に示す
携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。な
お、図２６（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有
することができる。
図２６（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも実施の形態１または実施の形態２に示す薄膜トランジスタ
を有する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成と
することができる。
図２７は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
図２７に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
（実施の形態１０）
実施の形態１または実施の形態２においては、バッファ層を設ける例を示したが、本実施
の形態ではバッファ層を設けない例を示す。また、２つのｎチャネル型の薄膜トランジス
タを用いてインバータ回路を構成する例を以下に説明する。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下
、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合
は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負
の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うも
のとする。
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える
。この画素部に配置するエンハンスメント型トランジスタは、酸化物半導体を用いており
、その電気特性は、ゲート電圧±２０Ｖにおいて、オンオフ比が１０９以上であるため、
リーク電流が少なく、低消費電力駆動を実現することができる。
駆動回路のインバータ回路の断面構造を図３２（Ａ）に示す。図３２（Ａ）において、基
板１４００上に第１のゲート電極１４０１及び第２のゲート電極１４０２を設ける。第１
のゲート電極１４０１及び第２のゲート電極１４０２の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
例えば、第１のゲート電極１４０１及び第２のゲート電極１４０２の２層の積層構造とし
ては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモ
リブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積
層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好まし
い。３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウム
とシリコンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを
積層した積層とすることが好ましい。
また、第１のゲート電極１４０１及び第２のゲート電極１４０２を覆うゲート絶縁層１４
０３上には、第１配線１４０９、第２配線１４１０、及び第３配線１４１１を設け、第２
の配線１４１０は、ゲート絶縁層１４０３に形成されたコンタクトホール１４０４を介し
て第２のゲート電極１４０２と直接接続する。
また、第１のゲート電極１４０１と重なる位置に第１配線１４０９及び第２配線１４１０
上に接する第１の酸化物半導体層１４０５と、第２のゲート電極１４０２と重なる位置に
第２配線１４１０及び第３配線１４１１上に接する第２の酸化物半導体層１４０７とを設
ける。
第１の薄膜トランジスタ１４３０は、第１のゲート電極１４０１と、ゲート絶縁層１４０
３を介して第１のゲート電極１４０１と重なる第１の酸化物半導体層１４０５とを有し、
第１配線１４０９は、接地電位の電源線（接地電源線）である。この接地電位の電源線は
、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。
また、第２の薄膜トランジスタ１４３１は、第２のゲート電極１４０２と、ゲート絶縁層
１４０３を介して第２のゲート電極１４０２と重なる第２の酸化物半導体層１４０７とを
有し、第３配線１４１１は、正の電圧ＶＤＤが印加される電源線（正電源線）である。
第１の酸化物半導体層１４０５を挟んで対向する第１配線１４０９の側面と第２配線１４
１０の側面とをテーパ形状とすることで、酸化物半導体層におけるソース電極層の側面及
びドレイン電極層の側面と重なる領域は、電界集中緩和領域として機能させる。
また、第２の酸化物半導体層１４０７を挟んで対向する第２配線１４１０の側面と第３配
線１４１１の側面とをテーパ形状とすることで、酸化物半導体層におけるソース電極層の
側面及びドレイン電極層の側面と重なる領域は、電界集中緩和領域として機能させる。
図３２（Ａ）に示すように、第１の酸化物半導体層１４０５と第２の酸化物半導体層１４
０７の両方に電気的に接続する第２の配線１４１０は、ゲート絶縁層１４０３に形成され
たコンタクトホール１４０４を介して第２の薄膜トランジスタ１４３１の第２のゲート電
極１４０２と直接接続する。第２の配線１４１０と第２のゲート電極１４０２とを直接接
続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することがで
きる。第２のゲート電極１４０２と第２配線１４１０を他の導電膜、例えば透明導電膜を
介して接続する場合に比べて、コンタクトホールの数の低減、コンタクトホールの数の低
減による占有面積の縮小を図ることができる。
また、駆動回路のインバータ回路の上面図を図３２（Ｃ）に示す。図３２（Ｃ）において
、鎖線Ｚ１−Ｚ２で切断した断面が図３２（Ａ）に相当する。
また、ＥＤＭＯＳ回路の等価回路を図３２（Ｂ）に示す。図３２（Ａ）及び図３２（Ｃ）
示す回路接続は、図３２（Ｂ）に相当し、第１の薄膜トランジスタ１４３０をエンハンス
メント型のｎチャネル型トランジスタとし、第２の薄膜トランジスタ１４３１をデプレッ
ション型のｎチャネル型トランジスタとする例である。
また、本実施の形態ではＥＤＭＯＳ回路の例を示したが、どちらもエンハンスメント型の
ｎチャネル型トランジスタとするＥＥＭＯＳ回路を用いて駆動回路を構成してもよい。
また、本実施の形態においては、バッファ層を設けない例を示したが、特に限定されず、
実施の形態１と同様に、第１配線１４０９の上面、第２配線１４１０上面、及び第３配線
１４１１上面にバッファ層を設けてもよい。
また、本実施の形態は、実施の形態１乃至９のいずれか一と組み合わせることができる。
（実施の形態１１）
本実施の形態では、図３３に示したモデル構造の薄膜トランジスタにストレスを印加して
電気特性の劣化の度合いを計算によって求める。
図３３（Ａ）に示す構造は、ガラス基板３０１上にゲート電極層３０２、ゲート絶縁層３
０３の順で積層され、その上にソース電極層３０４、及びドレイン電極層３０５を形成す
る。また、ソース電極層３０４の側面には酸化物層３０７と、ドレイン電極層３０５の側
面には酸化物層３０８を設ける。なお、ここでは、酸化物層３０７、３０８はソース電極
層３０４、及びドレイン電極層３０５の自然酸化膜とする。また、ソース電極層３０４、
ドレイン電極層３０５、及び酸化物層３０７、３０８を覆って酸化物半導体層３０６を形
成する。
ゲート電極層３０２は、モリブデンを用い、ソース電極層３０４、及びドレイン電極層３
０５も同じ材料を用いる設定とする。また、ゲート絶縁層３０３は、酸化珪素膜であり、
膜厚１００ｎｍ、比誘電率εｒは４．１とする。酸化物半導体層３０６の膜厚は５０ｎｍ
であり、材料としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いる。また、薄膜トラン
ジスタのチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍとする。
また薄膜トランジスタに与えるストレスは、ゲート電圧Ｖｇｓ＝２Ｖ、ソース電極とドレ
イン電極間の電圧Ｖｄｓ＝２０Ｖとし、このストレスを与える時間を１０００秒とし、ス
トレス印加前後で電気特性の比較を行う。
この計算においては、Ｓｉｌｖａｃｏ社製のシミュレーションソフト「Ａｔｌａｓを用い
て計算した。
また、ソース電極層３０４のテーパ角度θ１として、２７度、４５度、或いは６３度とし
て計算した。なお、ソース電極層３０４のテーパ角度θ１はドレイン電極層３０５のテー
パ角度θと同じ角度に設定する。
ソース電極層３０４のテーパ角度θ１が、２７度である場合の計算結果を図３４に示す。
また、ソース電極層３０４のテーパ角度θ１が、４５度である場合の計算結果を図３５に
示す。
また、ソース電極層３０４のテーパ角度θ１が、６３度である場合の計算結果を図３６に
示す。
図３４、図３５、及び図３６の結果から、ソース電極層３０４のテーパ角度θ１が、小さ
いほど劣化しにくくなる結果が得られる。
また、比較のため、９０度とした図３３（Ｂ）に示す構造で同様の計算を行った結果を図
３７（Ａ）に示す。図３３（Ｂ）に示す構造は、角度が異なる点以外は、図３３（Ａ）と
同一である。
また、比較のため、２７度としてソース電極層３０４の側面に酸化物層と、ドレイン電極
層３０５の側面に酸化物層のない図３３（Ｃ）に示す構造で同様の計算を行った結果を図
３７（Ｂ）に示す。側面に酸化物層がない場合は、テーパ角度θ１を何度としても同じ結
果であった。側面に酸化物層がない場合は、ゲート絶縁層３０３と酸化物半導体層３０６
との界面が電流パスとなるため、ソース電極層３０４の側面のテーパ角度が何度になって
も電流パスに影響がでない。
これらの結果から、ソース電極層３０４の側面に酸化物層３０７と、ドレイン電極層３０
５の側面に酸化物層３０８とを設け、さらにテーパ角度θ１を９０度よりも小さくするこ
とで薄膜トランジスタの電気特性の劣化を抑えることができると言える。
以上の構成でなる実施の形態について、以下に示す実施例でもってさらに詳細な説明を
行うこととする。
本実施例では、酸化物半導体層を用いて作製された薄膜トランジスタの特性に関して示す
。
以下に、本実施例で用いたトランジスタの作製方法について説明する。
まず、基板上に第１の導電膜を形成した後、当該第１の導電膜をフォトリソグラフィ法を
用いてパターニングすることによりゲート電極５０２を形成した。続いて、当該ゲート電
極５０２上にゲート絶縁層５０３を形成した。続いて、ゲート絶縁層５０３上に第２の導
電膜とバッファ層を形成した。なお、基板を大気に曝すことなく連続して第２の導電膜と
バッファ層を形成した。続いて、当該第２の導電膜及びバッファ層をフォトリソグラフィ
法を用いてパターニングすることにより、一部がゲート電極と重なるソース電極層５０６
ａ及びドレイン電極層５０６ｂを形成した。続いて、ゲート絶縁層、ソース電極層及びド
レイン電極層上に酸化物半導体層を形成した後、当該酸化物半導体層をフォトリソグラフ
ィ法を用いてパターニングすることにより、チャネル形成領域として機能する島状の酸化
物半導体層５１０を形成した。続いて、窒素雰囲気下で３５０℃、１時間の熱処理を行っ
た。
基板として、旭ガラス社製のガラス基板（商品名ＡＮ１００）を用いた。
ゲート電極５０２となる第１の導電膜として、スパッタ法を用いて膜厚１００ｎｍのタン
グステン膜を形成した。
ゲート絶縁層５０３として、プラズマＣＶＤ法を用いて膜厚１００ｎｍの酸化窒化シリコ
ン膜を形成した。
ソース電極層５０６ａ及びドレイン電極層５０６ｂとなる第２の導電膜として、スパッタ
法を用いて膜厚１００ｎｍのタングステン膜を形成した。
バッファ層は、スパッタ法によって５〜１０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を
形成した。成膜条件は、アルゴンガスのみを用い、ターゲットは、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１としたターゲットを用いた。
酸化物半導体層は、スパッタ法によって１５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
を成膜した。成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を２５
℃とし、アルゴンガス流量を１０ｓｃｃｍとし、酸素流量を５ｓｃｃｍとし、ガラス基板
とターゲット間の距離を１７０ｍｍとし、直流（ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）
）で行った。ターゲットは、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲ
ット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）を用いた。また、プラズマ処理を行った後、
基板５００を大気に曝すことなく連続して酸化物半導体層を形成した。なお、この成膜条
件で得られた酸化物半導体層の組成を誘導結合プラズマ質量分析法（Ｉｎｄｕｃｔｉｖｅ
ｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＩＣＰ−
ＭＳ分析法）により測定した結果は、ＩｎＧａ０．９４Ｚｎ０．４０Ｏ３．３１であった
。
図２８に薄膜トランジスタのＶｇ−Ｉｄ曲線を示す。なお、本実施例では、トランジスタ
の測定は、ドレイン電圧（ソースの電圧に対するドレインの電圧）を１Ｖに設定して行っ
た。
また、本実施例では、トランジスタの構造を図２９に示すように形成した。具体的には、
トランジスタのチャネル長Ｌを１００μｍ、チャネル幅Ｗを１００μｍ、ソース電極層５
０６ａとゲート電極５０２が重なる長さＬｓを５μｍ、ドレイン電極層５０６ｂとゲート
電極５０２が重なる長さＬｄを５μｍ、チャネル幅方向と平行な方向において酸化物半導
体層５１０がソース電極層５０６ａ及びドレイン電極層５０６ｂと重ならない領域の長さ
Ａを５μｍとした。
以上により、基板を大気に曝すことなく連続して第２の導電膜とバッファ層を形成したこ
とによって、トランジスタのオンオフ比を高くし、電界効果移動度を高くすることができ
ることがわかった。
また、本実施例では、エッチング後の電極形状の一例を示す。まず、サンプルを作製する
プロセスについて図３０を用いて説明する。なお、実施例１とは、ソース電極層及びドレ
イン電極層の断面形状が異なっている点とバッファ層を形成しない点で異なっているだけ
であるため、同一の箇所には同一の符号を用いて説明する。
まず、基板上に第１の導電膜を形成した後、当該第１の導電膜をフォトリソグラフィ法を
用いてパターニングすることによりゲート電極５０２を形成した。続いて、当該ゲート電
極５０２上にゲート絶縁層５０３を形成した（図３０（Ａ）参照）。続いて、ゲート絶縁
層５０３上に第２の導電膜を形成した。続いて、当該第２の導電膜をフォトリソグラフィ
法を用いてパターニングすることにより、一部がゲート電極と重なるソース電極層６０６
ａ及びドレイン電極層６０６ｂを形成した（図３０（Ｂ）参照）。続いて、ゲート絶縁層
、ソース電極層及びドレイン電極層上に酸化物半導体層を形成した後、当該酸化物半導体
層をフォトリソグラフィ法を用いてパターニングすることにより、チャネル形成領域とし
て機能する島状の酸化物半導体層６１０を形成した（図３０（Ｃ）参照）。
基板として、旭ガラス社製のガラス基板（商品名ＡＮ１００）を用いた。
ゲート電極５０２となる第１の導電膜として、スパッタ法を用いて膜厚１００ｎｍのタン
グステン膜を形成した。
ゲート絶縁層５０３として、プラズマＣＶＤ法を用いて膜厚１００ｎｍの酸化窒化シリコ
ン膜を形成した。
ソース電極層６０６ａ及びドレイン電極層６０６ｂとなる第２の導電膜として、スパッタ
法を用いて膜厚１００ｎｍのタングステン膜を形成した。
酸化物半導体層は、スパッタ法によって１５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
を成膜した。成膜条件は、実施例１と同じである。
ソース電極層６０６ａ及びドレイン電極層６０６ｂのエッチングは、コイル状アンテナを
用いるＩＣＰエッチング装置を用いて行った。ＣＦ４のガス流量を２５（ｓｃｃｍ）、Ｃ
ｌ２のガス流量を２５（ｓｃｃｍ）、Ｏ２のガス流量を１０（ｓｃｃｍ）とし、１．５Ｐ
ａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズ
マを生成してエッチングを行う。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６
ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。少なくともゲート絶
縁膜５０３がある程度露呈した段階で、このエッチングを途中で停止することにより、段
差を有する電極側面が形成される。
上記エッチング条件により、ソース電極層６０６ａの断面形状は、基板の基板面とソース
電極層６０６ａの下端部側面とがなす角度θ１が２０°以上９０°未満とすることができ
る。図３０（Ｃ）中に示す点線で囲まれた部分の断面写真を図３１（Ａ）に示す。なお、
図３１（Ｂ）は図３１（Ａ）の模式図である。図３１（Ａ）に示すように、θ１は約４０
°である。また、図３１（Ａ）に示すように、基板の基板面とソース電極層６０６ａの上
端部側面とがなす角度は約９０°である。なお、酸化物半導体層６１０を挟んで対向する
ソース電極層６０６ａ側面とドレイン電極層６０６ｂ側面の断面形状は同じエッチング工
程を経るため、ほぼ同一である。
本実施例により、実施の形態２に示すソース電極層及びドレイン電極層の断面形状を作製
することを示唆することができたと言える。
１００：基板
１０１：ゲート電極
１０２：ゲート絶縁層
１０３：酸化物半導体層
１０４ａ：第１のバッファ層
１０４ｂ：第２のバッファ層
１０５ａ：ソース電極層
１０５ｂ：ドレイン電極層

Claims (13)

  1. 基板と、
    前記基板上のゲート電極と、
    前記ゲート電極上のゲート絶縁層と、
    前記ゲート絶縁層上の半導体層と、
    前記ゲート絶縁層上のソース電極及びドレイン電極と、を有し、
    前記半導体層は、前記ゲート絶縁層と接する領域を有し、
    前記半導体層は、前記ソース電極及び前記ドレイン電極と電気的に接続され、
    前記基板の上面と前記ソース電極の側面の上端部とでなす第１の角度は、前記基板の上面と前記ソース電極の側面の下端部とでなす第２の角度より大きく、
    前記基板の上面と前記ドレイン電極の側面の上端部とでなす第３の角度は、前記基板の上面と前記ドレイン電極の側面の下端部とでなす第４の角度より大きい半導体装置。
  2. 請求項１において、
    前記ソース電極又は前記ドレイン電極と電気的に接続された画素電極を有する半導体装置。
  3. 基板と、
    前記基板上のゲート電極と、
    前記ゲート電極上のゲート絶縁層と、
    前記ゲート絶縁層上の半導体層と、
    前記ゲート絶縁層上のソース電極及びドレイン電極と、
    前記ソース電極の側面に接する第１の酸化膜と、
    前記ドレイン電極の側面に接する第２の酸化膜と、を有し、
    前記半導体層は、前記ゲート絶縁層と接する領域を有し、
    前記半導体層は、前記ソース電極及び前記ドレイン電極と電気的に接続され、
    前記基板の上面と前記ソース電極の側面の上端部とでなす第１の角度は、前記基板の上面と前記ソース電極の側面の下端部とでなす第２の角度より大きく、
    前記基板の上面と前記ドレイン電極の側面の上端部とでなす第３の角度は、前記基板の上面と前記ドレイン電極の側面の下端部とでなす第４の角度より大きい半導体装置。
  4. 請求項３において、
    前記第１の酸化膜及び前記第２の酸化膜の各々は、自然酸化膜である半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記半導体層の一部は、前記ソース電極の側面と前記ドレイン電極の側面との間に位置する半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記ソース電極及び前記ドレイン電極は、前記ゲート絶縁層と接する領域を有する半導体装置。
  7. 請求項１乃至６のいずれか一において、
    前記半導体層は、インジウム、ガリウム、及び亜鉛を含む第１の酸化物半導体層を有する半導体装置。
  8. 請求項１乃至７のいずれか一において、
    前記ソース電極上に接する第２の酸化物半導体層を有し、
    前記ドレイン電極上に接する第３の酸化物半導体層を有し、
    前記第２の酸化物半導体層及び前記第３の酸化物半導体層は、前記半導体層より低抵抗である半導体装置。
  9. 請求項８において、
    前記半導体層は、前記第２の酸化物半導体層上及び前記第３の酸化物半導体層上に接して設けられる半導体装置。
  10. 請求項８及び９において、
    前記第２酸化物半導体層及び前記第３の酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含む半導体装置。
  11. 請求項１乃至１０のいずれか一において、
    前記ソース電極及び前記ドレイン電極の各々は、単層である半導体装置。
  12. 請求項１乃至１１のいずれか一において、
    前記第２の角度及び前記第４の角度の各々は、２０度以上９０度未満である半導体装置。
  13. 請求項１乃至１２のいずれか一において、
    前記第１の角度及び前記第３の角度の各々は、９０度である半導体装置。
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