JP2014503124A - チップスケールパッケージの発光装置 - Google Patents

チップスケールパッケージの発光装置 Download PDF

Info

Publication number
JP2014503124A
JP2014503124A JP2013549902A JP2013549902A JP2014503124A JP 2014503124 A JP2014503124 A JP 2014503124A JP 2013549902 A JP2013549902 A JP 2013549902A JP 2013549902 A JP2013549902 A JP 2013549902A JP 2014503124 A JP2014503124 A JP 2014503124A
Authority
JP
Japan
Prior art keywords
light emitting
conductive material
electrodes
insulating layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013549902A
Other languages
English (en)
Other versions
JP2014503124A5 (ja
JP6110310B2 (ja
Inventor
ダニエル アレクサンダー シュタイガーワルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JP2014503124A publication Critical patent/JP2014503124A/ja
Publication of JP2014503124A5 publication Critical patent/JP2014503124A5/ja
Application granted granted Critical
Publication of JP6110310B2 publication Critical patent/JP6110310B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50Wavelength conversion elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/03001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16104Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171Disposition
    • H01L2224/17104Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32104Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0066Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

LED構造の成長を支持するために用いられる基板が、LED構造の上の上部構造の作成を支持するために用いられる。当該上部構造は、発光装置に構造的支持を供給するとともに、好ましくは、LED構造から上部構造の上部までの導電性パスを形成する導電性素子を含む一連の層として作成される。次いで、当該構造は、上部構造がLED構造のためのキャリア基板となるように裏返され、元の基板が薄くされるか、除去される。当該構造は、熱伝導及び熱分散とともに、電気伝導及び電気絶縁を促進する材料を用いて作成される。

Description

本発明は、ソリッドステート発光装置の分野に関し、特に、チップスケールパッケージの発光装置、及び、かかる装置の製造方法に関する。
発光装置(LED)、及び、特に、約1/4ワットより大きい電力で動作する装置は、光を供給する半導体素子、及び、機械的支持、電気的接続、熱散逸、波長変換などを供給する1又は複数の非半導体素子を含んでいる。
ソリッドステートLEDの人気及び使用分野が拡大し続けており、製造者間での販売の競合もあるが、大量販売から得られる利益の潜在力が増大している。このような状況において、ユニットあたりのコストにおける少しの節約でさえ、利益性に多大な影響を与え得る。従って、LEDの製造者は、材料コスト及び製造コストを低減しようと努力している。
図1は、半導体素子110と、少なくとも2つの非半導体素子(セラミック基板120及び1組の電極122)とを有する、従来の中パワー〜高パワーのLEDを示している。図1から分かるように、この実施形態では、セラミック基板120が、発光半導体構造110の領域の2倍を遥かに超えており、追加の領域が、電極122を介した半導体構造110への外部接続を促進するために主として用いられる。従って、基板120は、装置の材料コストの相対的に大きな部分を占めている。さらに、基板120上に半導体構造110を配置することは、一般的に、正確なピックアンドプレース処理を必要とし、これは、装置の製造コストを増大させる。
2008年2月12日に公開された、Ibbetson等による、米国特許公開公報第7,329,905号の「CHIP-SCALE METHODS FOR PACKAGING LIGHT EMITTING DEVICES AND CHIP-SCALE PACKAGED LIGHT EMITTING DEVICES」は、ピックアンドプレース処理を取り除き、支持基板のサイズを低減するために、ウェハボンディングを用いる技術を開示している。図2Aに示されるように、第1のウェハは、上部にコンタクト218を具備する複数のLED構造216が上面に形成された基板212を含んでいる。第2のウェハは、キャリア基板の上部及び底部にコンタクト228,238をそれぞれ具備するスルーホールビア222を有するキャリア基板220を含んでいる。図2Bに示されるように、第1のウェハは、裏返されて第2のウェハに接着され、LED構造のコンタクト218が、キャリア基板の上部の対応するコンタクト228に結合される。オプションで、LED構造の上部からの光出力への干渉を低減するために、第1のウェハの成長基板212は、薄くされるか、又は、除去されてもよい。結果として得られるウェハ接着構造は、次いで、LED構造への外部接続のためのキャリア基板の底面のコンタクト238を具備する個別の発光装置にダイス/単一化される(一点鎖線を参照)。これらの装置は、プリント回路基板上に配置され、一般的に、はんだリフロー技術を用いて、当該基板上の然るべき電極に結合され得る。
米国特許公開公報第7,329,905号の技術は、個別のLED構造をピックアンドプレースする必要性を排除し、図1の従来構造に比して、LED構造を越えた基板領域を低減させているが、材料及び/又は製造において、更なるコスト削減又は単純化が、好適であろう。
チップスケールパッケージ化された発光装置において、スルーホールビアを供給する必要性を排除することが好適であろう。また、基板に用いられる材料に関して、及び、基板を通じて発光構造に結合することに関して、より多くのオプションを供給することが好適であろう。
本発明の一実施形態では、LED構造の成長を支持するために用いられる基板が、LED構造の上の上部構造の作成を支持するために用いられる。当該上部構造は、好ましくは、LED構造から上部構造の上部までの導電性パスを形成する導電性素子を含む一連の層として作成される。次いで、当該構造は、上部構造がLED構造のためのキャリア基板となるように裏返され、元の基板が薄くされるか、除去される。当該構造は、熱伝導及び熱分散とともに、電気伝導及び電気絶縁を促進する材料を用いて作成される。
本発明が、一例として、添付の図面を参照して、より詳細に説明される。
図1は、従来技術の発光装置の例を示している。 図2A及び図2Bは、従来技術の発光装置の他の例を示している。 図3は、発光装置を支持し、且つ、電源に発光装置を結合するための外部コンタクトを供給するのに適した上部構造を具備する発光装置を作るためのフロー図の例を示している。 図4A〜図4Hは、製造中の発光装置の図を例示している。 図5は、発光装置を形成するための代替的な構造の例を示している。 図6は、発光装置を形成するための代替的な構造の例を示している。 図7は、発光装置を形成するための代替的な構造の例を示している。 図8は、発光装置を形成するための代替的な構造の例を示している。 図面を通じて、同一の参照符号は、類似又は対応する特徴又は機能を示している。図面は、例示の目的で含まれており、本発明の範囲を限定するためのものではない。
本発明の概念の深い理解を与えるために、以下の説明では、限定よりも例示の目的で、特定の構造、インタフェース、技術などの特定の詳細が説明されている。しかしながら、当該技術分野における当業者にとって、本発明が、これらの特定の詳細から逸脱する他の実施形態において実施されてもよいことが明らかであろう。同様に、この記述の文章は、図面に示されるような実施形態を例示するためのものであって、請求項に明確に記載される限定を超えて、本発明を限定するためのものではない。単純化及び明確化の目的のため、よく知られた装置、回路、及び、方法の詳細な説明は、本発明の説明を不要な詳細で曖昧にしないように、省略されている。
本発明の処理及び装置は、図3のフロー図の例、及び、図4の対応する発光装置構造を参照して最も良く理解され得る。本発明は、特に、複数の発光装置をウェハ又は他のキャリア上に作るのによく適しているが、図4及び以下の説明は、単一の発光装置の作成を示している。当該技術分野における当業者は、キャリア上に作成される装置の数は、本発明の原理に関係ないことを理解するであろう。
ステップ310において、発光素子416及び関連する電極コンタクト418A,418Bが、基板412上、一般的には、半導体装置及び相互接続層の作成を促進する成長基板上に作られる。発光素子416は、アノードとカソードとの間の発光物質の一般的なサンドイッチ構造に対応する多層として示されている。あらゆる既知の技術が、図4A(側面図)及び図4B(上面図)の構造を作るために用いられてもよい。
この実施例では、装置は、発光素子416の電極(例えば、アノード)の1つに結合するための4つのコンタクト領域418Aのセット、及び、他の電極(例えば、カソード)に結合するためのより大きな周辺領域418Bを供給するように構成されている。ギャップ415が、これらの電極418A,418Bを絶縁している。4つのコンタクト領域418A及び大きな領域418Bの使用は、装置内のより均一な電流密度分布を促進し、ある実施形態では、コンタクト領域418Aは、異なる光出力波長(異なる色)を供給する個別の発光装置に結合されてもよい。参照しやすいように、ここでは、これらの電極418Aが、共通の電源に結合されると仮定する。
ステップ320において、作成された発光素子416がテストされてもよいが、代替的には、テストは、以下で詳述される上部構造の作成が完了後に実施されてもよい。ステップ330において(図4C参照)、誘電体などの絶縁材料420が、電極を次の導電層から選択位置428A,428Bを除いて絶縁するために、構造に付与される。従来のリソグラフィー技術が、絶縁材料420の上記パターン化された層を供給するために用いられてもよい。以下においてより詳述されるように、光出力は、電極418A,418B及び絶縁体420から離れる方向に装置を出て行くよう意図されており、従って、電極418A,418B及び絶縁層420は、好ましくは、装置内で失われるか、又は、吸収される光の量を低減するために反射性である。あるいは、電極418A,418B又は絶縁体420は、上記反射を供給するための次の層に依存して、透明であってもよい。また、以下においてより詳述されるように、絶縁体420は、好ましくは、熱を伝導するが、電気を伝導しない。
ステップ340において(図4D参照)、相対的に高い絶縁/隔離ディバイダ430が、構造体上の選択位置に作られる。一般的な実施形態では、発光素子416は、約5ミクロンの厚さのオーダであってもよいが、ディバイダ430の高さは、百ミクロンのオーダ又はそれ以上のオーダであってもよい。リソグラフィー技術が、選択位置において硬化されるエポキシ樹脂などの懸濁液を用いて、これらのディバイダ430を作るために用いられてもよい。ディバイダ430は、矩形の断面を持つように示されているが、当該技術分野における当業者は、これらのディバイダ430が、上部領域よりも大きい底部を具備する台形形状を持っていてもよいことを理解するであろう。
ステップ350において(図4E参照)、複数のディバイダ430の間の空間が、金属438A,438Bで満たされる。これらの空間内のシード層の従来的なアプリケーションが用いられてもよく、銅などの金属のオーバめっきが続いて行なわれる。このオーバめっきは、ディバイダ430の上に意図的に延在してもよく、領域438A,438Bを絶縁しつつ、ディバイダ430を露出させるために、機械的又は化学的、あるいは、その両方で、削られてもよい。金属438Aは、絶縁層420におけるギャップ428A内に延在し、これにより、発光素子416の電極コンタクト418Aに接触している。同様に、金属438Bは、ギャップ428B内に延在しており、電極コンタクト418Bに接触している。
ステップ360において(図4F参照)、他の絶縁層442が、選択位置にギャップ448A,448Bを有して、金属438A,438Bの上に付与される。絶縁体420と同様に、絶縁体442は、好ましくは、熱を伝導するが、電気を伝導しない。例えば、絶縁層442は、SiO又はSiなどの樹脂又は無機材料を含んでいてもよい。
ステップ370において(図4F参照)、最終的な金属層が、絶縁層442の上に付与される。この例では、3つの導電性コンタクト444,458A,458Bが形成される。コンタクト458Aにおける金属はギャップ448A内に延在し、金属438Aを通じて電極418Aに接触を供給しており、コンタクト458Bにおける金属はギャップ448B内に延在し、金属438Bを通じて電極418Bに接触を供給している。これらのコンタクト458A,458Bは、電源を発光素子416に結合するための外部コンタクトとして役立つ。当該技術分野における当業者は、2つのコンタクト458A,458Bが図面において議論及び図示されているが、追加的なコンタクトが供給されてもよいことを理解するであろう。例えば、発光素子416は、異なるレベルの照明、異なる色及び色の組み合わせなどを供給するための複数のセグメントを含んでいてもよい。
符号444における金属パッドは、下層の金属構造438A,438Bに結合されておらず、熱散逸のための外部コンタクトを供給するのに役立つ。つまり、絶縁層420,442を介した最小の断熱を仮定すれば、金属構造438A,438Bは、発光素子416によって生成された熱を金属パッド444に、金属パッド444からプリント回路基板などの基板に伝導するのに役立つであろう。
ステップ380において(図4G及び図4H参照)、コア金属構造438A,438Bが発光装置のための構造的支持を供給するように、構造体が裏返され、元の成長基板412が、除去されるか、又は、厚みを低減されることを可能とし、これにより、コア金属構造438A,438Bとは反対の方向に、発光素子416の「上部」を出て行く光の光学的損失を低減している。図4Hの底面図に示されるように、コンタクト444,458A,458Bは、装置への外部接続を促進するために、装置の幅方向に亘って延在してもよい。
特に注目すべきことに、本発明の原理を用いて作られた発光装置は、ウェハボンディングを必要とせず、外部コンタクト458A,458Bの位置及び向きは、内部電極418A,418Bの位置及び向きとは略独立しており、これにより、スルーホールビア(図2A及び図2Bの符号222参照)の使用に比して、かなりの設計自由度を供給できる。
図4Gの構造体は、必要に応じて、更に処理されてもよい。例えば、発光素子416によって作り出された色から異なる色、例えば、白色発光装置を作り出すための色の組み合わせを生成するために、波長変換材料(例えば、蛍光体)の層が付与されてもよい。同様に、特定の光学的品質を供給するために、及び/又は、装置の上部層を保護するために、レンズが、構造体の上部に作られてもよい。
当該技術分野における当業者は、図4A〜図4Hに図示された特定の構造が、単なる構造例に過ぎないことを理解するであろう。図5〜図8は、上記技術を用いて作られ得る幾つかの代替的な構造体を示している。参照しやすいように、これらの図面において、アノード素子は、明るく網掛けされており、カソード素子は、中程度に網掛けされており、熱素子は、暗く網掛けされている。絶縁部は、網掛け無しで示されている。
図5は、別個の熱素子自体を持たない構造の例を示している。この例では、壁520が、装置の周囲に沿って延在しており、カソード構造528Bに結合されている。この壁520は、装置の外周を通じて熱を散逸させるように構成されている。外部ヒートシンク又はフィン構造(図示省略)が、更なる熱散逸を促進するために、周囲に取り付けられてもよい。当該技術分野における当業者は、壁520が、代替的に、構造体528A,528Bから絶縁されてもよく、これにより、発光素子416に電気的に結合されない別個の熱散逸素子を形成することを理解するであろう。
図6は、装置の縁部を介してアノード構造528A及びカソード構造528Bへの外部接続を供給する構造の例を示している。この例では、熱素子644が、装置の底部に亘って延在している。
図7は、プリント回路基板710に取り付けられた、端部接続装置の他の例を示している。この例では、カソード構造728Bのみが端部に延在しており、アノード構造728Aは、装置の底部におけるコンタクト758Aに延在している。カソード728Bは、はんだ接合730を介してプリント回路基板710上の導電体712Bに結合されてもよく、アノードコンタクト758Aは、はんだボール740を介してプリント回路基板710上の導電体712Aに結合されてもよい。はんだボール又は連続的なはんだ膜の使用を含む、構造体をプリント回路基板に結合する様々な方法が用いられてもよい。
図8は、複数のアノードを有する装置の底面図を示している。上述のように、発光装置は、複数の発光素子を含んでいてもよい。別個のコンタクト858A1〜858A4を供給することにより、強度又は色が、アノード858A1〜858A4の1又は複数の組み合わせを選択的に活性化することによって変更され得る。この例では、共通のカソードコンタクト858Bが示されているが、当該技術分野における当業者であれば、複数のカソードコンタクトが、様々な異なる構成を促進するために供給されてもよいことを理解するであろう。この例では、熱素子844が、アノードコンタクトとカソードコンタクトとの間に配置されている。
本発明が、図面及び上記記述において詳細に図示及び説明されてきたが、かかる図示及び説明は、例示であって、限定的なものではないと解釈されるべきであり、本発明は、開示の実施形態には限定されない。
開示の実施形態に対する他の変形が、本発明を実施する際、当該技術分野における当業者によって、図面、開示、及び、添付の請求項の研究から、理解及び実施され得る。請求項中、「有する」なる用語は、他の要素又はステップを除外せず、不定冠詞「a」又は「an」は、複数を除外しない。特定の特徴が相互に異なる従属項において言及されているという単なる事実は、これらの特徴の組み合わせが好適に用いられないということを示すものではない。請求項中の任意の参照符号は、本発明の範囲を限定するものとして解釈されるべきではない。

Claims (20)

  1. 基板と反対側に上面を持ち、前記上面においてアクセス可能な少なくとも第1及び第2の電極を含む発光構造を前記基板上に形成するステップと、
    前記少なくとも第1及び第2の電極に接触するための少なくとも第1及び第2の開口を具備する第1の絶縁層を前記少なくとも第1及び第2の電極の上にそれぞれ形成するステップと、
    前記少なくとも第1及び第2の開口間を絶縁する絶縁壁を前記第1の絶縁層の上に形成するステップと、
    前記少なくとも第1及び第2の電極に接触するために前記少なくとも第1及び第2の開口内に延在する導電性材料で、前記絶縁壁の間の空間の少なくとも一部を満たすステップと、を有し、
    前記絶縁壁及び前記導電性材料は、前記基板に頼らない構造的支持を発光素子に供給する、発光装置の製造方法。
  2. 前記基板の一部又は全てを除去するステップを含む、請求項1記載の方法。
  3. 前記導電性材料の少なくとも一部に接触するための少なくとも1つの更なる開口を具備する第2の絶縁層を前記導電性材料の上に形成するステップと、
    前記少なくとも1つの更なる開口を通じて前記導電性材料の前記少なくとも一部に結合される少なくとも1つの導電性コンタクトを形成するステップと、を含む、請求項1記載の方法。
  4. 第2の絶縁層を前記導電性材料の上に形成するステップと、
    前記導電性材料から電気的に絶縁されている少なくとも1つの熱コンタクトを前記第2の絶縁層上に形成するステップと、を含む、請求項1記載の方法。
  5. 前記導電性材料の少なくとも一部が、前記発光装置の少なくとも1つの外縁まで延在している、請求項1記載の方法。
  6. 前記絶縁壁は、少なくとも100ミクロンの高さを有する、請求項1記載の方法。
  7. 前記発光構造は、複数の発光素子を含む、請求項1記載の方法。
  8. 前記絶縁壁を形成するステップは、前記複数の発光素子の電極間に電気的な絶縁を供給するステップを含む、請求項7記載の方法。
  9. 複数の発光装置が、前記基板上に形成され、前記方法は、前記複数の発光装置を単一化するステップを含む、請求項1記載の方法。
  10. 前記第1の絶縁層とは反対の方向において、前記発光構造を越えて波長変換層を形成するステップを含む、請求項1記載の方法。
  11. 前記発光構造を越えてレンズ素子を形成するステップを含む、請求項1記載の方法。
  12. 少なくとも第1及び第2の電極を含む発光構造と、
    所望の光出力方向とは反対の方向において、それぞれ、前記少なくとも第1及び第2の電極に接触するための少なくとも第1及び第2の開口を具備する、前記第1及び第2の電極の上の第1の絶縁層と、
    前記少なくとも第1及び第2の開口間を絶縁する、前記絶縁層の上の1又は複数の絶縁壁と、
    前記少なくとも第1及び第2の電極に接触するために前記少なくとも第1及び第2の開口内に延在する、前記1又は複数の絶縁壁のそれぞれの両側に配置された導電性材料と、を有し、
    前記絶縁壁及び前記導電性材料は、構造的支持を発光素子に供給する、発光装置。
  13. 前記導電性材料の少なくとも一部に接触するための少なくとも1つの更なる開口を具備する、前記導電性材料の上の第2の絶縁層と、
    前記少なくとも1つの更なる開口を通じて前記導電性材料の前記少なくとも一部に結合される少なくとも1つの導電性コンタクトと、を含む、請求項12記載の装置。
  14. 前記導電性材料の上の第2の絶縁層と、
    前記導電性材料から電気的に絶縁されている、前記第2の絶縁層上の少なくとも1つの熱コンタクトと、を含む、請求項12記載の装置。
  15. 前記導電性材料の少なくとも一部が、前記発光装置の少なくとも1つの外縁まで延在している、請求項12記載の装置。
  16. 前記絶縁壁は、少なくとも100ミクロンの高さを有する、請求項12記載の装置。
  17. 前記発光構造は、複数の発光素子を含む、請求項12記載の装置。
  18. 前記複数の発光素子の電極間に電気的な絶縁を含む、請求項17記載の装置。
  19. 波長変換層を含む、請求項12記載の装置。
  20. レンズ素子を含む、請求項12記載の装置。
JP2013549902A 2011-01-24 2011-12-29 発光装置及び発光装置の製造方法 Active JP6110310B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161435368P 2011-01-24 2011-01-24
US61/435,368 2011-01-24
PCT/IB2011/056010 WO2012101489A1 (en) 2011-01-24 2011-12-29 Light emitting device chip scale package

Publications (3)

Publication Number Publication Date
JP2014503124A true JP2014503124A (ja) 2014-02-06
JP2014503124A5 JP2014503124A5 (ja) 2015-01-29
JP6110310B2 JP6110310B2 (ja) 2017-04-05

Family

ID=45531903

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013549902A Active JP6110310B2 (ja) 2011-01-24 2011-12-29 発光装置及び発光装置の製造方法

Country Status (6)

Country Link
US (1) US8951817B2 (ja)
EP (1) EP2668675B1 (ja)
JP (1) JP6110310B2 (ja)
KR (1) KR101875247B1 (ja)
TW (1) TWI553912B (ja)
WO (1) WO2012101489A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013100470A1 (de) * 2013-01-17 2014-07-17 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
US9577172B2 (en) * 2013-02-19 2017-02-21 Koninklijke Philips N.V. Light emitting die component formed by multilayer structures
KR102345751B1 (ko) 2015-01-05 2022-01-03 삼성전자주식회사 반도체 발광소자 패키지 및 그 제조 방법
KR102587215B1 (ko) 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102457271B1 (ko) * 2021-03-03 2022-10-21 웨이브로드 주식회사 반도체 발광소자용 지지 기판을 제조하는 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244012A (ja) * 1998-12-22 2000-09-08 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
JP2002118293A (ja) * 2000-07-31 2002-04-19 Nichia Chem Ind Ltd 発光装置とその形成方法
JP2010021261A (ja) * 2008-07-09 2010-01-28 Toshiba Corp 光半導体素子の製造方法、光半導体素子及び光半導体装置の製造方法
JP2010135693A (ja) * 2008-12-08 2010-06-17 Toshiba Corp 光半導体装置及び光半導体装置の製造方法
JP2010141176A (ja) * 2008-12-12 2010-06-24 Toshiba Corp 発光装置及びその製造方法
JP2010157738A (ja) * 2008-12-29 2010-07-15 Lg Innotek Co Ltd 発光素子パッケージ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1774598B1 (en) 2004-06-30 2011-09-14 Cree, Inc. Chip-scale methods for packaging light emitting devices and chip-scale packaged light emitting devices
TWI294694B (en) * 2005-06-14 2008-03-11 Ind Tech Res Inst Led wafer-level chip scale packaging
JP5759790B2 (ja) * 2010-06-07 2015-08-05 株式会社東芝 半導体発光装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244012A (ja) * 1998-12-22 2000-09-08 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
JP2002118293A (ja) * 2000-07-31 2002-04-19 Nichia Chem Ind Ltd 発光装置とその形成方法
JP2010021261A (ja) * 2008-07-09 2010-01-28 Toshiba Corp 光半導体素子の製造方法、光半導体素子及び光半導体装置の製造方法
JP2010135693A (ja) * 2008-12-08 2010-06-17 Toshiba Corp 光半導体装置及び光半導体装置の製造方法
JP2010141176A (ja) * 2008-12-12 2010-06-24 Toshiba Corp 発光装置及びその製造方法
JP2010157738A (ja) * 2008-12-29 2010-07-15 Lg Innotek Co Ltd 発光素子パッケージ

Also Published As

Publication number Publication date
US8951817B2 (en) 2015-02-10
EP2668675A1 (en) 2013-12-04
KR101875247B1 (ko) 2018-07-05
TWI553912B (zh) 2016-10-11
US20130292716A1 (en) 2013-11-07
EP2668675B1 (en) 2019-03-20
WO2012101489A1 (en) 2012-08-02
KR20140004739A (ko) 2014-01-13
CN103314457A (zh) 2013-09-18
TW201244182A (en) 2012-11-01
JP6110310B2 (ja) 2017-04-05

Similar Documents

Publication Publication Date Title
KR100735310B1 (ko) 다층 반사 면 구조를 갖는 엘이디 패키지 및 그 제조방법
CN105826448B (zh) 用于制造光电子半导体器件的方法和光电子半导体器件
US9431592B2 (en) Submount with cavities and through vias for LED packaging
JP4123105B2 (ja) 発光装置
JP5426481B2 (ja) 発光装置
KR101140961B1 (ko) 광학소자용 패키지 기판 및 제조방법
JP2005197633A (ja) 高出力発光ダイオードパッケージ及び製造方法
JP2009164583A (ja) 高出力ledパッケージ及びその製造方法
JP2010135749A (ja) 発光モジュールおよび照明装置
JP6110310B2 (ja) 発光装置及び発光装置の製造方法
KR100634189B1 (ko) 박막형 발광 다이오드 패키지 및 그 제조 방법
US8841172B2 (en) Method for forming package substrate
JP2002280613A (ja) 照明装置の製造方法及び部材
KR20080005851A (ko) 발광 장치
KR100634303B1 (ko) 발광 다이오드
US7868347B2 (en) Metal core multi-LED SMD package and method of producing the same
CN103314457B (zh) 发光装置晶片级封装
JP2009267415A (ja) 大電力発光ダイオードランプ光源およびその製造方法
KR101186646B1 (ko) 발광 다이오드
KR20160123682A (ko) 메탈 인쇄회로기판 및 그 제조 방법, 엘이디 패키지 구조물 및 그 제조 방법
JP2015037130A (ja) 発光装置
KR20110129370A (ko) 발광 다이오드
KR20160118066A (ko) 발광패키지
JP2015126041A (ja) 発光装置
KR20100061783A (ko) 발광 다이오드

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141208

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20150604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150929

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20151224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160323

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161206

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20161213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170309

R150 Certificate of patent or registration of utility model

Ref document number: 6110310

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250