JP2014096475A - Semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
従来の半導体装置の加工では、半導体基板の外周領域において、レジスト膜が正常にパターニングされないことに起因して、パターン崩れが発生し，それによるゴミが出て歩留まりを低下させるという問題が生じることがある。なお、図１Ａは半導体基板３１の断面図、図１Ｂは半導体基板３１の平面図である。外周領域とは、図１Ａおよび１Ｂに示すように、半導体基板３１の半径方向のエッジの傾斜部、側面部およびその近傍の領域を表す。図１Ａおよび１Ｂに示すように、半導体基板３１の外周領域で囲まれたその内側の領域がデバイス領域３３を表す。すなわち、半導体基板３１において、外周領域３２は、デバイス領域３３の外周に位置している。 In the processing of the conventional semiconductor device, the resist film is not normally patterned in the outer peripheral region of the semiconductor substrate, so that pattern collapse occurs, resulting in a problem that dust is generated and yield is reduced. is there. 1A is a cross-sectional view of the semiconductor substrate 31, and FIG. 1B is a plan view of the semiconductor substrate 31. As shown in FIGS. 1A and 1B, the outer peripheral region represents an inclined portion, a side surface portion, and a region in the vicinity of the radial edge of the semiconductor substrate 31. As shown in FIGS. 1A and 1B, the inner region surrounded by the outer peripheral region of the semiconductor substrate 31 represents the device region 33. That is, in the semiconductor substrate 31, the outer peripheral region 32 is located on the outer periphery of the device region 33.
従来の半導体装置の製造方法では、層間絶縁膜上に、キャパシタの下部電極を支えるためのサポート膜を形成する。次に、レジストマスクを用いたエッチングにより、層間絶縁膜内に下部電極を作るためのシリンダーホールと呼ぶ開口を形成する。このとき、外周領域では，レジストマスクのパターン崩れに起因して サポート膜、層間絶縁膜の一部が除去されたり、シリンダーホールが所望の深さまで形成されない、パターン異常が発生する。次に、サポート膜をパターニングした後、下部電極の外壁側面もキャパシタの電極として使うため、薬液で層間絶縁膜をエッチングして，層間絶縁膜に覆われていた下部電極の外壁側面を露出させる。このとき、外周領域では前工程でのパターン異常に起因して、サポート膜のはがれによるゴミが発生することがある。これらのゴミが製造工程中に剥れて、半導体基板内に再付着することで、回路動作に寄与する配線パターンの短絡原因となってしまう。 In a conventional method for manufacturing a semiconductor device, a support film for supporting a lower electrode of a capacitor is formed on an interlayer insulating film. Next, an opening called a cylinder hole for forming a lower electrode is formed in the interlayer insulating film by etching using a resist mask. At this time, in the outer peripheral region, a part of the support film and the interlayer insulating film is removed due to the collapse of the resist mask pattern, or the cylinder hole is not formed to a desired depth, resulting in a pattern abnormality. Next, after patterning the support film, since the outer wall side surface of the lower electrode is also used as the capacitor electrode, the interlayer insulating film is etched with a chemical solution to expose the outer wall side surface of the lower electrode covered with the interlayer insulating film. At this time, in the outer peripheral region, dust due to peeling of the support film may occur due to the pattern abnormality in the previous process. When these dusts are peeled off during the manufacturing process and reattached to the semiconductor substrate, they cause a short circuit of the wiring pattern contributing to the circuit operation.
そこで、半導体基板の外周領域に残存するサポート膜の剥がれを防止する種々の提案がなされている。特許文献１（特開２０１１−２２８３４０号公報）には、第１のマスクが倒壊しないように、外周領域上の第１のマスクを覆うよう第２のマスクを形成する方法が開示されている。しかし、上記方法では第１のマスク上に第２のマスクを形成して、覆う追加工程が必要となり、製造コストを増大させるおそれがあった。 Therefore, various proposals have been made to prevent the support film remaining in the outer peripheral region of the semiconductor substrate from peeling off. Japanese Patent Application Laid-Open No. 2011-228340 discloses a method of forming a second mask so as to cover the first mask on the outer peripheral region so that the first mask does not collapse. However, the above method requires an additional step of forming and covering the second mask on the first mask, which may increase the manufacturing cost.
そこで、本発明者は、外周領域からのサポート膜の剥がれを防止する方法を検討した。図２〜４は、第1の方法を表す断面図であり、ウェハ（半導体基板）１の外周領域３２、および外周領域に隣接するデバイス領域３３の一部を示している。図２〜４では、容量コンタクトパッド１０よりも下の構造は省略し、主に容量コンタクトパッド１０およびそれよりも上の構造を示す。また、図２〜４では各部の構造を概略的に示している。
（１）第1の方法では、図２Ａに示すように、半導体基板１のメモリセル領域にメモリセル用のトランジスタ、トランジスタの一方の不純物拡散層に接続されたビット線（何れも図示していない）を形成する。次に、半導体基板１上に、層間絶縁膜７を形成した後、層間絶縁膜７内にトランジスタの他方の不純物拡散層に接続された容量コンタクトプラグ（何れも図示していない）を形成する。容量コンタクトプラグに接続された容量コンタクトパッド１０を形成する。容量コンタクトパッド１０を覆うようにストッパー膜１１、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜１２ａ、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜１２ｂ、およびサポート膜１４を、この順に形成する。
Therefore, the present inventor studied a method for preventing the peeling of the support film from the outer peripheral region. 2 to 4 are cross-sectional views illustrating the first method, and show a peripheral region 32 of the wafer (semiconductor substrate) 1 and a part of the device region 33 adjacent to the peripheral region. 2 to 4, the structure below the capacitor contact pad 10 is omitted, and the capacitor contact pad 10 and the structure above it are mainly shown. 2 to 4 schematically show the structure of each part.
(1) In the first method, as shown in FIG. 2A, a memory cell transistor in the memory cell region of the semiconductor substrate 1 and a bit line connected to one impurity diffusion layer of the transistor (both not shown) ). Next, after forming the interlayer insulating film 7 on the semiconductor substrate 1, a capacitor contact plug (none of which is shown) connected to the other impurity diffusion layer of the transistor is formed in the interlayer insulating film 7. A capacitor contact pad 10 connected to the capacitor contact plug is formed. A stopper film 11, a BPSG (Boron Phosphorus Silicon Glass) film 12a, a TEOS (Tetra Ethyl Ortho Silicate) film 12b, and a support film 14 are formed in this order so as to cover the capacitor contact pad 10.
この後、キャパシタの下部電極１３を設ける第１の開口１２Ａ（シリンダーホール）を形成するために、サポート膜１４上に、アモルファスカーボン膜２１とレジスト膜２２を形成する。リグラフィー技術によりレジスト膜２２をパターニングしてレジストパターンを形成する。この際、デフォーカスにより、外周領域３２上のレジストパターン２２が正常に形成されず、パターン異常が発生する。このレジストパターン２２をマスクに用いて、アモルファスカーボン膜２１のドライエッチングを行い、レジストパターン２２をアモルファスカーボン膜２１に転写する。この際、外周領域３２上では、レジストパターン２２のパターン異常を反映して、アモルファスカーボン膜２１のパターンも正常に形成されない。 Thereafter, an amorphous carbon film 21 and a resist film 22 are formed on the support film 14 in order to form a first opening 12A (cylinder hole) in which the lower electrode 13 of the capacitor is provided. The resist film 22 is patterned by the lithography technique to form a resist pattern. At this time, due to defocusing, the resist pattern 22 on the outer peripheral region 32 is not normally formed, and a pattern abnormality occurs. Using this resist pattern 22 as a mask, the amorphous carbon film 21 is dry etched to transfer the resist pattern 22 to the amorphous carbon film 21. At this time, the pattern of the amorphous carbon film 21 is not normally formed on the outer peripheral region 32 reflecting the pattern abnormality of the resist pattern 22.
図２Ｂに示すように、レジストパターン２２およびアモルファスカーボン膜２１をマスクとしてドライエッチングを行い、サポート膜１４、ＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａ、ストッパー膜１１を貫通する第１の開口１２Ａ（キャパシタホール）を形成する。図２Ｂのドライエッチング工程では、外周領域３２上のアモルファスカーボン膜２１のパターンが正常に形成されなかったため、外周領域３２では、容量コンタクトパッド１０に到達する正常な形状の第１の開口１２Ａが形成されない。この後、レジストパターン２２およびアモルファスカーボン膜２１を除去する。 As shown in FIG. 2B, dry etching is performed using the resist pattern 22 and the amorphous carbon film 21 as a mask, and a first opening 12A (capacitor hole) penetrating the support film 14, the TEOS film 12b, the BPSG film 12a, and the stopper film 11 is formed. Form. In the dry etching process of FIG. 2B, the pattern of the amorphous carbon film 21 on the outer peripheral region 32 is not normally formed. Therefore, the first opening 12A having a normal shape reaching the capacitor contact pad 10 is formed in the outer peripheral region 32. Not. Thereafter, the resist pattern 22 and the amorphous carbon film 21 are removed.
図３Ａに示すように、第１の開口１２Ａの内壁を覆うようにサポート膜１４上に、下部電極として窒化チタン膜１３を形成する。プラズマＣＶＤ法により、下部電極１３を覆うように、窒化シリコン膜１６を形成する。この窒化シリコン膜１６は、後に形成するレジスト膜１７が第１の開口１２Ａ内に入り込むのを防ぐ目的で形成する。次に、窒化シリコン膜１６上にレジストパターン１７を形成する。 As shown in FIG. 3A, a titanium nitride film 13 is formed as a lower electrode on the support film 14 so as to cover the inner wall of the first opening 12A. A silicon nitride film 16 is formed so as to cover the lower electrode 13 by plasma CVD. The silicon nitride film 16 is formed for the purpose of preventing a resist film 17 to be formed later from entering the first opening 12A. Next, a resist pattern 17 is formed on the silicon nitride film 16.
図３Ｂに示すように、レジストパターン１７をマスクに用いて、窒化シリコン膜１６、下部電極１３およびサポート膜１４のドライエッチングを行う。これにより、サポート膜１４内に第２の開口１２Ｂを形成する。この後、レジストパターン１７および窒化シリコン膜１６を除去する。エッチバックにより、サポート膜１４上の窒化チタン膜１３を除去する。 As shown in FIG. 3B, dry etching of the silicon nitride film 16, the lower electrode 13, and the support film 14 is performed using the resist pattern 17 as a mask. As a result, the second opening 12B is formed in the support film 14. Thereafter, the resist pattern 17 and the silicon nitride film 16 are removed. The titanium nitride film 13 on the support film 14 is removed by etch back.
図４Ａに示すように、フッ化水素酸（ＨＦ）を含有する薬液を用いた湿式エッチングを行うことにより、デバイス領域３３および外周領域３２のＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａを除去して、下部電極１３の外壁側面を露出させる。窒化シリコンで形成されているストッパー膜１１は、この湿式エッチングの際に下層に位置する素子等がエッチングされるのを防止する。この工程において、デバイス領域３３では、サポート膜１４は下部電極１３の外壁側面を介して固定され、下部電極１３はその底面を介して容量コンタクトパッド１０に固定されている。このため、デバイス領域３３では、サポート膜１４は半導体基板１に固定されており、サポート膜１４が剥がれてゴミとなることはない。これに対して、外周領域３２では、下部電極１３が容量コンタクトパッド１０にまで到達していないため、下部電極１３およびその外壁側面に接するサポート膜１４は半導体基板１に固定されていない。このため、ＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去時に、サポート膜１４が剥がれてゴミとなっていた。 As shown in FIG. 4A, by performing wet etching using a chemical solution containing hydrofluoric acid (HF), the TEOS film 12b and the BPSG film 12a in the device region 33 and the outer peripheral region 32 are removed, and the lower electrode The outer wall side surfaces of 13 are exposed. The stopper film 11 made of silicon nitride prevents the elements and the like located in the lower layer from being etched during the wet etching. In this step, in the device region 33, the support film 14 is fixed via the outer wall side surface of the lower electrode 13, and the lower electrode 13 is fixed to the capacitor contact pad 10 via the bottom surface. For this reason, in the device region 33, the support film 14 is fixed to the semiconductor substrate 1, and the support film 14 is not peeled off to become dust. On the other hand, since the lower electrode 13 does not reach the capacitor contact pad 10 in the outer peripheral region 32, the lower electrode 13 and the support film 14 in contact with the outer wall side surface are not fixed to the semiconductor substrate 1. For this reason, when the TEOS film 12b and the BPSG film 12a are removed, the support film 14 is peeled off to become dust.
一方、図４Ｂに示すように、サポート膜１４内に第２の開口１２Ｂを形成する工程において、外周領域３２の第１の開口１２Ａ上にレジストパターン１７を形成せずに、サポート膜１４のドライエッチングを行う場合も考えられる。しかしながら、このような場合であっても、上記と同様に下部電極１３は半導体基板１に固定されていないため、その後のＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去時に、サポート膜１４が剥がれてゴミとなっていた。 On the other hand, as shown in FIG. 4B, in the step of forming the second opening 12B in the support film 14, the resist pattern 17 is not formed on the first opening 12A in the outer peripheral region 32, and the support film 14 is dried. A case where etching is performed is also conceivable. However, even in such a case, since the lower electrode 13 is not fixed to the semiconductor substrate 1 as described above, the support film 14 is peeled off during the subsequent removal of the TEOS film 12b and the BPSG film 12a. It was.
（２）そこで、本発明者は、第２の方法として、図５Ａに示すように、サポート膜１４内に第２の開口１２Ｂを形成する工程のリソグラフィー時に、半導体基板１の外周領域３２全体をレジスト膜１７で覆う方法を検討した。この方法では、デバイス領域３３においてＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａを除去した後も、外周領域３２をレジスト膜１７で覆うことにより、外周領域３２ではこれらの膜を残すことを目的とした。 (2) Therefore, as a second method, the present inventor performs the entire outer peripheral region 32 of the semiconductor substrate 1 during lithography in the step of forming the second opening 12B in the support film 14 as shown in FIG. 5A. A method of covering with the resist film 17 was examined. The purpose of this method is to leave these films in the outer peripheral region 32 by covering the outer peripheral region 32 with the resist film 17 even after the TEOS film 12b and the BPSG film 12a are removed in the device region 33.
図５Ｂに示すように、第２の開口１２Ｂの形成、サポート膜１４上の窒化チタン膜１３の除去、デバイス領域３３のＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去を行う。この際、第２の開口１２Ｂの形成時に、第２の開口１２Ｂの側壁を構成するサポート膜１４の端部１４Ａの形状が異常形状（ギザギザ形状）となり、ＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去時に、この異常形状に起因してサポート膜１４が剥がれてゴミとなっていた。
以上のように、従来の製造方法では、外周領域の層間絶縁膜の除去時に、サポート膜が剥がれてゴミとなることが問題となっていた。このゴミにより、半導体装置の特性が劣化して、歩留まり低下の原因となっていた。
As shown in FIG. 5B, the second opening 12B is formed, the titanium nitride film 13 on the support film 14 is removed, and the TEOS film 12b and the BPSG film 12a in the device region 33 are removed. At this time, when the second opening 12B is formed, the shape of the end portion 14A of the support film 14 constituting the side wall of the second opening 12B becomes an abnormal shape (a jagged shape), and when the TEOS film 12b and the BPSG film 12a are removed. Due to this abnormal shape, the support film 14 was peeled off and became dust.
As described above, the conventional manufacturing method has a problem that the support film is peeled off and becomes dust when the interlayer insulating film in the outer peripheral region is removed. Due to this dust, the characteristics of the semiconductor device are deteriorated, which causes a decrease in yield.
一実施形態は、
素子を有するデバイス領域と、前記デバイス領域の外周に位置し前記素子に対応するダミーパターンを有する外周領域とを備えた半導体基板の主面上に、第１の絶縁膜と、前記第１の絶縁膜上に第２の絶縁膜と、を成膜する工程と、
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に前記素子に対応する開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
他の実施形態は、
デバイス領域と、前記デバイス領域の外周に位置する外周領域とを備えた半導体基板の主面上に、第１の絶縁膜と、前記第１の絶縁膜上に第２の絶縁膜とを成膜する工程と、
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
One embodiment is:
On a main surface of a semiconductor substrate having a device region having an element and an outer peripheral region having a dummy pattern corresponding to the element and located on the outer periphery of the device region, a first insulating film and the first insulation Forming a second insulating film on the film;
Applying a resist film on the second insulating film;
Patterning the resist film to form an opening corresponding to the element in the resist film located on the device region, and removing the resist film located on the outer peripheral region;
Etching using the resist film as a mask forms a first opening penetrating the first and second insulating films in the thickness direction on the device region, and the second insulation on the outer peripheral region. A first step of removing the film;
Forming a first conductive film on the inner wall surface of the first opening;
Forming a second opening in the second insulating film such that the second insulating film on the device region remains in contact with the first conductive film;
A second step of exposing the outer wall side surface of the first conductive film by removing the first insulating film on the device region and the outer peripheral region with a chemical solution;
The present invention relates to a method for manufacturing a semiconductor device.
Other embodiments are:
A first insulating film and a second insulating film are formed on the main surface of the semiconductor substrate having a device region and an outer peripheral region located on the outer periphery of the device region. And a process of
Applying a resist film on the second insulating film;
Patterning the resist film to form an opening in the resist film located on the device region, and removing the resist film located on the outer peripheral region;
Etching using the resist film as a mask forms a first opening penetrating the first and second insulating films in the thickness direction on the device region, and the second insulation on the outer peripheral region. A first step of removing the film;
Forming a first conductive film on the inner wall surface of the first opening;
Forming a second opening in the second insulating film such that the second insulating film on the device region remains in contact with the first conductive film;
A second step of exposing the outer wall side surface of the first conductive film by removing the first insulating film on the device region and the outer peripheral region with a chemical solution;
The present invention relates to a method for manufacturing a semiconductor device.
半導体基板の外周領域から第２の絶縁膜が剥離することを防止できる。これにより、半導体装置の製造歩留まりの低下を抑制することができる。 It is possible to prevent the second insulating film from peeling from the outer peripheral region of the semiconductor substrate. Thereby, it is possible to suppress a decrease in manufacturing yield of the semiconductor device.
本発明の半導体装置の製造方法の一例では、デバイス領域上および外周領域上に第１および第２の絶縁膜を成膜する。第２の絶縁膜上にレジスト膜を塗布した後、レジスト膜をパターニングして、デバイス領域上に位置するレジスト膜内に開口部を形成するとともに、外周領域上に位置するレジスト膜を除去する。次に、レジスト膜をマスクに用いたエッチングにより、デバイス領域上では第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、外周領域上では第２の絶縁膜を除去する（第１の工程）。次に、第１の開口の内壁側面および内壁底面上に第１の導電膜を形成した後、第２の絶縁膜が第１の導電膜と接して残るように第２の絶縁膜内に第２の開口を形成する。この後、デバイス領域上と外周領域上の第１の絶縁膜を除去して、第１の導電膜の外壁側面を露出させる（第２の工程）。 In an example of the method for manufacturing a semiconductor device of the present invention, first and second insulating films are formed on the device region and the outer peripheral region. After applying a resist film on the second insulating film, the resist film is patterned to form an opening in the resist film located on the device region, and the resist film located on the outer peripheral region is removed. Next, by etching using a resist film as a mask, a first opening penetrating the first and second insulating films in the thickness direction is formed on the device region, and a second insulating film is formed on the outer peripheral region. Remove (first step). Next, after forming the first conductive film on the inner wall side surface and the inner wall bottom surface of the first opening, the second insulating film is left in the second insulating film so as to remain in contact with the first conductive film. Two openings are formed. Thereafter, the first insulating film on the device region and the outer peripheral region is removed to expose the outer wall side surface of the first conductive film (second step).
上記製造方法では、第１の工程において、外周領域上の第２の絶縁膜が除去される。このため、図２〜５を参照して前述したようなサポート膜（第２の絶縁膜）１４のゴミが発生するといった問題が起こらない。この結果、半導体装置の装置特性の劣化を防止して、歩留まりを向上させることができる。 In the above manufacturing method, the second insulating film on the outer peripheral region is removed in the first step. Therefore, the problem that dust is generated on the support film (second insulating film) 14 as described above with reference to FIGS. 2 to 5 does not occur. As a result, the device characteristics of the semiconductor device can be prevented from being deteriorated and the yield can be improved.
好ましくは、第１の工程において、外周領域上では、第１の絶縁膜の一部が残るように第１および第２の絶縁膜を除去するのが良い。このように、外周領域上では第１の絶縁膜の一部が残留することにより、外周領域上にダミーパターン等を形成した場合であっても、ダミーパターン等は第１の絶縁膜で被覆されているため、ダミーパターン等からゴミが発生することをより効果的に防止できる。また、後の工程でデバイス領域の第１の絶縁膜を除去する際、外周領域では第１の開口を形成せず、第２の絶縁膜も存在しないため、第２の絶縁膜のゴミが発生することをより効果的に防止できる。 Preferably, in the first step, the first and second insulating films may be removed so that a part of the first insulating film remains on the outer peripheral region. As described above, a part of the first insulating film remains on the outer peripheral region, so that even if a dummy pattern or the like is formed on the outer peripheral region, the dummy pattern or the like is covered with the first insulating film. Therefore, it is possible to more effectively prevent dust from being generated from the dummy pattern or the like. In addition, when the first insulating film in the device region is removed in a later process, the first opening is not formed in the outer peripheral region, and the second insulating film does not exist, so that dust in the second insulating film is generated. Can be prevented more effectively.
好ましくは、第１の工程では、デバイス領域上の第１の絶縁膜のエッチングレートよりも、外周領域上の第１の絶縁膜のエッチングレートが小さくなるようにエッチングを行うのが良い。このようにデバイス領域上と外周領域上とでエッチングレートの差を設けることで、デバイス領域では第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成しつつ、外周領域では第１の絶縁膜の一部を効果的に残留させることができる。 Preferably, in the first step, the etching is performed so that the etching rate of the first insulating film on the outer peripheral region is smaller than the etching rate of the first insulating film on the device region. By providing a difference in etching rate between the device region and the outer peripheral region in this way, the outer peripheral region is formed in the device region while forming the first opening penetrating the first and second insulating films in the thickness direction. Then, a part of the first insulating film can be effectively left.
このようにデバイス領域上の第１の絶縁膜のエッチングレートよりも、外周領域上の第１の絶縁膜のエッチングレートを小さくする方法としては、逆マイクロローディング効果を利用したエッチング法を用いることができる。逆マイクロローディング効果を利用したエッチング法では例えば、エッチングガスとしてＣ4Ｆ6またはＣ4Ｆ8を用いたエッチングを行うと、デバイス領域上では、レジスト膜内の開口部の幅が狭いため、開口部の下に形成される第１の開口の内壁側面上にのみ、エッチング時の反応生成物が堆積される。これに対して、外周領域では、レジスト膜が除去されており幅が広い開口部が設けられているため、開口部の下に形成される第３の開口の内壁側面上および内壁底面上に、エッチング時の反応生成物が堆積される。従って、第１の開口を形成するエッチングのエッチングレートよりも、第３の開口を形成するエッチングのエッチングレートを効果的に小さくすることができる。 As described above, as a method of reducing the etching rate of the first insulating film on the outer peripheral region to be lower than the etching rate of the first insulating film on the device region, an etching method using a reverse microloading effect is used. it can. In the etching method using the reverse microloading effect, for example, when etching using C 4 F 6 or C 4 F 8 as an etching gas is performed, the width of the opening in the resist film is narrow on the device region. The reaction product at the time of etching is deposited only on the inner wall side surface of the first opening formed under the part. On the other hand, in the outer peripheral region, since the resist film is removed and a wide opening is provided, on the inner wall side surface and the inner wall bottom surface of the third opening formed below the opening portion, Reaction products during etching are deposited. Therefore, the etching rate of etching for forming the third opening can be effectively made smaller than the etching rate of etching for forming the first opening.
なお、外周領域には、正規パターンと同形状であるが電気的に動作しない、ダミーパターンを設けても良い。外周領域上にダミーパターンを形成することで、半導体基板全体に規則的なパターン形成を行うことが可能となり、パターン形成をより容易とすることができる。ダミーパターンとしては、デバイス領域に設けるトランジスタ、ビット線、容量コンタクトプラグ、および容量コンタクトパッドなどとそれぞれ、同じ構造のダミートランジスタ、ダミービット線、ダミー容量コンタクトプラグ、およびダミー容量コンタクトパッドを挙げることができる。 Note that a dummy pattern that has the same shape as the regular pattern but does not operate electrically may be provided in the outer peripheral region. By forming the dummy pattern on the outer peripheral region, it is possible to form a regular pattern on the entire semiconductor substrate, and the pattern formation can be made easier. Examples of the dummy pattern include a dummy transistor, a dummy bit line, a dummy capacitor contact plug, and a dummy capacitor contact pad having the same structure as a transistor, a bit line, a capacitor contact plug, and a capacitor contact pad provided in the device region, respectively. it can.
また、「逆マイクロローディング効果」とは、エッチングガス中に、エッチングを阻害するような反応生成物を発生させるガスを添加することにより、場所によってエッチングレートの差異を設けるものである。これにより、エッチング時に、レジスト膜の広い開口部の下に形成される開口の内壁側面および内壁底面上に反応生成物を堆積させることによって、広い開口部の下に位置する膜のエッチングレートを低下させる。一方、エッチング時に、レジスト膜の狭い開口部の下に形成される開口では、その内壁側面上にしか反応生成物が堆積しない。このため、狭い開口部の下に位置する膜のエッチングレートが、広い開口部の下に位置する膜のエッチングレートよりも大きくなるものである。 The “reverse microloading effect” is to provide a difference in etching rate depending on the location by adding a gas that generates a reaction product that inhibits etching to the etching gas. This reduces the etching rate of the film located under the wide opening by depositing reaction products on the inner wall side and bottom of the opening formed under the wide opening of the resist film during etching. Let On the other hand, the reaction product is deposited only on the side surface of the inner wall of the opening formed under the narrow opening of the resist film during etching. For this reason, the etching rate of the film located under the narrow opening is higher than the etching rate of the film located under the wide opening.
以下に、本発明を適用した実施例について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。 Embodiments to which the present invention is applied will be described below with reference to the drawings. This embodiment is a specific example shown for a deeper understanding of the present invention, and the present invention is not limited to this specific example. Moreover, the same code | symbol is attached | subjected to the same member and description is abbreviate | omitted or simplified. Further, the same members will be appropriately omitted. The drawings used in the following description are schematic, and the ratios of length, width, and thickness in each drawing are not necessarily the same as the actual ones, and the length, width, and thickness in each drawing are not the same. The ratios may not match each other. In the following examples, the concretely shown conditions such as materials and dimensions are merely examples.
下記実施例において、「第１の絶縁膜」は、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂの積層膜に相当する。
「下層絶縁膜」および「上層絶縁膜」はそれぞれ、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂに相当する。
「第２の絶縁膜」は、サポート膜１４に相当する。
「第３の絶縁膜」は、キャパシタの容量絶縁膜に相当する。
「第１の導電膜」および「第２の導電膜」はそれぞれ、下部電極１３および上部電極１５に相当する。
「素子」は、デバイス領域３３に形成されたトランジスタＴｒ、トランジスタＴｒの一方の不純物拡散層８ａに接続されたビット線６、トランジスタＴｒの他方の不純物拡散層８ｂに接続された容量コンタクトプラグ７Ａ、および容量コンタクトプラグ７Ａに接続された容量コンタクトパッド１０に相当する。
「素子に対応するダミーパターン」は、外周領域３２に形成されたダミートランジスタ、ダミートランジスタの一方の不純物拡散層に接続されたダミービット線、ダミートランジスタの他方の不純物拡散層に接続されたダミー容量コンタクトプラグ、およびダミー容量コンタクトプラグに接続されたダミー容量コンタクトパッドに相当する。
In the following examples, the “first insulating film” corresponds to a laminated film of the BPSG film 12a and the TEOS film 12b.
The “lower insulating film” and the “upper insulating film” correspond to the BPSG film 12a and the TEOS film 12b, respectively.
The “second insulating film” corresponds to the support film 14.
The “third insulating film” corresponds to the capacitor insulating film of the capacitor.
The “first conductive film” and the “second conductive film” correspond to the lower electrode 13 and the upper electrode 15, respectively.
The “element” includes a transistor Tr formed in the device region 33, a bit line 6 connected to one impurity diffusion layer 8a of the transistor Tr, a capacitor contact plug 7A connected to the other impurity diffusion layer 8b of the transistor Tr, This corresponds to the capacitor contact pad 10 connected to the capacitor contact plug 7A.
The “dummy pattern corresponding to the element” includes a dummy transistor formed in the outer peripheral region 32, a dummy bit line connected to one impurity diffusion layer of the dummy transistor, and a dummy capacitor connected to the other impurity diffusion layer of the dummy transistor. This corresponds to a contact plug and a dummy capacitor contact pad connected to the dummy capacitor contact plug.
（第１実施例）
本実施例の半導体装置のキャパシタを含むメモリセルの構成について、以下に説明する。半導体装置に係るＤＲＡＭチップは、メモリセル領域と周辺回路領域とから概略構成されている。図６は、ＤＲＡＭチップの平面構造を示す模式図である。ＤＲＡＭチップ５０上には複数のメモリセル領域５１が配置されており、メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図６のＤＲＡＭチップは、半導体基板１のデバイス領域内に複数、設けられている。なお、図６の配置は一例であり、メモリセル部の数や、配置される位置は、図６のレイアウトには限定されない。
(First embodiment)
The configuration of the memory cell including the capacitor of the semiconductor device of this embodiment will be described below. A DRAM chip according to a semiconductor device is roughly composed of a memory cell region and a peripheral circuit region. FIG. 6 is a schematic diagram showing a planar structure of a DRAM chip. A plurality of memory cell regions 51 are disposed on the DRAM chip 50, and a peripheral circuit region 52 is disposed so as to surround the memory cell region 51. The peripheral circuit region 52 includes a sense amplifier circuit, a word line driving circuit, an external input / output circuit, and the like. A plurality of DRAM chips shown in FIG. 6 are provided in the device region of the semiconductor substrate 1. Note that the arrangement in FIG. 6 is an example, and the number of memory cell portions and the arrangement positions are not limited to the layout in FIG.
図７は、メモリセル領域５１内に配置されている各メモリセルの平面構造を詳細に示すための模式図で、メモリセルを構成する一部の要素のみを示している。図８は、図７のＡ−Ａ’線に対応するメモリセル領域の断面模式図である。また、図７では、後述する、ワード配線Ｗとなるゲート電極５を切断する面を基準とした平面図に、活性領域Ｋとビット線６とを透過的に示している。 FIG. 7 is a schematic diagram for illustrating in detail the planar structure of each memory cell arranged in the memory cell region 51, and shows only some elements constituting the memory cell. FIG. 8 is a schematic cross-sectional view of the memory cell region corresponding to the A-A ′ line in FIG. 7. Further, in FIG. 7, the active region K and the bit line 6 are transparently shown in a plan view based on a plane that cuts the gate electrode 5 to be the word wiring W, which will be described later.
図８に示すように、メモリセルは、ＭＯＳ型トランジスタＴｒと、ＭＯＳ型トランジスタＴｒに容量コンタクトプラグ７Ａを介して接続されたキャパシタ（容量素子）Ｃａとから概略構成されている。半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。図８では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造を、具体例として示している。 As shown in FIG. 8, the memory cell is generally configured by a MOS transistor Tr and a capacitor (capacitor element) Ca connected to the MOS transistor Tr via a capacitor contact plug 7A. The semiconductor substrate 1 is formed of silicon (Si) containing P-type impurities having a predetermined concentration. An element isolation region 3 is formed on the semiconductor substrate 1. The element isolation region 3 is formed in a portion other than the active region K by embedding an insulating film such as a silicon oxide film (SiO 2 ) by a STI (Shallow Trench Isolation) method on the surface of the semiconductor substrate 1 and is adjacent to the active region K. The area K is insulated and separated. In FIG. 8, a cell structure in which 2-bit memory cells are arranged in one active region K is shown as a specific example.
メモリセル領域は図７に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。活性領域Ｋの周囲には、素子分離領域３が設けられており、活性領域Ｋを区画している。各活性領域Ｋ内をＹ方向に延在するようにワード線Ｗが設けられている。各活性領域Ｋのワード線Ｗを挟んだ領域（活性領域Ｋの両端部と中央部）には個々に不純物拡散層８ａ、８ｂが形成され、ＭＯＳ型トランジスタＴｒのソースおよびドレイン領域として機能する。ソースおよびドレイン領域の何れか一方（活性領域Ｋの両側の不純物拡散層８ｂ）の真上に配置されるように、基板コンタクト部２ａ、２ｂの位置が規定されている。なお、活性領域Ｋの配列は、特に図７の配置に限定されるべきものではない。図７に示す活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。 As shown in the planar structure of FIG. 7, the memory cell region has a plurality of elongated strip-like active regions K arranged in a diagonally downward right direction at predetermined intervals. An element isolation region 3 is provided around the active region K to partition the active region K. A word line W is provided so as to extend in each active region K in the Y direction. Impurity diffusion layers 8a and 8b are individually formed in regions (both ends and the central portion of the active region K) sandwiching the word line W of each active region K, and function as source and drain regions of the MOS transistor Tr. The positions of the substrate contact portions 2a and 2b are defined so as to be arranged directly above one of the source and drain regions (impurity diffusion layer 8b on both sides of the active region K). Note that the arrangement of the active regions K is not particularly limited to the arrangement shown in FIG. The shape of the active region K shown in FIG. 7 may be the shape of an active region applied to other general transistors.
図７の横（Ｘ）方向にはビット線６が延設され、このビット線６が図１１の縦（Ｙ）方向に所定の間隔で複数、配置されている。また、図７の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図７の横（Ｘ）方向に所定の間隔で複数、配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図８に示されるゲート電極５を含むように構成されている。ワード線Ｗの両側面上および図示しないワード線Ｗの下には、ゲート絶縁膜５ａが形成されている。ここでは、ＭＯＳ型トランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳ型トランジスタに代えて、縦型ＭＯＳ型トランジスタなどを使用することも可能である。 Bit lines 6 extend in the horizontal (X) direction of FIG. 7, and a plurality of bit lines 6 are arranged at predetermined intervals in the vertical (Y) direction of FIG. In addition, linear word lines W extending in the vertical (Y) direction of FIG. 7 are arranged. A plurality of individual word lines W are arranged at a predetermined interval in the horizontal (X) direction of FIG. 7, and the word lines W include the gate electrodes 5 shown in FIG. It is configured. A gate insulating film 5a is formed on both side surfaces of the word line W and below the word line W (not shown). Here, the case where the MOS transistor Tr has a groove-type gate electrode is shown as an example. A vertical MOS transistor or the like can be used instead of the MOS transistor having the groove-type gate electrode.
図８の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソースおよびドレイン領域として機能する不純物拡散層８ａ、８ｂが離間して形成され、個々の不純物拡散層８ａと８ｂの間に、溝型のゲート電極５が形成されている。ゲート電極５は多結晶シリコン膜と金属膜との積層膜により形成され、その上面は、半導体基板１の主面よりも下に位置するように形成されている。ゲート電極５に用いる多結晶シリコン膜はＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。なお、図８のゲート電極５中には、多結晶シリコン膜と金属膜の境界は示しておらず、多結晶シリコン膜と金属膜の積層膜を一体的に示している。図８以降の図面においても同様である。 As shown in the cross-sectional structure of FIG. 8, impurity diffusion layers 8a and 8b functioning as source and drain regions are formed separately in the active region K partitioned in the element isolation region 3 in the semiconductor substrate 1, and individual impurity diffusion layers are formed. A groove-type gate electrode 5 is formed between 8a and 8b. The gate electrode 5 is formed by a laminated film of a polycrystalline silicon film and a metal film, and its upper surface is formed to be located below the main surface of the semiconductor substrate 1. The polycrystalline silicon film used for the gate electrode 5 can be formed by containing impurities such as phosphorus at the time of film formation by the CVD method (Chemical Vapor Deposition). Further, an N-type or P-type impurity may be introduced into the polycrystalline silicon film formed so as not to contain impurities during film formation by an ion implantation method in a later step. As the metal film for the gate electrode, a refractory metal such as tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), or the like can be used. In the gate electrode 5 of FIG. 8, the boundary between the polycrystalline silicon film and the metal film is not shown, but the laminated film of the polycrystalline silicon film and the metal film is shown integrally. The same applies to the drawings after FIG.
また、図８に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５上にも窒化シリコンなどの絶縁膜５ｂが形成されている。不純物拡散層８ａ、８ｂは、半導体基板１に設けた活性領域Ｋ内にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８ａ上には、ビット線６が形成されている。ビット線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。ビット線６の側面は窒化シリコン膜からなるサイドウォール絶縁膜６ａで覆われ、ビット線６の上面は窒化シリコン膜からなるキャップ絶縁膜６ｂで覆われている。 Further, as shown in FIG. 8, a gate insulating film 5 a is formed between the gate electrode 5 and the semiconductor substrate 1. An insulating film 5 b such as silicon nitride is also formed on the gate electrode 5. The impurity diffusion layers 8 a and 8 b are formed by introducing, for example, phosphorus as an N-type impurity in the active region K provided in the semiconductor substrate 1. A bit line 6 is formed on the impurity diffusion layer 8a. The bit line 6 is composed of a laminated film made of tungsten nitride (WN) and tungsten (W). The side surface of the bit line 6 is covered with a sidewall insulating film 6a made of a silicon nitride film, and the upper surface of the bit line 6 is covered with a cap insulating film 6b made of a silicon nitride film.
半導体基板１上には、酸化シリコン等を用いた層間絶縁膜７が形成されている。層間絶縁膜７を貫通して不純物拡散層８ｂに接続されるように容量コンタクトプラグ７Ａが形成されている。この容量コンタクトプラグ７Ａは、図７に示した基板コンタクト部２ａ、２ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。
層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。 容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー膜１１が形成されている。ストッパー膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタＣａが形成されている。キャパシタＣａは下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。また、下部電極１３の外壁側面を保持するように、サポート膜１４が形成されており、製造工程の途中で下部電極１３が倒壊しないように支持している。メモリセル領域においては、キャパシタＣａ上には層間絶縁膜４０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層４１、表面保護膜４２が形成されている。
An interlayer insulating film 7 using silicon oxide or the like is formed on the semiconductor substrate 1. A capacitor contact plug 7A is formed so as to penetrate through the interlayer insulating film 7 and be connected to the impurity diffusion layer 8b. The capacitor contact plugs 7A are respectively arranged at the positions of the substrate contact portions 2a and 2b shown in FIG. 7, and are made of, for example, polycrystalline silicon containing phosphorus.
A capacitor contact pad 10 is disposed on the interlayer insulating film 7 and is electrically connected to the capacitor contact plug 7A. The capacitor contact pad 10 is formed of a laminated film made of tungsten nitride (WN) and tungsten (W). A stopper film 11 using silicon nitride is formed so as to cover the capacitor contact pad 10. A capacitor Ca is formed so as to penetrate through the stopper film 11 and connect to the capacitor contact pad 10. The capacitor Ca has a structure in which a capacitive insulating film (not shown) is sandwiched between the lower electrode 13 and the upper electrode 15, and the lower electrode 13 is electrically connected to the capacitive contact pad 10. Further, a support film 14 is formed so as to hold the outer wall side surface of the lower electrode 13 and supports the lower electrode 13 so as not to collapse during the manufacturing process. In the memory cell region, an interlayer insulating film 40, an upper wiring layer 41 made of aluminum (Al), copper (Cu), etc., and a surface protective film 42 are formed on the capacitor Ca.
図示しないＤＲＡＭチップの周辺回路領域には記憶動作用のキャパシタＣａは配置されず、サポート膜１４の下には、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂからなる層間絶縁膜が設けられている。また、サポート膜１４は、少なくともキャパシタの下部電極１３を露出させる湿式エッチングの工程が終了するまでは、周辺回路領域の上面を覆うように配置され、湿式エッチングの薬液が上面方向から周辺回路領域に浸透するのを防止している。 A capacitor Ca for storage operation is not disposed in a peripheral circuit region of a DRAM chip (not shown), and an interlayer insulating film composed of a BPSG film 12a and a TEOS film 12b is provided under the support film 14. Further, the support film 14 is disposed so as to cover the upper surface of the peripheral circuit region until at least the wet etching step for exposing the lower electrode 13 of the capacitor is completed, and the chemical solution of the wet etching is moved from the upper surface direction to the peripheral circuit region. Prevents penetration.
次に、本実施例のＤＲＡＭの製造方法について、図８〜１７を参照して説明する。図９〜１０、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１６Ａ、および１７Ａは図７のＡ−Ａ’線に対応する断面模式図を表す。図１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１６Ｂ、および１７Ｂは半導体基板１の外周領域３２およびその近傍のデバイス領域３３の一部を表す断面模式図を表す。図１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１６Ｂ、および１７Ｂでは、容量コンタクトパッド１０およびそれよりも上の構造を模式的に示し、容量コンタクトパッド１０よりも下の構造は省略している。また、図１５は、メモリセル領域５１におけるサポート膜１４内に第２の開口１２Ｂを形成した状態を表す平面図であり、図１６Ａは、図１５のＡ−Ａ’線に対応する断面模式図でもある。 Next, a method for manufacturing the DRAM of this embodiment will be described with reference to FIGS. 9-10, 11A, 12A, 13A, 14A, 16A, and 17A represent schematic cross-sectional views corresponding to the line A-A 'of FIG. 11B, 12B, 13B, 14B, 16B, and 17B are cross-sectional schematic views showing a part of the outer peripheral region 32 of the semiconductor substrate 1 and the device region 33 in the vicinity thereof. 11B, 12B, 13B, 14B, 16B, and 17B, the capacitor contact pad 10 and the structure above it are schematically shown, and the structure below the capacitor contact pad 10 is omitted. 15 is a plan view showing a state in which the second opening 12B is formed in the support film 14 in the memory cell region 51. FIG. 16A is a schematic cross-sectional view corresponding to the line AA ′ in FIG. But there is.
図９に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳ型トランジスタＴｒのゲート電極用に、ライン・アンド・スペースパターンの溝パターンを形成する。溝パターンは半導体基板１のシリコンをレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。 As shown in FIG. 9, in order to partition the active region K on the main surface of the semiconductor substrate 1 made of P-type silicon, an element isolation region 3 in which an insulating film such as silicon oxide (SiO 2 ) is embedded is formed by the STI method. And formed in a portion other than the activation region K. Next, a groove pattern of a line and space pattern is formed for the gate electrode of the MOS transistor Tr. The groove pattern is formed by etching using a pattern (not shown) in which silicon of the semiconductor substrate 1 is formed of a resist as a mask.
次に、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、溝パターンの内部に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜５ａとしては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びフォスヒン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターンの内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、エッチバックにより、多結晶シリコン膜の上面が半導体基板１の主面よりも下方となるように、多結晶シリコン膜の上面を後退させる。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド膜、窒化タングステン膜、タングステン膜を順次、堆積した積層膜を５０ｎｍ程度の厚さに形成する。次に、エッチバックにより、金属膜の上面が半導体基板１の主面よりも下方となるように、金属膜の上面を後退させる。これにより、多結晶シリコン膜と金属膜の積層膜からなるゲート電極５を形成する。ゲート電極５はワード線Ｗ（図７）として機能する。 Next, the silicon surface of the semiconductor substrate 1 is oxidized to form silicon oxide by thermal oxidation, thereby forming a gate insulating film 5a having a thickness of about 4 nm inside the trench pattern. As the gate insulating film 5a, a laminated film of silicon oxide and silicon nitride or a High-K film (high dielectric film) may be used. Thereafter, a polycrystalline silicon film containing N-type impurities is deposited on the gate insulating film 5a by a CVD method using monosilane (SiH 4 ) and phosphine (PH 3 ) as source gases. At this time, the film thickness is set such that the inside of the groove pattern for the gate electrode is completely filled with the polycrystalline silicon film. A polycrystalline silicon film not containing impurities such as phosphorus may be formed, and desired impurities may be introduced into the polycrystalline silicon film by an ion implantation method in a later step. Next, the upper surface of the polycrystalline silicon film is retracted by etch back so that the upper surface of the polycrystalline silicon film is below the main surface of the semiconductor substrate 1. Next, a laminated film in which, for example, a tungsten silicide film, a tungsten nitride film, and a tungsten film are sequentially deposited as a metal film on the polycrystalline silicon film by sputtering is formed to a thickness of about 50 nm. Next, the upper surface of the metal film is retracted by etch back so that the upper surface of the metal film is lower than the main surface of the semiconductor substrate 1. Thereby, the gate electrode 5 composed of a laminated film of the polycrystalline silicon film and the metal film is formed. The gate electrode 5 functions as the word line W (FIG. 7).
次に、モノシランとアンモニア（ＮＨ3）を原料ガスとするプラズマＣＶＤ法により、ゲート電極５を構成する金属膜上に半導体基板１の主面を覆うように、窒化シリコンからなる絶縁膜５ｂを堆積する。次に、エッチバックにより、絶縁膜５ｂの上面が半導体基板１の主面と面一となるように、絶縁膜５ｂの上面を後退させる。 Next, an insulating film 5b made of silicon nitride is deposited on the metal film constituting the gate electrode 5 so as to cover the main surface of the semiconductor substrate 1 by plasma CVD using monosilane and ammonia (NH 3 ) as source gases. To do. Next, by etching back, the upper surface of the insulating film 5b is made to recede so that the upper surface of the insulating film 5b is flush with the main surface of the semiconductor substrate 1.
次に、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８ａ、８ｂを形成する。これにより、ゲート絶縁膜５ａ、ゲート電極５、ならびにソースおよびドレイン領域となる不純物拡散層８ａ、８ｂを備えたＭＯＳ型トランジスタＴｒが完成する。なお、図９中には示していないが、外周領域においても同様にＭＯＳ型トランジスタＴｒを形成する。外周領域に形成されたＭＯＳ型トランジスタＴｒはダミーパターンであるダミートランジスタとなる。図９以降の図面においても外周領域にＭＯＳ型トランジスタＴｒは示していないが、図９と同様に外周領域にはＭＯＳ型トランジスタＴｒが形成されているものとする。 Next, phosphorus ions are implanted as an N-type impurity to form impurity diffusion layers 8 a and 8 b in the active region not covered with the gate electrode 5. Thereby, the MOS transistor Tr including the gate insulating film 5a, the gate electrode 5, and the impurity diffusion layers 8a and 8b to be the source and drain regions is completed. Although not shown in FIG. 9, the MOS transistor Tr is similarly formed in the outer peripheral region. The MOS transistor Tr formed in the outer peripheral region becomes a dummy transistor which is a dummy pattern. In FIG. 9 and subsequent drawings, the MOS transistor Tr is not shown in the outer peripheral region, but it is assumed that the MOS transistor Tr is formed in the outer peripheral region as in FIG.
図１０に示すように、半導体基板１上に、ＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この後、多結晶シリコン膜上に、スパッタリング法により、金属膜を形成した後、プラズマＣＶＤ法により、金属膜上に窒化シリコン６ｂを形成する。金属膜としては例えば、窒化タングステン膜及びタングステン膜を順次、堆積した積層膜を用いることができる。リソグラフィー技術およびドライエッチング技術を利用して、窒化シリコン６ｂのパターニングを行うことにより、窒化シリコン６ｂからなるハードマスク（キャップ絶縁膜）を形成する。ハードマスクを用いて多結晶シリコン膜および金属膜のドライエッチングを行うことにより、不純物拡散層８ａ上に、多結晶シリコン膜および金属膜からなるビット線６を形成する。なお、図１０のビット線６中には、多結晶シリコン膜と金属膜の境界は示しておらず、多結晶シリコン膜と金属膜の積層膜を一体的に示している。図１０以降の図面においても同様である。 As shown in FIG. 10, a polycrystalline silicon film containing N-type impurities is deposited on the semiconductor substrate 1 by the CVD method. Thereafter, after a metal film is formed on the polycrystalline silicon film by sputtering, silicon nitride 6b is formed on the metal film by plasma CVD. As the metal film, for example, a stacked film in which a tungsten nitride film and a tungsten film are sequentially deposited can be used. By patterning the silicon nitride 6b using a lithography technique and a dry etching technique, a hard mask (cap insulating film) made of the silicon nitride 6b is formed. By performing dry etching of the polycrystalline silicon film and the metal film using the hard mask, the bit line 6 made of the polycrystalline silicon film and the metal film is formed on the impurity diffusion layer 8a. In the bit line 6 of FIG. 10, the boundary between the polycrystalline silicon film and the metal film is not shown, but the laminated film of the polycrystalline silicon film and the metal film is shown integrally. The same applies to the drawings subsequent to FIG.
次に、半導体基板１上に、ＣＶＤ法により、窒化シリコン膜を形成した後、エッチバックを行うことにより、ビット線６の側面を、窒化シリコン膜からなるサイドウォール絶縁膜６ａで覆う。 Next, after a silicon nitride film is formed on the semiconductor substrate 1 by CVD, the side surfaces of the bit lines 6 are covered with a sidewall insulating film 6a made of a silicon nitride film by performing etch back.
次に、半導体基板１上に、ビット線６およびキャップ絶縁膜６ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜７を形成する。この後、ビット線６に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、層間絶縁膜７の研磨を行う。層間絶縁膜７の研磨は、キャップ絶縁膜６ｂの上面が露出した時点で停止する。 Next, an interlayer insulating film 7 such as silicon oxide is formed on the semiconductor substrate 1 by a CVD method so as to cover the bit line 6 and the cap insulating film 6b. Thereafter, the interlayer insulating film 7 is polished by a CMP (Chemical Mechanical Polishing) method in order to flatten the unevenness derived from the bit line 6. The polishing of the interlayer insulating film 7 is stopped when the upper surface of the cap insulating film 6b is exposed.
この後に、容量コンタクトプラグ７Ａを形成する。具体的には、まず、図７の基板コンタクト部２ａ、２ｂの位置に開口を形成するように、レジスト膜で形成したパターン（図示していない）をマスクとして層間絶縁膜７のエッチングを行い、不純物拡散層８ｂを露出させる開口を形成する。この後に、開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、不純物拡散層８ｂに接続された容量コンタクトプラグ７Ａを形成する。 Thereafter, the capacitor contact plug 7A is formed. Specifically, first, the interlayer insulating film 7 is etched using a pattern (not shown) formed of a resist film as a mask so as to form openings at the positions of the substrate contact portions 2a and 2b in FIG. An opening exposing the impurity diffusion layer 8b is formed. Thereafter, a film in which tungsten (W) is laminated on a barrier film such as TiN / Ti so as to fill the inside of the opening is deposited, and the surface is polished by CMP to connect to the impurity diffusion layer 8b. The capacitor contact plug 7A thus formed is formed.
なお、図１０中には示していないが、外周領域においても同様にビット線６および容量コンタクトプラグ７Ａを形成する。外周領域に形成されたビット線６および容量コンタクトプラグ７Ａはそれぞれ、ダミーパターンであるダミービット線およびダミー容量コンタクトプラグとなる。図１０以降の図面においても外周領域にビット線６および容量コンタクトプラグ７Ａは示していないが、図１０と同様に外周領域にはビット線６および容量コンタクトプラグ７Ａが形成されているものとする。 Although not shown in FIG. 10, the bit line 6 and the capacitor contact plug 7A are similarly formed in the outer peripheral region. The bit line 6 and the capacitor contact plug 7A formed in the outer peripheral region become a dummy bit line and a dummy capacitor contact plug, which are dummy patterns, respectively. In FIG. 10 and subsequent drawings, the bit line 6 and the capacitor contact plug 7A are not shown in the outer peripheral region, but it is assumed that the bit line 6 and the capacitor contact plug 7A are formed in the outer peripheral region as in FIG.
図１１に示すように、層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタの下部電極１３の底部のサイズよりも大きくなるようなサイズで配置する。この際、図１１Ｂに示すように、外周領域においても、容量コンタクトパッド１０を形成する。この容量コンタクトパッド１０はダミーパターンであるダミー容量コンタクトパッドとなる。 As shown in FIG. 11, a capacitor contact pad 10 is formed on the interlayer insulating film 7 using a laminated film containing tungsten. The capacitor contact pad 10 is placed in a size that is electrically connected to the capacitor contact plug 7A and larger than the size of the bottom of the lower electrode 13 of the capacitor to be formed later. At this time, as shown in FIG. 11B, the capacitor contact pad 10 is formed also in the outer peripheral region. The capacitor contact pad 10 becomes a dummy capacitor contact pad which is a dummy pattern.
次に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いてストッパー膜１１を、例えば６０ｎｍの厚さで堆積する。この後、ストッパー膜１１上に、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂを順次、形成する。ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂの積層膜は第１の絶縁膜に相当する。また、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂはそれぞれ、下層絶縁膜および上層絶縁膜に相当する。ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜を約１００ｎｍの厚さに堆積し、サポート膜１４を形成する。サポート膜１４は第２の絶縁膜に相当する。 Next, a stopper film 11 is deposited to a thickness of, for example, 60 nm using silicon nitride so as to cover the capacitor contact pad 10. Thereafter, a BPSG film 12 a and a TEOS film 12 b are sequentially formed on the stopper film 11. The laminated film of the BPSG film 12a and the TEOS film 12b corresponds to the first insulating film. The BPSG film 12a and the TEOS film 12b correspond to a lower insulating film and an upper insulating film, respectively. A support film 14 is formed by depositing a silicon nitride film formed by LP-CVD or ALD to a thickness of about 100 nm. The support film 14 corresponds to a second insulating film.
図１２に示すように、サポート膜１４上に、キャパシタの下部電極１３を設ける第1の開口１２Ａを形成するためのハードマスク層を設ける。ハードマスク層としては、アモルファスカーボン膜２１を形成する。アモルファスカーボン膜２１は、ＣＶＤ法によって６００〜８００ｎｍの膜厚に形成する。この後、アモルファスカーボン膜２１上にレジスト膜２２を用いて、キャパシタを形成する位置に第１の開口１２Ａを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際、本実施例では、外周領域上のレジスト膜２２を除去し、デバイス領域のキャパシタを形成する領域にのみレジスト膜２２が残るようにする。 As shown in FIG. 12, a hard mask layer for forming a first opening 12A for providing the capacitor lower electrode 13 is provided on the support film. As the hard mask layer, an amorphous carbon film 21 is formed. The amorphous carbon film 21 is formed to a thickness of 600 to 800 nm by a CVD method. Thereafter, using the resist film 22 on the amorphous carbon film 21, a mask pattern for forming the first opening 12A is formed by a photolithography technique at a position where the capacitor is to be formed. At this time, in this embodiment, the resist film 22 on the outer peripheral region is removed so that the resist film 22 remains only in the region of the device region where the capacitor is formed.
図１３に示すように、レジスト膜２２をマスクとして異方性ドライエッチングを行い、アモルファスカーボン膜２１をパターニングする。この後、アモルファスカーボン膜２１をマスクに用いて、サポート膜１４、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂからなる層間絶縁膜のエッチングを行い、開口１２Ａ（第１の開口）および開口１２Ｃ（第３の開口）を形成する。第１の開口１２Ａは、サポート膜１４および層間絶縁膜１２ａ、１２ｂをその厚み方向に貫通して、第1の開口１２Ａの底部では容量コンタクトパッド１０の上面が露出するように形成される。この際、サポート膜１４、および層間絶縁膜１２ａ、１２ｂのエッチング条件は、外周領域３２において逆マイクロローディング効果が発生するような条件とする。具体的には、エッチングガスとしてＣ4Ｆ6またはＣ4Ｆ8を用いたドライエッチングを行う。これらのエッチングガスを用いると、デバイス領域３３ではレジスト膜２２内の開口部の下に第1の開口１２Ａを形成する際、第1の開口１２Ａの内壁側面上に反応生成物である保護膜（カーボンポリマー膜）が形成される。これに対して、外周領域３２ではレジスト膜２２が形成されないため、第３の開口１２Ｃを形成する際、第３の開口１２Ｃの内壁側面だけでなく内壁底面上にも保護膜が形成される。このため、第1の開口１２Ａ形成時の層間絶縁膜１２ａ、１２ｂのエッチングレートよりも、第３の開口１２Ｃ形成時の層間絶縁膜１２ａ、１２ｂのエッチングレートは小さくなる。従って、デバイス領域３３においてサポート膜１４および層間絶縁膜１２ａ、１２ｂをその厚み方向に貫通して容量コンタクトパッド１０を露出させる第1の開口１２Ａを形成した時点においても、外周領域３２ではダミー容量コンタクトパッドは露出しておらず、ＢＰＳＧ膜１２ａが残留する。 As shown in FIG. 13, anisotropic dry etching is performed using the resist film 22 as a mask to pattern the amorphous carbon film 21. Thereafter, the amorphous carbon film 21 is used as a mask to etch the interlayer insulating film composed of the support film 14, the BPSG film 12a, and the TEOS film 12b, thereby opening 12A (first opening) and opening 12C (third opening). ). The first opening 12A penetrates the support film 14 and the interlayer insulating films 12a and 12b in the thickness direction, and is formed so that the upper surface of the capacitor contact pad 10 is exposed at the bottom of the first opening 12A. At this time, the etching conditions of the support film 14 and the interlayer insulating films 12 a and 12 b are set such that the reverse microloading effect occurs in the outer peripheral region 32. Specifically, dry etching using C 4 F 6 or C 4 F 8 as an etching gas is performed. When these etching gases are used, when the first opening 12A is formed under the opening in the resist film 22 in the device region 33, a protective film (a reaction product) is formed on the side surface of the inner wall of the first opening 12A. Carbon polymer film) is formed. On the other hand, since the resist film 22 is not formed in the outer peripheral region 32, when the third opening 12C is formed, a protective film is formed not only on the inner wall side surface of the third opening 12C but also on the inner wall bottom surface. Therefore, the etching rate of the interlayer insulating films 12a and 12b when the third opening 12C is formed is smaller than the etching rate of the interlayer insulating films 12a and 12b when the first opening 12A is formed. Therefore, even when the first opening 12A that exposes the capacitor contact pad 10 through the support film 14 and the interlayer insulating films 12a and 12b in the thickness direction is formed in the device region 33, the dummy capacitor contact is formed in the outer peripheral region 32. The pad is not exposed and the BPSG film 12a remains.
図１４に示すように、レジストパターン２２およびアモルファスカーボン膜２１（何れも図１４には図示していない）を除去する。この後、キャパシタの下部電極１３として、窒化チタン膜を、第1の開口１２Ａの内部を充填しない膜厚で形成する。下部電極１３の材料としては窒化チタン以外の金属膜も使用可能である。半導体基板１を覆うように、プラズマＣＶＤ法により窒化シリコン膜１６を形成する。この窒化シリコン膜１６は、後に形成するレジスト膜１７が第１の開口１２Ａ内に入り込まないようにする目的で形成する。この後、窒化シリコン膜１６上に、レジストパターン１７を形成する。 As shown in FIG. 14, the resist pattern 22 and the amorphous carbon film 21 (both not shown in FIG. 14) are removed. Thereafter, a titanium nitride film is formed as a lower electrode 13 of the capacitor with a film thickness that does not fill the inside of the first opening 12A. As a material for the lower electrode 13, a metal film other than titanium nitride can be used. A silicon nitride film 16 is formed by plasma CVD so as to cover the semiconductor substrate 1. The silicon nitride film 16 is formed for the purpose of preventing a resist film 17 to be formed later from entering the first opening 12A. Thereafter, a resist pattern 17 is formed on the silicon nitride film 16.
図１５および１６に示すように、レジストパターン１７（図１５および１６には図示していない）をマスクに用いて、窒化シリコン膜１６（図１５および１６には図示していない）、下部電極１３およびサポート膜１４のエッチングを行い、サポート膜１４内に第２の開口１２Ｂを形成する。この後、レジストパターン１７および窒化シリコン膜１６を除去する。ＣＭＰまたはエッチバックによってサポート膜１４上の下部電極１３を除去し、第１の開口１２Ａの内壁を覆う部分のみに下部電極１３を残存させる。サポート膜１４は下部電極１３の外壁側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極１３が倒壊するのを防止する。図１５に示すように、第２の開口１２Ｂは、Ｘ方向に延在する帯状のパターンとして形成される。第１の開口１２Ａの内部には最初からサポート膜１４は存在していないので、サポート膜１４は、第１の開口１２Ａの外部に位置する領域のみが、残留する。すなわち、サポート膜１４は、第１の開口１２Ａ内に設けられた下部電極１３の外壁側面に接して残るように、第２の開口１２Ｂが形成される。なお、図１５は、第２の開口１２Ｂのパターン配置の一例を示すものであり、サポート膜１４が複数の下部電極１３の外壁側面に接する限り、第２の開口１２Ｂの形状および延在する方向は、図１５に示した例に限定されない。 As shown in FIGS. 15 and 16, using the resist pattern 17 (not shown in FIGS. 15 and 16) as a mask, the silicon nitride film 16 (not shown in FIGS. 15 and 16), the lower electrode 13 Then, the support film 14 is etched to form the second opening 12B in the support film 14. Thereafter, the resist pattern 17 and the silicon nitride film 16 are removed. The lower electrode 13 on the support film 14 is removed by CMP or etchback, and the lower electrode 13 is left only in the portion covering the inner wall of the first opening 12A. The support film 14 is held in contact with a part of the side surface of the outer wall of the lower electrode 13 to prevent the lower electrode 13 from collapsing in the subsequent wet etching process. As shown in FIG. 15, the second opening 12B is formed as a band-like pattern extending in the X direction. Since the support film 14 does not exist in the first opening 12A from the beginning, only the region of the support film 14 located outside the first opening 12A remains. That is, the second opening 12B is formed so that the support film 14 remains in contact with the outer wall side surface of the lower electrode 13 provided in the first opening 12A. FIG. 15 shows an example of the pattern arrangement of the second openings 12B. As long as the support film 14 is in contact with the outer wall side surfaces of the plurality of lower electrodes 13, the shape and the extending direction of the second openings 12B are shown. Is not limited to the example shown in FIG.
図１７に示すように、フッ酸（ＨＦ）を含有した薬液を用いた湿式エッチングを行うことにより、デバイス領域３３のメモリセル領域および外周領域３２の層間絶縁膜（ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂ）を除去して、下部電極１３の外壁側面を露出させる。窒化シリコンで形成されているストッパー膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。 As shown in FIG. 17, by performing wet etching using a chemical solution containing hydrofluoric acid (HF), the memory cell region in the device region 33 and the interlayer insulating film (BPSG film 12a and TEOS film 12b) in the outer peripheral region 32 are obtained. And the outer wall side surface of the lower electrode 13 is exposed. The stopper film 11 formed of silicon nitride functions as a stopper film at the time of this wet etching, and prevents the elements and the like located in the lower layer from being etched.
図８に示すように、下部電極１３の露出した表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）や、それらの積層体からなる高誘電体膜を例示できる。この後、キャパシタＣａの上部電極１５を窒化チタン等で形成する。上部電極１５には、窒化チタン以外の金属膜も使用可能である。また、窒化チタン上に多結晶シリコン等を積層して、下部電極１３間のスペース部分の充填性を向上させた膜を上部電極１５として使用してもよい。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタＣａが形成される。なお、容量絶縁膜は第３の絶縁膜に相当する。下部電極１３と上部電極１５はそれぞれ、第１の導電膜および第２の導電膜に相当する。 As shown in FIG. 8, a capacitive insulating film (not shown) is formed so as to cover the exposed surface of the lower electrode 13. Examples of the capacitive insulating film include zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), and a high dielectric film made of a laminate thereof. Thereafter, the upper electrode 15 of the capacitor Ca is formed of titanium nitride or the like. A metal film other than titanium nitride can be used for the upper electrode 15. Further, a film in which polycrystalline silicon or the like is laminated on titanium nitride and the filling property of the space portion between the lower electrodes 13 is improved may be used as the upper electrode 15. A capacitor Ca is formed by sandwiching a capacitive insulating film between the lower electrode 13 and the upper electrode 15. Note that the capacitor insulating film corresponds to a third insulating film. The lower electrode 13 and the upper electrode 15 correspond to a first conductive film and a second conductive film, respectively.
この後、酸化シリコン等で層間絶縁膜４０を形成する。メモリセル領域では、キャパシタＣａの上部電極１５に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層４１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜４２を酸窒化シリコン（ＳｉＯＮ）等で形成する。この後、半導体基板１をダイシングして個片化することにより、図６に示すＤＲＡＭチップが完成する。 Thereafter, an interlayer insulating film 40 is formed of silicon oxide or the like. In the memory cell region, a lead-out contact plug (not shown) for applying a potential (plate potential) to the upper electrode 15 of the capacitor Ca is formed. Thereafter, the upper wiring layer 41 is formed of aluminum (Al), copper (Cu), or the like. Further, the surface protective film 42 is formed of silicon oxynitride (SiON) or the like. Thereafter, the semiconductor substrate 1 is diced into individual pieces, whereby the DRAM chip shown in FIG. 6 is completed.
本実施例では、図１３の第１の開口１２Ａ（シリンダーホール）を形成する工程において、外周領域３２上にマスクであるレジスト膜２２を設けず、外周領域３２上に広い開口部を設ける。また、第１の開口１２Ａを形成するためのエッチング時には、逆マイクロローディング効果を利用して、デバイス領域３３と比べて、外周領域３２の層間絶縁膜１２ａ、１２ｂのエッチングレートを小さくする。この結果、外周領域３２では、層間絶縁膜の一部であるＴＥＯＳ膜１２ａが残るため、外周領域３２の下層に形成された素子等ではエッチングされず、ゴミとならない。また、図１７の工程で湿式エッチングにより層間絶縁膜１２ａ、１２ｂを除去する際、前述のように、外周領域３２では第１の開口１２Ａを形成せず、サポート膜１４も存在しないため、サポート膜１４のゴミが発生しなくなる。この結果、半導体装置の装置特性の劣化を防止して、歩留まりを向上させることができる。 In this embodiment, in the step of forming the first opening 12A (cylinder hole) in FIG. 13, the resist film 22 as a mask is not provided on the outer peripheral region 32, but a wide opening is provided on the outer peripheral region 32. Further, at the time of etching for forming the first opening 12 </ b> A, the etching rate of the interlayer insulating films 12 a and 12 b in the outer peripheral region 32 is reduced as compared with the device region 33 by utilizing the reverse microloading effect. As a result, the TEOS film 12a, which is a part of the interlayer insulating film, remains in the outer peripheral region 32, so that the elements and the like formed in the lower layer of the outer peripheral region 32 are not etched and become dust. Further, when the interlayer insulating films 12a and 12b are removed by wet etching in the process of FIG. 17, the first opening 12A is not formed in the outer peripheral region 32 and the support film 14 does not exist as described above. 14 garbage is not generated. As a result, the device characteristics of the semiconductor device can be prevented from being deteriorated and the yield can be improved.
１、３１ 半導体基板
２ａ、２ｂ 基板コンタクト部
３ 素子分離領域
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ 絶縁膜
６ ビット線
６ａ サイドウォール絶縁膜
６ｂ キャップ絶縁膜
７ 層間絶縁膜
７Ａ 容量コンタクトプラグ
８ａ、８ｂ 不純物拡散層
１０ 容量コンタクトパッド
１１ ストッパー膜
１２ａ ＢＰＳＧ膜
１２ｂ ＴＥＯＳ膜
１２Ａ、１２Ｂ、１２Ｃ 開口
１３ 下部電極
１４ サポート膜
１４Ａ サポート膜の側面
１５ 上部電極
１６ 窒化シリコン膜
１７、２２ レジスト膜
２１ アモルファスカーボン膜
３２ 外周領域
３３ デバイス領域
４０ 層間絶縁膜
４１ 配線層
４２ 表面保護膜
５０ ＤＲＡＭチップ
５１ メモリセル領域
５２ 周辺回路領域
Ｃａ キャパシタ（容量素子）
Ｋ 活性領域
Ｔｒ ＭＯＳ型トランジスタ
Ｗ ワード配線
1, 31 Semiconductor substrate 2a, 2b Substrate contact portion 3 Element isolation region 5 Gate electrode 5a Gate insulating film 5b Insulating film 6 Bit line 6a Side wall insulating film 6b Cap insulating film 7 Interlayer insulating film 7A Capacitance contact plugs 8a, 8b Impurity diffusion Layer 10 Capacitance contact pad 11 Stopper film 12a BPSG film 12b TEOS films 12A, 12B, 12C Opening 13 Lower electrode 14 Support film 14A Side surface 15 of support film Upper electrode 16 Silicon nitride film 17, 22 Resist film 21 Amorphous carbon film 32 Outer peripheral region 33 Device region 40 Interlayer insulating film 41 Wiring layer 42 Surface protective film 50 DRAM chip 51 Memory cell region 52 Peripheral circuit region Ca Capacitor (capacitance element)
K active region Tr MOS type transistor W word wiring
Claims (16)
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に前記素子に対応する開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法。 On a main surface of a semiconductor substrate having a device region having an element and an outer peripheral region having a dummy pattern corresponding to the element and located on the outer periphery of the device region, a first insulating film and the first insulation Forming a second insulating film on the film;
Applying a resist film on the second insulating film;
Patterning the resist film to form an opening corresponding to the element in the resist film located on the device region, and removing the resist film located on the outer peripheral region;
Etching using the resist film as a mask forms a first opening penetrating the first and second insulating films in the thickness direction on the device region, and the second insulation on the outer peripheral region. A first step of removing the film;
Forming a first conductive film on the inner wall surface of the first opening;
Forming a second opening in the second insulating film such that the second insulating film on the device region remains in contact with the first conductive film;
A second step of exposing the outer wall side surface of the first conductive film by removing the first insulating film on the device region and the outer peripheral region with a chemical solution;
A method for manufacturing a semiconductor device, comprising:
前記外周領域上において、前記ダミーパターンに対応する開口部と前記開口部以外に位置する前記レジスト膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。 In the step of removing the resist film,
2. The method of manufacturing a semiconductor device according to claim 1, wherein an opening corresponding to the dummy pattern and the resist film located outside the opening are removed on the outer peripheral region.
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法。 A first insulating film and a second insulating film are formed on the main surface of the semiconductor substrate having a device region and an outer peripheral region located on the outer periphery of the device region. And a process of
Applying a resist film on the second insulating film;
Patterning the resist film to form an opening in the resist film located on the device region, and removing the resist film located on the outer peripheral region;
Etching using the resist film as a mask forms a first opening penetrating the first and second insulating films in the thickness direction on the device region, and the second insulation on the outer peripheral region. A first step of removing the film;
Forming a first conductive film on the inner wall surface of the first opening;
Forming a second opening in the second insulating film such that the second insulating film on the device region remains in contact with the first conductive film;
A second step of exposing the outer wall side surface of the first conductive film by removing the first insulating film on the device region and the outer peripheral region with a chemical solution;
A method for manufacturing a semiconductor device, comprising:
前記外周領域上にある前記第２の絶縁膜上の前記レジスト膜を全て除去することを特徴とする請求項３に記載の半導体装置の製造方法。 In the step of removing the resist film located on the outer peripheral region,
4. The method of manufacturing a semiconductor device according to claim 3, wherein all of the resist film on the second insulating film on the outer peripheral region is removed.
前記外周領域上では、前記第１の絶縁膜の一部が残るように、前記エッチングを行うことを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。 In the first step,
5. The method of manufacturing a semiconductor device according to claim 1, wherein the etching is performed so that a part of the first insulating film remains on the outer peripheral region. 6.
前記デバイス領域上の前記第１の絶縁膜のエッチングレートよりも、前記外周領域上の前記第１の絶縁膜のエッチングレートが小さくなるように、前記エッチングを行うことを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。 In the first step,
The etching is performed so that an etching rate of the first insulating film on the outer peripheral region is smaller than an etching rate of the first insulating film on the device region. 6. The method for manufacturing a semiconductor device according to any one of 5 above.
逆マイクロローディング効果を利用した前記エッチングを行うことを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。 In the first step,
The method of manufacturing a semiconductor device according to claim 1, wherein the etching is performed using a reverse microloading effect.
エッチングガスとしてＣ4Ｆ6またはＣ4Ｆ8を用いた前記エッチングを行うことを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。 In the first step,
The method of manufacturing a semiconductor device according to claim 1, wherein the etching is performed using C 4 F 6 or C 4 F 8 as an etching gas.
前記外周領域上では、前記上層絶縁膜が除去され、前記下層絶縁膜の一部が残るように、前記エッチングを行うことを特徴とする請求項１０に記載の半導体装置の製造方法。 In the first step,
The method of manufacturing a semiconductor device according to claim 10, wherein the etching is performed so that the upper insulating film is removed and a part of the lower insulating film remains on the outer peripheral region.
前記第１の導電膜の露出した表面上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、第２の導電膜を形成する工程と、
を有し、
前記第１の導電膜は、下部電極であり、
前記第３の絶縁膜は、容量絶縁膜であり、
前記第２の導電膜は、上部電極であり、
前記下部電極、容量絶縁膜、および上部電極は、キャパシタを構成することを特徴とする請求項１〜１２の何れか１項に記載の半導体装置の製造方法。 After the second step,
Forming a third insulating film on the exposed surface of the first conductive film;
Forming a second conductive film on the third insulating film;
Have
The first conductive film is a lower electrode;
The third insulating film is a capacitive insulating film;
The second conductive film is an upper electrode;
The method of manufacturing a semiconductor device according to claim 1, wherein the lower electrode, the capacitor insulating film, and the upper electrode constitute a capacitor.
トランジスタと、
前記トランジスタの一方の不純物拡散層に接続されたビット線と、
前記トランジスタの他方の不純物拡散層に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続された容量コンタクトパッドと、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。 The element is
A transistor,
A bit line connected to one impurity diffusion layer of the transistor;
A capacitor contact plug connected to the other impurity diffusion layer of the transistor;
A capacitive contact pad connected to the capacitive contact plug;
The method of manufacturing a semiconductor device according to claim 13, comprising:
トランジスタと、
前記トランジスタの一方の不純物拡散層に接続されたビット線と、
前記トランジスタの他方の不純物拡散層に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続された容量コンタクトパッドと、
を有し、
前記ダミーパターンは、
ダミートランジスタと、
前記ダミートランジスタの一方の不純物拡散層に接続されたダミービット線と、
前記ダミートランジスタの他方の不純物拡散層に接続されたダミー容量コンタクトプラグと、
前記ダミー容量コンタクトプラグに接続されたダミー容量コンタクトパッドと、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。 The element is
A transistor,
A bit line connected to one impurity diffusion layer of the transistor;
A capacitor contact plug connected to the other impurity diffusion layer of the transistor;
A capacitive contact pad connected to the capacitive contact plug;
Have
The dummy pattern is
A dummy transistor;
A dummy bit line connected to one impurity diffusion layer of the dummy transistor;
A dummy capacitor contact plug connected to the other impurity diffusion layer of the dummy transistor;
A dummy capacitor contact pad connected to the dummy capacitor contact plug;
The method of manufacturing a semiconductor device according to claim 1, wherein:
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- 2012-11-09 JP JP2012247282A patent/JP2014096475A/en active Pending
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