JP2011018672A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】バンプ電極によって半導体チップ間あるいは半導体チップと配線基板とを電気的に接続する半導体装置において、特に、接続部の高密度化や狭ピッチ化が進んでも、接続不良の発生を低減できる技術を提供する。
【解決手段】接続部ＣＮＴにバンプ電極ＢＭＰ１を押し付けることにより、接続部ＣＮＴを構成する梁ＢＭが曲がる（たわむ）。そして、さらに、バンプ電極ＢＭＰ１を接続部ＣＮＴに押し付けると、バンプ電極ＢＭＰ１の先端部が空洞部ＣＡの底面に到達する。このとき、押し曲げられた梁ＢＭには復元力が働き、空洞部ＣＡの底面にまで挿入されたバンプ電極ＢＭＰ１を左右から挟む。このため、空洞部ＣＡに挿入されたバンプ電極ＢＭＰ１は、左右から梁ＢＭの復元力により固定される。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、バンプ電極によって半導体チップ間あるいは半導体チップと配線基板とを電気的に接続する半導体装置およびその製造に適用して有効な技術に関する。
特開平１０−１６３２６７号公報（特許文献１）には、加熱工程を不要にして、バンプ付きワークのバンプを基板のパッド上に簡単に固着でき、さらにはパッドやバンプの高密度・ファイン化にも対応できるバンプ付きワークの実装方法および実装基板を提供することを目的とする技術が記載されている。具体的には、基材のパッド上に第１メッキ層と第２メッキ層から成る導電部を形成する。バンプ付きワークのバンプの膨大部を導電部の孔部に強制的に嵌合し、導電部の突出部を膨大部のエッジに係止させる。これにより、バンプが孔部から抜け出さないようにするとともに、導電部にしっかり接触させることができるとしている。
特開２００４−１２３５７号公報（特許文献２）には、挟ピッチ化が進行する半導体デバイスや超小型のペアチップに対応可能な技術が記載されている。具体的には、半導体デバイスの接続端子と電気的に接続し、平面視してスパイラル形状を有するスパイラル状接触子を絶縁基板上に備えている。そして、スパイラル状接触子は、絶縁基板上に球状接続端子との接触の際に、球状接続端子の形状に対応して変形可能となっており、半導体デバイスとの電気的な接続を行うように構成されている。このとき、スパイラル状接触子の渦巻き部、幅が一定で、先端から根元に近づくに従って厚みが厚くなるとしている。
特開２００４−３５４１７９号公報（特許文献３）には、電子部品を装着してテストを行なうテスト用ソケットに関し、低コスト化および信頼性の向上を図ることを目的とする技術が記載されている。具体的には、半導体装置が装着され、この半導体装置に対してテストを行なうテスト用ソケットにおいて、層間接続を行なうためのビアが形成されると共に半導体装置の半田ボールが接続される位置に貫通孔が形成されてなる基材層を複数積層してなる基板部と、この基板部に配設されると共にビアと電気的に接続され、かつ、半導体装置と電気的に接続される電極部が形成されたコンタクト部とを具備するとしている。そして、このコンタクト部にはスリットが形成されている。これにより、半田ボールの接続時に、この接続に伴いコンタクト部が変位する。このため、半田ボールとコンタクト部との接触面積を増大させることができ、コンタクト部と半田ボールとを確実に電気的に接続することができるとしている。
特開平１０−１６３２６７号公報 特開２００４−１２３５７号公報 特開２００４−３５４１７９号公報
携帯電話機やデジタルカメラなどのモバイル機器には、１つの半導体パッケージの内部に複数の半導体チップを積層して搭載する、いわゆるＳＩＰ（System In Package）が広く使用されている。これは、半導体チップを積層して配置することにより、半導体チップを平面上に並べて配置する（平置きする）場合に比べて、実装面積を小さくすることができ、同一の実装面積で多数の半導体チップを搭載できるからである。すなわち、モバイル機器には持ち運びの利便性の観点から小型化が要求されており、この小型化を実現するために、実装面積を小さくすることができるＳＩＰが使用されるのである。
ＳＩＰでは、半導体チップを積層するが、積層された半導体チップ間の電気的な接続は、例えば、下層に配置される半導体チップに形成された端子と、上層に配置される半導体チップに形成されたバンプ電極とを半田で電気的に接続する。
近年では、半導体装置の小型化のために、半導体チップ間を接続する接続部の高密度・狭ピッチ化が要求されており、高密度・狭ピッチに配置された端子とバンプ電極とを半田で接続する必要がある。しかし、半田を使用した接続では、半田を加熱して溶融（リフロー）させる工程が必要である。このとき、端子やバンプ電極から構成される接続部の高密度化や狭ピッチ化が進むと、半田の加熱溶融時に半田が流動化するため、隣り合う位置に配置されている端子上に形成されている半田同士が接合してショート不良が発生するという問題点がある。
以上では、ＳＩＰを例に挙げて、積層された半導体チップ間の接続に半田を使用する場合を説明したが、半導体チップを積層するＳＩＰに限らず、例えば、半導体チップと配線基板とをフリップチップ接続する場合も同様の問題が発生する。すなわち、半導体チップに形成されているバンプ電極を、配線基板に形成されている端子に半田を使用して接続する場合も、バンプ電極および端子の高密度化や狭ピッチ化に伴って、半田を介した端子間のショート不良が問題となる。
本発明の目的は、バンプ電極によって半導体チップ間あるいは半導体チップと配線基板とを電気的に接続する半導体装置において、特に、接続部の高密度化や狭ピッチ化が進んでも、接続不良の発生を低減できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、（ａ）第１基板と、（ｂ）前記第１基板上に形成され、かつ、パターニングされた第１導体膜と、（ｃ）前記第１導体膜に形成された空洞部と、（ｄ）前記第１導体膜上に形成され、かつ、一部が前記空洞部に突き出るようにパターニングされた第２導体膜と、（ｅ）前記第２導体膜に形成された開口部とを備える。そして、平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁として機能する。このとき、前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とするものである。
また、代表的な実施の形態による半導体装置は、（ａ）第１半導体基板と、（ｂ）前記第１半導体基板の裏面から前記裏面とは反対側の素子形成面に達する孔と、（ｃ）前記孔内を含む前記第１半導体基板の前記裏面に形成され、かつ、パターニングされた第１導体膜とを備える。そして、（ｄ）前記第１半導体基板の前記裏面に形成されている前記第１導体膜に形成された空洞部と、（ｅ）前記第１導体膜上に形成され、かつ、一部が前記空洞部に突き出るようにパターニングされた第２導体膜と、（ｆ）前記第２導体膜に形成された開口部とを備える。このとき、平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁として機能する。そして、前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とするものである。
さらに、代表的な実施の形態による半導体装置の製造方法は、（ａ）第１基板の第１面上に第１導体膜を形成する工程と、（ｂ）前記第１導体膜上に第２導体膜を形成する工程と、（ｃ）前記第２導体膜を貫通する開口部を形成する工程と、（ｄ）前記開口部をエッチング孔として前記第１導体膜をウェットエッチングすることにより、前記第１導体膜に空洞部を形成する工程とを備える。そして、平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁となる。ここで、前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とするものである。
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）第１半導体基板の裏面から前記裏面とは反対側の素子形成面に形成された電極に達する孔を形成する工程と、（ｂ）前記孔内を含む前記第１半導体基板の前記裏面上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜上に第２導体膜を形成する工程とを備える。そして、（ｄ）前記第２導体膜をパターニングすることにより、前記第１半導体基板の前記裏面に形成されている前記第２導体膜に開口部を形成する工程と、（ｅ）前記開口部をエッチング孔として前記第１導体膜をウェットエッチングすることにより、前記第１導体膜に空洞部を形成する工程とを備える。ここで、平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁となる。このとき、前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
バンプ電極によって半導体チップ間あるいは半導体チップと配線基板とを電気的に接続する半導体装置において、接続不良の発生を低減できる。
本発明の実施の形態１における半導体チップに形成されている接続部の構成を示す断面図である。 接続部を形成した半導体チップと、バンプ電極を形成した半導体チップとを相対させた断面図である。 接続部とバンプ電極との接続状態の一例を示す断面図である。 接続部を形成した半導体チップと、バンプ電極を形成した半導体チップとを相対させた断面図である。 接続部とバンプ電極との接続状態の他の一例を示す断面図である。 接続部を形成した半導体チップと、バンプ電極を形成した半導体チップとを相対させた断面図である。 接続部とバンプ電極との接続状態のさらに他の一例を示す断面図である。 接続部の位置と端子の位置とが平面的に重なるように配置される例を示す断面図である。 接続部を構成する主要な構成要素の寸法と、バンプ電極の先端部の寸法を示す図である。 接続部の平面構造を示す図である。 比較例の接続部の構造を示す図である。 下層の半導体チップと上層の半導体チップとを積層する様子を示す図である。 下層の半導体チップと上層の半導体チップとを積層する様子を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体基板に形成された接続部と貫通電極を示す図である。 接続部と貫通電極を形成した半導体基板の構成を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 図４１に続く半導体装置の製造工程を示す断面図である。 図４２に続く半導体装置の製造工程を示す断面図である。 図４３に続く半導体装置の製造工程を示す断面図である。 複数の半導体チップを積層する様子を示す図である。 複数の半導体チップを積層する様子を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１では、主に複数の半導体チップを積層する例について説明する。積層された複数の半導体チップを電気的に接続する方法としては、上層の半導体チップにバンプ電極を形成し、かつ、下層の半導体チップに端子を形成し、上層の半導体チップに形成されているバンプ電極を、下層に形成されている端子に半田を使用して接続する方法が考えられる。
近年、半導体装置の小型化のために、半導体チップ間を接続する接続部の高密度・狭ピッチ化が要求されており、高密度・狭ピッチに配置された端子とバンプ電極とを半田で接続する必要がある。このとき、半田を使用した接続では、半田を加熱して溶融（リフロー）させる工程が必要である。ところが、端子やバンプ電極から構成される接続部の高密度化や狭ピッチ化が進むと、半田の加熱溶融時に半田が流動化するため、隣り合う位置に配置されている端子上に形成されている半田同士が接合してショート不良が発生するおそれがある。つまり、半田を使用して上層の半導体チップと下層の半導体チップを接続する方法は、半導体チップ間を接続する端子およびバンプ電極の高密度・狭ピッチ化が進むにつれて、隣接する端子間をショートさせることなく端子とバンプ電極とを接続することが困難になってきている。
そこで、本実施の形態１では、半田を使用することなく、上層の半導体チップと下層の半導体チップとを電気的に接続する工夫を施している。以下では、上層の半導体チップと下層の半導体チップとを電気的に接続する工夫について説明する。本実施の形態１では、上層の半導体チップにバンプ電極を形成し、このバンプ電極と電気的に接続する下層の半導体チップの接続部に工夫を施している。
図１は、下層の半導体チップに形成されている接続部ＣＮＴの構成を示す断面図である。図１において、半導体基板１Ｓの上面（主面、素子形成面）には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子（図示せず）が形成されている。そして、半導体素子を形成した半導体基板１Ｓ上には、層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、多層配線（図示せず）が形成されており、多層配線は、半導体基板１Ｓに形成されている半導体素子と電気的に接続されている。さらに、この層間絶縁膜ＩＬの最上層には端子（基板電極）ＴＥが形成されている。
端子ＴＥが形成された層間絶縁膜ＩＬ上には銅膜ＣＦが形成され、この銅膜ＣＦ上にニッケル膜ＮＦが形成されている。そして、ニッケル膜ＮＦの表面に金膜ＡＦが形成されている。このとき、接続部ＣＮＴは、層間絶縁膜ＩＬ上に形成されている銅膜ＣＦ、ニッケル膜ＮＦおよび金膜ＡＦを加工することにより形成されている。具体的に、接続部ＣＮＴは、金膜ＡＦおよびニッケル膜ＮＦを貫通するように形成された開口部ＯＰを有している。そして、この開口部ＯＰから露出する銅膜ＣＦが除去されて、銅膜ＣＦに空洞部ＣＡが形成されている。このとき、銅膜ＣＦに形成されている空洞部ＣＡの大きさは、ニッケル膜ＮＦおよび金膜ＡＦに形成されている開口部ＯＰの大きさよりも大きくなっている。したがって、空洞部ＣＡ上には、ニッケル膜ＮＦおよび金膜ＡＦからなる梁ＢＭが突き出た構造となっている。つまり、本実施の形態１における接続部ＣＮＴは、銅膜ＣＦ、ニッケル膜ＮＦおよび金膜ＡＦを構成要素とし、銅膜ＣＦに空洞部ＣＡが形成され、かつ、ニッケル膜ＮＦおよび金膜ＡＦに開口部ＯＰが形成された構造をしている。そして、空洞部ＣＡが開口部ＯＰを内包し、かつ、空洞部ＣＡの大きさが開口部ＯＰの大きさよりも大きくなっているので、空洞部ＣＡの上部にニッケル膜ＮＦおよび金膜ＡＦよりなる梁ＢＭが形成されていることになる。なお、銅膜ＣＦ、ニッケル膜ＮＦおよび金膜ＡＦは接続部ＣＮＴに接続される配線としても機能する。
接続部ＣＮＴを構成する空洞部ＣＡと開口部ＯＰは接続されており一体化している。接続部ＣＮＴを構成する銅膜ＣＦは、空洞部ＣＡを形成し、かつ、端子ＴＥと接続部ＣＮＴを電気的に接続する機能を有している。接続部ＣＮＴを構成するニッケル膜ＮＦは、梁ＢＭを構成するための膜であり、このニッケル膜ＮＦの膜厚によって梁ＢＭの剛性が決まる。つまり、ニッケル膜ＮＦは梁ＢＭとして機能する膜であり、ニッケル膜ＮＦは高い剛性を有していることから、梁ＢＭとして使用されている。ニッケル膜ＮＦ上に形成されている金膜ＡＦは、接続部ＣＮＴとバンプ電極とを低抵抗で接続するために形成される膜である。
本実施の形態１における接続部ＣＮＴは上記のように構成されており、以下に、この接続部ＣＮＴとバンプ電極との接続形態について説明する。つまり、接続部ＣＮＴを形成した下層の半導体チップと、バンプ電極を形成した上層の半導体チップとの接続構造について説明する。
図２は、接続部ＣＮＴを形成した半導体基板１Ｓ（下層の半導体チップ）と、バンプ電極ＢＭＰ１を形成した半導体基板２Ｓ（上層の半導体チップ）とを相対させた図である。図２において、半導体基板１Ｓに形成された接続部ＣＮＴの構成は図１で説明したものと同様である。一方、半導体基板２Ｓには、図２の下面（主面、素子形成面）にＭＩＳＦＥＴなどの半導体素子が形成されており、この半導体素子を形成した半導体基板２Ｓ上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には多層配線が形成されており、多層配線は半導体基板２Ｓに形成された半導体素子と電気的に接続されている。そして、層間絶縁膜ＩＬ２の最上層にパッドが形成されており、このパッド上にバンプ電極ＢＭＰ１が形成されている。
バンプ電極ＢＭＰ１は、例えば、めっき法で形成された金膜から形成されている。このようにめっき法で形成されたバンプ電極ＢＭＰ１は、バンプ電極ＢＭＰ１の材料（金膜）を溶融させていないので、変形しにくいという特性がある。
上述したバンプ電極ＢＭＰ１を形成した半導体基板２Ｓと、接続部ＣＮＴを形成した半導体基板１Ｓとを接続する。具体的に、図２に示すように、半導体基板１Ｓに形成されている接続部ＣＮＴと、半導体基板２Ｓに形成されているバンプ電極ＢＭＰ１との位置合わせを実施する。その後、上層の半導体基板２Ｓに荷重を加えることにより、下層の半導体基板１Ｓに形成されている接続部ＣＮＴに、上層の半導体基板２Ｓに形成されているバンプ電極ＢＭＰ１を押し付ける。これにより、図３に示すように、上層のバンプ電極ＢＭＰ１と下層の接続部ＣＮＴが接続される。具体的に、図３は、バンプ電極ＢＭＰ１と接続部ＣＮＴとの接続状態を示す図である。図３において、接続部ＣＮＴにバンプ電極ＢＭＰ１を押し付けることにより、接続部ＣＮＴを構成する梁ＢＭが曲がる（たわむ）。そして、さらに、バンプ電極ＢＭＰ１を接続部ＣＮＴに押し付けると、バンプ電極ＢＭＰ１の先端部が空洞部ＣＡの底面に到達する。このとき、押し曲げられた梁ＢＭには復元力が働き、空洞部ＣＡの底面にまで挿入されたバンプ電極ＢＭＰ１を左右から挟む。このため、空洞部ＣＡに挿入されたバンプ電極ＢＭＰ１は、左右から梁ＢＭの復元力により固定される。このようにして、バンプ電極ＢＭＰ１を接続部ＣＮＴに接続することができる。
このとき、半導体基板２Ｓに形成されている半導体素子は、層間絶縁膜ＩＬ２に形成されている多層配線と多層配線上に形成されているバンプ電極ＢＭＰ１と電気的に接続されている。そして、バンプ電極ＢＭＰ１は、接続部ＣＮＴと接続されている。具体的に、バンプ電極ＢＭＰ１は梁ＢＭで固定されていることから、バンプ電極ＢＭＰ１は、梁ＢＭを構成するニッケル膜ＮＦおよび金膜ＡＦと接続される。そして、ニッケル膜ＮＦは銅膜ＣＦと接続され、かつ、銅膜ＣＦは層間絶縁膜ＩＬ１上に形成されている端子ＴＥと接続されていることから、バンプ電極ＢＭＰ１は、接続部ＣＮＴを介して端子ＴＥと接続される。さらに、端子ＴＥは、層間絶縁膜ＩＬ１に形成された多層配線および多層配線の下層に形成された半導体素子と接続されている。したがって、半導体基板２Ｓに形成されているバンプ電極ＢＭＰ１と、半導体基板１Ｓに形成されている接続部ＣＮＴとを接続することにより、半導体基板２Ｓに形成されている半導体素子と、半導体基板１Ｓに形成されている半導体素子とを電気的に接続することができる。ここで、バンプ電極ＢＭＰ１には接続部ＣＮＴを構成する梁ＢＭが接続されているが、梁ＢＭの表面には金膜ＡＦが形成されているので、バンプ電極ＢＭＰ１と接続部ＣＮＴとの接触抵抗を小さくすることができる。
以上のように、本実施の形態１の第１特徴点は、図３に示すように、半導体基板１Ｓに形成した接続部ＣＮＴに、半導体基板２Ｓに形成したバンプ電極ＢＭＰ２を挿入することにより、接続部ＣＮＴとバンプ電極ＢＭＰ１とを接続することにある。詳細には、接続部ＣＮＴを、銅膜ＣＦに形成された空洞部ＣＡと、空洞部ＣＡ上に形成されたニッケル膜ＮＦおよび金膜ＡＦからなる梁ＢＭと、梁ＢＭの間に形成された開口部ＯＰから構成することにより、バンプ電極ＢＭＰ１を開口部ＯＰから空洞部ＣＡ内に挿入し、バンプ電極ＢＭＰ１を挿入することにより変形した梁ＢＭの復元力でバンプ電極ＢＭＰ１を固定することができる。この結果、本実施の形態１によれば、バンプ電極ＢＭＰ１と接続部ＣＮＴとを半田を使用せずに接続することができる。つまり、本実施の形態１では、空洞部ＣＡにバンプ電極ＢＭＰ１を挿入し、かつ、空洞部ＣＡに突き出るように配置された梁ＢＭの変形による復元力でバンプ電極ＢＭＰ１を固定するように構成している。このため、本実施の形態１では、半田を使用せずに、バンプ電極ＢＭＰ１を接続部ＣＮＴへ機械的に固定することができる。このことは、バンプ電極ＢＭＰ１と接続部ＣＮＴの接続に半田を使用しないので、接続部ＣＮＴおよびバンプ電極ＢＭＰ１の高密度化や狭ピッチ化が行なわれても、隣接する接続部ＣＮＴ間や隣接するバンプ電極ＢＭＰ１間でのショート不良を抑制できることを意味している。言い換えれば、本実施の形態１では、バンプ電極ＢＭＰ１と接続部ＣＮＴとの接続に溶融した半田を使用しないために、半田ブリッジによるショート不良を抑制することができ、半導体装置の信頼性を向上することができるのである。
図２および図３では、例えば、めっき法で形成された変形しにくいバンプ電極ＢＭＰ１を接続部ＣＮＴに挿入して接続する例を説明したが、次に、変形しやすいバンプ電極ＢＭＰ２を接続部ＣＮＴに挿入して接続する例について説明する。
図４は、接続部ＣＮＴを形成した半導体基板１Ｓ（下層の半導体チップ）と、バンプ電極ＢＭＰ２を形成した半導体基板２Ｓ（上層の半導体チップ）とを相対させた図である。図４において、半導体基板１Ｓに形成された接続部ＣＮＴの構成は図１で説明したものと同様である。一方、半導体基板２Ｓに形成されたバンプ電極ＢＭＰ２は、図２で説明したバンプ電極ＢＭＰ１とは形成方法が異なっている。つまり、図４におけるバンプ電極ＢＭＰ２は、例えば、スタッドバンプ電極のように変形しやすいバンプ電極から構成されている。スタッドバンプ電極とは、金線を溶融させてキャピラリと呼ばれる型に押し付けることにより成形したバンプ電極であり、一度溶融させているため、変形しやすいという特性を有している。
上述したバンプ電極ＢＭＰ２を形成した半導体基板２Ｓと、接続部ＣＮＴを形成した半導体基板１Ｓとを接続する。具体的に、図４に示すように、半導体基板１Ｓに形成されている接続部ＣＮＴと、半導体基板２Ｓに形成されているバンプ電極ＢＭＰ２との位置合わせを実施する。その後、上層の半導体基板２Ｓに荷重を加えることにより、下層の半導体基板１Ｓに形成されている接続部ＣＮＴに、上層の半導体基板２Ｓに形成されているバンプ電極ＢＭＰ２を押し付ける。これにより、図５に示すように、上層のバンプ電極ＢＭＰ２と下層の接続部ＣＮＴが接続される。具体的に、図５は、バンプ電極ＢＭＰ２と接続部ＣＮＴとの接続状態を示す図である。図５において、接続部ＣＮＴにバンプ電極ＢＭＰ２を押し付けることにより、接続部ＣＮＴを構成する梁ＢＭが曲がる（たわむ）。そして、さらに、バンプ電極ＢＭＰ２を接続部ＣＮＴに押し付けると、バンプ電極ＢＭＰ２の先端部が空洞部ＣＡの底面に到達する。このとき、押し曲げられた梁ＢＭには復元力が働き、空洞部ＣＡの底面にまで挿入されたバンプ電極ＢＭＰ２を左右から挟む。このため、空洞部ＣＡに挿入されたバンプ電極ＢＭＰ２は、左右から梁ＢＭの復元力により固定される。さらに、この状態で、バンプ電極ＢＭＰ２に荷重を加えると、バンプ電極ＢＭＰ２が塑性変形し、バンプ電極ＢＭＰ２の先端部が横方向に広がる。この結果、梁ＢＭの復元力に加えて、梁ＢＭとバンプ電極ＢＭＰ２がかしめられるので、バンプ電極ＢＭＰ２と接続部ＣＮＴの接合力が向上する。このようにして、バンプ電極ＢＭＰ２を接続部ＣＮＴに接続することができる。
続いて、半球状で比較的柔らかいバンプ電極ＢＭＰ３を接続部ＣＮＴに挿入して接続する例について説明する。図６は、接続部ＣＮＴを形成した半導体基板１Ｓ（下層の半導体チップ）と、バンプ電極ＢＭＰ３を形成した半導体基板２Ｓ（上層の半導体チップ）とを相対させた図である。図６において、半導体基板１Ｓに形成された接続部ＣＮＴの構成は図１で説明したものと同様である。一方、半導体基板２Ｓに形成されたバンプ電極ＢＭＰ３は、図２で説明したバンプ電極ＢＭＰ１や図４で説明したバンプ電極ＢＭＰ２とは材質が異なり、例えば、半田から構成されている。この半田から構成されているバンプ電極ＢＭＰ３は、半球状で比較的柔らかな構造をしている。
上述したバンプ電極ＢＭＰ３を形成した半導体基板２Ｓと、接続部ＣＮＴを形成した半導体基板１Ｓとを接続する。具体的に、図６に示すように、半導体基板１Ｓに形成されている接続部ＣＮＴと、半導体基板２Ｓに形成されているバンプ電極ＢＭＰ３との位置合わせを実施する。その後、上層の半導体基板２Ｓに荷重を加えることにより、下層の半導体基板１Ｓに形成されている接続部ＣＮＴに、上層の半導体基板２Ｓに形成されているバンプ電極ＢＭＰ３を押し付ける。これにより、図７に示すように、上層のバンプ電極ＢＭＰ３と下層の接続部ＣＮＴが接続される。具体的に、図７は、バンプ電極ＢＭＰ３と接続部ＣＮＴとの接続状態を示す図である。図７において、接続部ＣＮＴにバンプ電極ＢＭＰ３を押し付けると、接続部ＣＮＴを構成する梁ＢＭが曲がり始めるとともに、柔らかいバンプ電極ＢＭＰ３も梁ＢＭのたわみに沿って変形する。そして、さらに、バンプ電極ＢＭＰ３を接続部ＣＮＴに押し付けると、バンプ電極ＢＭＰ３の先端部が空洞部ＣＡの底面に到達する。このとき、押し曲げられた梁ＢＭには復元力が働き、空洞部ＣＡの底面にまで挿入されたバンプ電極ＢＭＰ３を左右から挟む。このため、空洞部ＣＡに挿入されたバンプ電極ＢＭＰ３は、左右から梁ＢＭの復元力により固定される。このようにして、バンプ電極ＢＭＰ３を接続部ＣＮＴに接続することができる。
以上のことから、本実施の形態１における接続部ＣＮＴは、様々な材質や形状のバンプ電極ＢＭＰ１〜ＢＭＰ３と接続することができることがわかる。すなわち、本実施の形態１による接続部ＣＮＴは、バンプ電極ＢＭＰ１〜ＢＭＰ３の種類を問わず、半導体基板１Ｓ（下層の半導体チップ）と半導体基板２Ｓ（上層の半導体チップ）とを接続することができる。
次に、本実施の形態１における接続部ＣＮＴと端子ＴＥとの位置関係について説明する。例えば、図１〜図７では、接続部ＣＮＴの位置と端子ＴＥの位置とは、平面的に離れた位置に形成されている。この場合、接続部ＣＮＴと端子ＴＥとの電気的な接続は、接続部ＣＮＴを構成する銅膜ＣＦによって行なわれる。すなわち、接続部ＣＮＴにバンプ電極ＢＭＰ１〜ＢＭＰ３が接続されると、バンプ電極ＢＭＰ１〜ＢＭＰ３は梁ＢＭと接触する。この梁ＢＭは、ニッケル膜ＮＦと金膜ＡＦとの積層膜から形成され、銅膜ＣＦと電気的に接続される。さらに、銅膜ＣＦは端子ＴＥと接続されている。したがって、バンプ電極ＢＭＰ１〜ＢＭＰ３は、接続部ＣＮＴを介して銅膜ＣＦにより端子ＴＥと接続される。このとき、バンプ電極ＢＭＰ１〜ＢＭＰ３が梁ＢＭと接触すれば、必然的に、梁ＢＭと接続されている銅膜ＣＦを介して端子ＴＥと接続することができるので、バンプ電極ＢＭＰ１〜ＢＭＰ３と端子ＴＥとを安定して接続することができる。
これに対し、例えば、図８では、接続部ＣＮＴの位置と端子ＴＥの位置とが平面的に重なるように配置されている。言い換えれば、接続部ＣＮＴを構成する空洞部ＣＡの底部に端子ＴＥが形成されている。この場合、空洞部ＣＡの底部に形成されている端子ＴＥと、バンプ電極ＢＭＰとを直接接続することができる。したがって、接続部ＣＮＴの周辺部に端子ＴＥを配置する必要がなくなるため、接続部ＣＮＴと端子ＴＥとを含む接続構造を形成するスペースを小さくすることができる。この結果、図８に示す接続構造によれば、半導体装置の小型化を推進できる利点がある。
本実施の形態１における第１特徴点は、図９に示すように、接続部ＣＮＴを、銅膜ＣＦに形成された空洞部ＣＡと、空洞部ＣＡ上に形成されたニッケル膜ＮＦおよび金膜ＡＦからなる梁ＢＭと、梁ＢＭの間に形成された開口部ＯＰから構成することにより、バンプ電極ＢＭＰを開口部ＯＰから空洞部ＣＡ内に挿入し、バンプ電極ＢＭＰを挿入することにより変形した梁ＢＭの復元力でバンプ電極ＢＭＰを固定する点にある。この第１特徴点により、バンプ電極ＢＭＰを接続部ＣＮＴに接続することができるが、バンプ電極ＢＭＰと接続部ＣＮＴの接続を良好にする観点からは、以下に示す関係を満たしていることが望ましい。この関係について図９を参照しながら説明する。
まず、図９は、接続部ＣＮＴを構成する主要な構成要素の寸法と、バンプ電極ＢＭＰの先端部の寸法を示す図である。図９において、開口部ＯＰの径をａとしている。すなわち、開口部ＯＰの径を言い換えると、複数の梁ＢＭの先端部間の距離をａとしている。そして、バンプ電極ＢＭＰの先端部の径をｂとしている。このとき、条件ａ＜ｂが成立していることが望ましい。なぜなら、開口部ＯＰの径（ａ）がバンプ電極ＢＭＰの先端部の径（ｂ）よりも小さければ、バンプ電極ＢＭＰを開口部ＯＰに挿入した場合、梁ＢＭにバンプ電極ＢＭＰが接触し、バンプ電極ＢＭＰを挿入するにしたがって梁ＢＭが変形し、変形した梁ＢＭによる復元力で挿入されたバンプ電極ＢＭＰを固定することができるからである。
また、梁ＢＭの長さをｃとしており、空洞部ＣＡの深さをｄとしている。空洞部ＣＡの深さは、言い換えれば、銅膜ＣＦの厚さということもできる。このとき、条件ｃ＜ｄが成立していることが望ましい。なぜなら、梁ＢＭの長さ（ｃ）が空洞部ＣＡの深さ（ｄ）よりも小さければ、バンプ電極ＢＭＰが空洞部ＣＡ内に挿入されたとき、梁ＢＭが空洞部ＣＡの底部に接触してバンプ電極ＢＭＰの空洞部ＣＡへの挿入が妨げられることや、梁ＢＭが空洞部ＣＡの底部に接触して折れ曲がって折れてしまうことを抑制できるからである。これらの条件（ａ＜ｂ、ｃ＜ｄ）を満たすことにより、バンプ電極ＢＭＰと接続部ＣＮＴの接続を良好にすることができる。
上述した記載では、本実施の形態１における接続部ＣＮＴの特徴（第１特徴点）を断面構造の観点から説明したが、次に、本実施の形態１における接続部ＣＮＴのさらなる特徴を平面構造の観点から説明する。
図１０は、本実施の形態１における接続部ＣＮＴの平面構造を示す図である。図１０において、半導体基板１Ｓ上に接続部ＣＮＴが形成されている。この接続部ＣＮＴは、半導体基板１Ｓ上に形成された導体膜ＣＯＮ（ニッケル膜ＮＦ＋金膜ＡＦ）を有し、この導体膜ＣＯＮには、導体膜ＣＯＮを貫通する開口部ＯＰが形成されている。この開口部ＯＰの下層には、開口部ＯＰと一体化された空洞部ＣＡが形成されている。この空洞部ＣＡは、開口部ＯＰを平面的に内包し、かつ、空洞部ＣＡの大きさが開口部ＯＰの大きさよりも大きくなるように形成されている。そして、開口部ＯＰ上には導体膜ＣＯＮからなる複数の梁ＢＭが形成されており、この複数の梁ＢＭは開口部ＯＰに突き出すように形成されている。このように構成されている接続部ＣＮＴにおいて、図１０のＡ−Ａ線で切断した断面が、例えば、図１などに該当する。
本実施の形態１の第２特徴点は、平面的に開口部ＯＰが空洞部ＣＡに内包され、かつ、開口部ＯＰと空洞部ＣＡが一体化され、かつ、導体膜ＣＯＮのうち空洞部ＣＡに突き出た部分が梁ＢＭとなる接続部ＣＮＴにおいて、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有している点にある。すなわち、本実施の形態１における開口部ＯＰは、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている。特に、開口部ＯＰの平面上の面積は、梁ＢＭの平面上の面積よりも大きくなっている。これにより、開口部ＯＰの下層に形成される空洞部ＣＡを容易に作ることができるのである。
具体的に、本実施の形態１では、開口部ＯＰから露出する下地膜（銅膜）をウェットエッチングすることにより空洞部ＣＡを形成している。このとき、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有しており、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されていると、開口部ＯＰから露出する下地膜の表面積が大きくなる。この場合、エッチング液の循環もよくなり、エッチング速度が速くなる利点がある。さらに、開口部ＯＰの下層に空洞部ＣＡを形成するためのエッチング面積も少なくすることができる。つまり、空洞部ＣＡは、梁ＢＭの下層に空洞を形成するためのものであるが、隣接する梁ＢＭの間において、開口部ＯＰの形状が梁ＢＭの根元から先端部に至るまで大きく開口されていると、開口部ＯＰから露出する下地膜の表面積が大きくなるため、大きな露出領域の各領域からエッチングが進行する。このため、梁ＢＭの下層に形成される空洞部ＣＡをより少ないエッチング量で形成することができるのである。このように本実施の形態１によれば、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有し、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしていることから（第２特徴点）、空洞部ＣＡを形成するエッチング量を低減することができるとともに、エッチング速度を速くすることができる。このことは、空洞部ＣＡを形成するための処理時間が短くなることを意味し、これにより、コストの削減を図ることができることを意味している。特に、開口部ＯＰの平面上の面積が、梁ＢＭの平面上の面積よりも大きくなっていると上述した効果は大きくなる。
ここで、例えば、図１１に示すような接続部ＣＮＴ２の構造を考える。この接続部ＣＮＴ２は、中央部に円形の開口部ＯＰＴが形成されており、この開口部ＯＰＴの外側に梁ＢＭ２が形成されている。このとき、梁ＢＭ２は、開口部ＯＰＴから放射状に形成されたスリットＳＬによって分割されて梁ＢＭ２となっている。このような接続部ＣＮＴ２において、開口部ＯＰＴの下層に空洞部を形成することを考える。この場合、開口部ＯＰＴから露出する下地膜をウェットエッチングすることにより、梁ＢＭの下層に空洞部ＣＡを形成する。
しかし、接続部ＣＮＴ２の構成では、本実施の形態１の接続部ＣＮＴと異なり、開口部ＯＰＴの輪郭形状が、空洞部に突き出ている梁ＢＭ２の根元から先端部に至る形状を縁取る形状をしておらず、隣接する梁ＢＭ２の間において、梁ＢＭ２の根元から先端部に至るまで大きく開口されていない。つまり、接続部ＣＮＴ２では、隣接する梁ＢＭ２の間には線状のスリットＳＬが形成されているだけである。このため、エッチング液は、開口部ＯＰＴからしか内部に浸入しないことなり、空洞部を形成するエッチングは図１１に示すように、開口部ＯＰＴから同心円状に進むことになる。この場合、開口部ＯＰＴから露出する露出領域が小さいことからエッチング液の循環が悪くなるとともに、露出領域の表面積が小さいことから、同時にエッチングされる領域も狭くなる。さらに、エッチングが同心円状に進むことから、梁ＢＭ２の下層全体に空洞部を形成するエッチング量も大きくなる。このことは、空洞部を形成するための処理時間が長くなることを意味し、これにより、コストの上昇を招くことになる。
これに対し、本実施の形態１では、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有し、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしていることから（第２特徴点）、空洞部ＣＡを形成するエッチング量を低減することができるとともに、エッチング速度を速くすることができる利点を有するのである。
さらに、本実施の形態１では、上述した第２特徴点により別の効果も奏する。例えば、接続部ＣＮＴにバンプ電極を挿入して複数の半導体チップを積層した構造では、複数の半導体チップ間にアンダーフィルと呼ばれる樹脂を注入することが行なわれる。このアンダーフィルは、半導体装置に熱負荷が加わった場合に、材質間の熱膨張率の相違による剥がれを抑制して接着効果を高める機能を有している。このとき、本実施の形態１の接続部ＣＮＴのように、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしていると、この接続部ＣＮＴにバンプ電極ＢＭＰを挿入した後も、各梁ＢＭの根元に隙間が生じている。したがって、アンダーフィルを半導体チップ間に注入すると、梁ＢＭの根元に生じている隙間を介してアンダーフィルが接続部ＣＮＴの内部にまで充填される。このため、接続部ＣＮＴとこの接続部ＣＮＴに挿入されているバンプ電極ＢＭＰとの接続強度が隙間をアンダーフィルで充填することにより向上するのである。すなわち、本実施の形態１によれば、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有し、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をするように構成することにより、エッチング処理時間の短縮だけでなく、接続部ＣＮＴとバンプ電極ＢＭＰ間の接続強度の向上も図ることができるのである。
次に、本実施の形態１における第３特徴点について説明する。本実施の形態１における第３特徴点は、梁ＢＭの構造に対する工夫にある。具体的に、図１０に示すように、梁ＢＭの幅は、梁ＢＭの先端部から梁ＢＭの根元に向って大きくなっている点に特徴がある。つまり、梁ＢＭを、いわゆる平等強さの梁から構成する。これにより、梁ＢＭを介して接続部ＣＮＴにバンプ電極ＢＭＰを挿入したとき、梁ＢＭにかかる応力を均一にすることができ、梁ＢＭの応力に対する耐性を向上させることができる。
例えば、梁ＢＭの幅を先端部から根元まで同じ大きさにすると、梁ＢＭにかかる応力が根元に集中する。すると、梁ＢＭが根元から折れてしまうおそれがある。そこで、梁ＢＭの幅を先端部から根元に向って大きくするように梁ＢＭを構成することにより、梁ＢＭの根元の応力に対する耐性を向上することができる。つまり、梁ＢＭの幅を先端部から根元に向って大きくするように構成することにより、梁ＢＭの全体にかかる応力を均一にすることができる。この結果、梁ＢＭの根元に過大な応力が印加されることを抑制することができ、梁ＢＭの曲げ応力に対する耐性を向上することができる。したがって、本実施の形態１によれば、梁ＢＭの構成をいわゆる平等強さの梁構造とする第３特徴点により、梁ＢＭの強度を確保することができ、接続部ＣＮＴの信頼性を向上することができる。
さらに、本実施の形態１では、梁ＢＭの先端部や根元の形状に丸みをもたせている。これにより、梁ＢＭに荷重が加わった場合、先端部や根元に荷重が集中することを抑制できる。なお、図１０では、接続部ＣＮＴに４つの梁ＢＭを形成している例を示しているが、これに限らず、５本や６本のように４本よりも多くてもよいし、３本や２本のように４本よりも少なくてもよい。さらには、１本の梁ＢＭだけを形成する場合であってもよい。
本実施の形態１における接続部ＣＮＴは上記のように構成されており、以下に、この接続部ＣＮＴとバンプ電極ＢＭＰによって、複数の半導体チップを電気的に接続しながら、３次元的に積層する接続例について説明する。
図１２は、半導体基板（下層の半導体チップ）１Ｓと半導体基板（上層の半導体チップ）２Ｓとを積層する様子を示す図である。図１２において、下層の半導体基板１Ｓに複数の接続部ＣＮＴが形成され、上層の半導体基板２Ｓに複数のバンプ電極が形成されている。半導体基板１Ｓは矩形形状（四角形状）をしており、半導体基板１Ｓの周辺部（辺）に沿って、複数の接続部ＣＮＴが配列している。例えば、半導体基板１Ｓに形成されている複数の接続部ＣＮＴは、ペリフェラル配置で配置されているが、接続部ＣＮＴの配置は、ペリフェラル配置に限定されない。一方、半導体基板２Ｓも矩形形状（四角形状）をしており、半導体基板２Ｓの周辺部（辺）に沿って複数のバンプ電極ＢＭＰが形成されている。このバンプ電極ＢＭＰは、接続部ＣＮＴに対応するように配置されている。
図１３は、半導体基板１Ｓに形成した接続部ＣＮＴと、半導体基板２Ｓに形成したバンプ電極ＢＭＰとを接続した様子を示す断面図である。図１３に示すように、半導体基板１Ｓに形成された接続部ＣＮＴのそれぞれに、半導体基板２Ｓに形成されたバンプ電極ＢＭＰのそれぞれは挿入されている。これにより、半導体基板１Ｓと半導体基板２Ｓとを電気的に接続しながら、３次元的に積層することができる。つまり、本実施の形態１では、図１３に示すように、空洞部ＣＡにバンプ電極ＢＭＰを挿入し、かつ、空洞部ＣＡに突き出るように配置された梁ＢＭの変形による復元力でバンプ電極ＢＭＰを固定するように構成している。このため、本実施の形態１では、半田を使用せずに、バンプ電極ＢＭＰを接続部ＣＮＴへ機械的に固定することができる。したがって、バンプ電極ＢＭＰと接続部ＣＮＴの接続に半田を使用しないので、接続部ＣＮＴおよびバンプ電極ＢＭＰの高密度化や狭ピッチ化が行なわれても、隣接する接続部ＣＮＴ間や隣接するバンプ電極ＢＭＰ間でのショート不良を抑制できる。言い換えれば、本実施の形態１では、バンプ電極ＢＭＰと接続部ＣＮＴとの接続に溶融した半田を使用しないために、半田ブリッジによるショート不良を抑制することができ、半導体装置の信頼性を向上することができる。
このとき、本実施の形態１では、図１０に示すように、梁ＢＭの構成をいわゆる平等強さの梁構造とすることにより（第３特徴点）、梁ＢＭの強度を確保することができ、接続部ＣＮＴの信頼性を向上することができる。
さらに、半導体基板１Ｓと半導体基板２Ｓの間にはアンダーフィルＵＦが注入されている。本実施の形態１では、図１０に示すように、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有し、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしていることから（第２特徴点）、接続部ＣＮＴにバンプ電極ＢＭＰを挿入した後も、各梁ＢＭの根元に隙間が生じている。したがって、アンダーフィルＵＦを半導体基板１Ｓと半導体基板２Ｓとの間に注入すると、梁ＢＭの根元に生じている隙間を介してアンダーフィルＵＦが接続部ＣＮＴの内部にまで充填される。このため、接続部ＣＮＴとこの接続部ＣＮＴに挿入されているバンプ電極ＢＭＰとの接続強度が向上している。
なお、図１２および図１３では、半導体基板（半導体チップ）１Ｓと、半導体基板（半導体チップ）２Ｓを３次元的に積層する例について説明したが、本実施の形態１における接続部ＣＮＴとバンプ電極ＢＭＰによる接続は、半導体基板（半導体チップ）と配線基板との接続にも応用することができる。例えば、配線基板に接続部を形成し、半導体基板にバンプ電極を形成する。そして、半導体基板に形成されたバンプ電極を配線基板に形成された接続部に挿入することにより、配線基板と半導体基板とを接続することができる（フリップチップ接続）。
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。以下に示す半導体装置の製造方法では、本実施の形態１の特徴である接続部ＣＮＴを形成する工程について説明する。
まず、図１４に示すように、半導体基板１Ｓの上面（主面、素子形成面）に通常の技術を使用することにより、ＭＩＳＦＥＴなどの半導体素子（図示せず）を形成する。そして、半導体素子を形成した半導体素子上に層間絶縁膜ＩＬを形成する。その後、層間絶縁膜ＩＬの層間に多層配線（図示せず）を形成し、層間絶縁膜ＩＬの最上層に端子ＴＥを形成する。このとき、層間絶縁膜ＩＬの最上層に形成されている端子ＴＥは、層間絶縁膜ＩＬの内部に形成されている多層配線を介して、半導体基板１Ｓに形成されている半導体素子と電気的に接続されている。
次に、図１５に示すように、端子ＴＥを形成した層間絶縁膜ＩＬ上に銅膜ＣＦを形成する。銅膜ＣＦは、例えば、スパッタリング法を使用することにより形成することができる。この銅膜ＣＦには、後述する工程でウェットエッチングすることにより梁の下層に空洞部を形成して接続部ＣＮＴを形成するため、梁の可動範囲は充分に得られるように銅膜ＣＦの膜厚が設定される。例えば、銅膜ＣＦの膜厚は、約１０μｍである。銅膜ＣＦの形成方法は、スパッタリング法のほか、スパッタリング法で０．３μｍ〜１μｍの銅膜ＣＦを形成した後、電解めっき法で１０μｍの厚さの銅膜ＣＦを形成することもできる。
続いて、図１６に示すように、銅膜ＣＦ上にニッケル膜ＮＦを形成する。ニッケル膜ＮＦは、例えば、スパッタリング法を使用することにより形成することができる。このニッケル膜ＮＦは、後述する梁を構成する部材であり、ニッケル膜ＮＦの厚さによって梁の剛性、つまり、梁のばね定数が決定される。梁はバンプ電極を挿入した際、梁の復元力によって充分な接合力を得る必要があり、この梁の復元力は、ニッケル膜ＮＦの膜厚によって決定される。したがって、ニッケル膜ＮＦの膜厚は、例えば、５μｍである。
その後、図１７に示すように、ニッケル膜ＮＦ上に金膜ＡＦを形成する。金膜ＡＦは、例えば、スパッタリング法を使用することにより形成することができる。金膜ＡＦは、梁とバンプ電極との接触抵抗を低抵抗とするために設けられる膜であるため、金膜ＡＦの膜厚は薄くてよい。例えば、金膜ＡＦの膜厚は、約０．２μｍとする。
次に、図１８に示すように、金膜ＡＦ上にレジスト膜ＦＲ１を塗布した後、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１に開口部ＯＰを形成する。そして、図１９に示すように、開口部ＯＰから露出する金膜ＡＦを除去する。金膜ＡＦを除去するには、例えば、ミリング法を使用することもできるし、その他、ドライエッチング法やＡｕエッチング溶液を使用したウェットエッチングを使用することもできる。
続いて、図２０に示すように、開口部ＯＰから露出するニッケル膜ＮＦを除去する。ニッケル膜ＮＦの除去は、例えば、ミリング法を使用することにより実施できる。なお、レジスト膜ＦＲ１に形成された開口部ＯＰから露出する金膜ＡＦとニッケル膜ＮＦを除去する工程は、一括して行なうことができる。
次に、図２１に示すように、銅のエッチャントによるウェットエッチングを実施することにより、開口部ＯＰから露出する銅膜ＣＦを除去する。銅膜ＣＦをウェットエッチングすることにより、銅膜ＣＦに空洞部ＣＡが形成される。ウェットエッチングは、等方性エッチングであるため、開口部ＯＰの直下にある銅膜ＣＦだけでなく、横方向に回り込むようにエッチングが進行し、空洞部ＣＡが形成される。
このとき、開口部ＯＰの輪郭形状が図１０に示すような形状となっており、開口部ＯＰから露出する下地膜（銅膜ＣＦ）の表面積が大きくなる。この場合、エッチング液の循環もよくなり、エッチング速度が速くなる利点がある。さらに、大きな露出領域の各領域からエッチングが進行する。このため、空洞部ＣＡをより少ないエッチング量で形成することができる。このように本実施の形態１によれば、開口部ＯＰの輪郭形状が、図１０に示す形状をしていることから（第２特徴点）、空洞部ＣＡを形成するエッチング量を低減することができるとともに、エッチング速度を速くすることができる。
空洞部ＣＡは開口部ＯＰを内包し、かつ、空洞部ＣＡの大きさが開口部ＯＰの大きさよりも大きくなる。このことから、空洞部ＣＡの上部にニッケル膜ＮＦおよび金膜ＡＦよりなる梁ＢＭが形成される。
その後、図２２に示すように、アセトン洗浄や酸素を使用したアッシングにより、レジスト膜ＦＲ１を除去する。このようにして、半導体基板１Ｓに梁構造を有する接続部ＣＮＴを形成することができる。
本実施の形態１による説明の最後に先行技術文献との差異について説明する。まず、先行技術文献１（特開平１０−１６３２６７号公報）との差異について説明する。先行技術文献１には、基材のパッド上に第１メッキ層と第２メッキ層からなる導電部を形成し、導電部を構成する第２メッキ層の先端部が突出して突出部となっている構造が記載されている。そして、この導電部にバンプ電極を強制的に挿入し、導電部の突出部をバンプ電極のエッジに係止させることにより導電部とバンプ電極とを接続するとしている。
ここで、本実施の形態１における第１特徴点は、例えば、図３に示すように、空洞部ＣＡにバンプ電極ＢＭＰ１を挿入し、かつ、空洞部ＣＡに突き出るように配置された梁ＢＭの変形による復元力でバンプ電極ＢＭＰ１を固定するように構成する点にある。つまり、本実施の形態１では、梁ＢＭの復元力によってバンプ電極ＢＭＰ１を固定する構造であるのに対し、先行技術文献１に記載された技術は、導電部の突出部にバンプ電極のエッジを係止させることにより固定する点で相違する。そして、この固定方法の相違から、本実施の形態１では、接合するバンプの形状にあまり制限なく適用可能であるのに対し、先行技術文献１では、接合するバンプの形状が２段形状となってエッジが突出した形状である必要がある。さらに、本実施の形態１では、接続部の断面構造だけでなく平面構造にも特徴がある。具体的に本実施の形態１の第２特徴点は、図１０に示すように、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有し、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしている点にある。そして、特に、開口部ＯＰの平面上の面積は、梁ＢＭの平面上の面積よりも大きくなっている。また、本実施の形態１の第３特徴点は、図１０に示すように、梁ＢＭの幅を、梁ＢＭの先端部から梁ＢＭの根元に向って大きくする点にある。このような本実施の形態１の平面構造における特徴点（第２特徴点や第３特徴点）について、先行技術文献１には記載も示唆もされていない。したがって、先行技術文献１から本実施の形態１における技術的思想を想到するのは当業者といえども困難である。
続いて、先行技術文献２（特開２００４−１２３５７号公報）において、スパイラル状接触子は、絶縁基板上に球状接続端子との接触の際に、球状接続端子の形状に対応して変形可能となっており、半導体デバイスとの電気的な接続を行うように構成されている。このとき、スパイラル状接触子の渦巻き部、幅が一定で、先端から根元に近づくに従って厚みが厚くなるとしている。
ここで、本実施の形態１における第１特徴点は、例えば、図３に示すように、空洞部ＣＡにバンプ電極ＢＭＰ１を挿入し、かつ、空洞部ＣＡに突き出るように配置された梁ＢＭの変形による復元力でバンプ電極ＢＭＰ１を固定するように構成する点にある。したがって、本実施の形態１では、梁ＢＭの復元力によってバンプ電極ＢＭＰ１を固定する構造であるのに対し、先行技術文献２に記載された技術は、スパイラル状接触子の変形により固定する点で相違する。さらに、先行技術文献２には、本実施の形態１の平面構造における特徴点（第２特徴点）について、記載も示唆もされていない。したがって、先行技術文献２から本実施の形態１における技術的思想を想到するのは当業者といえども困難である。
次に、先行技術文献３（特開２００４−３５４１７９号公報）には、スリットが形成されたコンタクト部が記載されている。これにより、半田ボールの接続時に、この接続に伴いコンタクト部が変位する。このため、半田ボールとコンタクト部との接触面積を増大させることができ、コンタクト部と半田ボールとを確実に電気的に接続することができるとしている。
しかし、先行技術文献３に記載されたスリットを有するコンタクト部は、本実施の形態１の接続部ＣＮＴと異なり、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状をしておらず、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されていない。つまり、先行技術文献３のコンタクト部では、スリットが形成されているだけである。これに対し、本実施の形態１では、開口部ＯＰの輪郭形状が、空洞部ＣＡに突き出ている梁ＢＭの根元から先端部に至る形状を縁取る形状を有し、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしていることから（第２特徴点）、空洞部ＣＡを形成するエッチング量を低減することができるとともに、エッチング速度を速くすることができる利点を有するのである。特に、開口部ＯＰの平面上の面積は、梁ＢＭの平面上の面積よりも大きくなっていることにより顕著な効果が得られるのである。さらに、本実施の形態１の接続部ＣＮＴのように、隣接する梁ＢＭの間において、梁ＢＭの根元から先端部に至るまで大きく開口されている形状をしていると、この接続部ＣＮＴにバンプ電極ＢＭＰを挿入した後も、各梁ＢＭの根元に隙間が生じている。したがって、アンダーフィルを半導体チップ間に注入すると、梁ＢＭの根元に生じている隙間を介してアンダーフィルが接続部ＣＮＴの内部にまで充填される。このため、接続部ＣＮＴとこの接続部ＣＮＴに挿入されているバンプ電極ＢＭＰとの接続強度が向上する。
このような本実施の形態１の平面構造における特徴点（第２特徴点）について、先行技術文献３には記載も示唆もされていない。したがって、先行技術文献３から本実施の形態１における技術的思想を想到するのは当業者といえども困難である。以上のことから、本実施の形態１の平面構造における第２特徴点については、先行技術文献１〜３のいずれにも記載も示唆もされていないことから、先行技術文献１〜３を組み合わせても、本実施の形態１における技術的思想を想到することは困難である。
（実施の形態２）
本実施の形態２では、半導体チップを貫通する貫通電極と本発明による接続部をともに形成する例について説明する。例えば、携帯電話機などのモバイル機器に搭載されるマイコンチップに貫通電極と本発明の接続部を形成する例について説明する。
図２３は、本実施の形態２における半導体基板（半導体チップ）１Ｓに形成された接続部ＣＮＴと貫通電極ＴＲＥを示す図である。図２３に示すように、半導体基板１Ｓに形成されている接続部ＣＮＴと貫通電極ＴＲＥは、例えば、並ぶように配置されている。
図２４は、図２３の貫通電極ＴＲＥと接続部ＣＮＴを含む一断面で切断した断面図である。図２４において、半導体基板１Ｓの下面（主面、素子形成面）には、ＭＩＳＦＥＴなどの半導体素子（図示せず）が形成されており、この半導体素子を形成した半導体基板１Ｓ上に層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬの内部には多層配線が形成されている。
以下に、貫通電極ＴＲＥの構成について説明する。まず、層間絶縁膜ＩＬ上にはパッドＰＤが形成されており、このパッドＰＤ上にバンプ電極ＢＭＰが形成されている。半導体基板１Ｓの裏面（上面）から層間絶縁膜の内部まで達するように孔Ｈ１が形成されており、孔Ｈ１の底面の層間絶縁膜ＩＬには、孔Ｈ１よりも小径の孔Ｈ２がパッドＰＤに達するまで形成されている。孔Ｈ１と孔Ｈ２の内壁（側面および底面）と半導体基板１Ｓの裏面の一部には、順次、銅膜ＣＦ、ニッケル膜ＮＦ、金膜ＡＦが形成されている。これにより、銅膜ＣＦ，ニッケル膜ＮＦおよび金膜ＡＦはパッドＰＤと電気的に接続されている。
次に、接続部ＣＮＴの構成について説明する。接続部ＣＮＴは、半導体基板１Ｓの裏面に形成された金膜ＡＦおよびニッケル膜ＮＦを貫通するように形成された開口部ＯＰを有している。そして、この開口部ＯＰから露出する銅膜ＣＦが除去されて、銅膜ＣＦに空洞部ＣＡが形成されている。このとき、銅膜ＣＦに形成されている空洞部ＣＡの大きさは、ニッケル膜ＮＦおよび金膜ＡＦに形成されている開口部ＯＰの大きさよりも大きくなっている。したがって、空洞部ＣＡ上には、ニッケル膜ＮＦおよび金膜ＡＦからなる梁ＢＭが突き出た構造となっている。つまり、本実施の形態２における接続部ＣＮＴは、銅膜ＣＦ、ニッケル膜ＮＦおよび金膜ＡＦを構成要素とし、銅膜ＣＦに空洞部ＣＡが形成され、かつ、ニッケル膜ＮＦおよび金膜ＡＦに開口部ＯＰが形成された構造をしている。そして、空洞部ＣＡが開口部ＯＰを内包し、かつ、空洞部ＣＡの大きさが開口部ＯＰの大きさよりも大きくなっているので、空洞部ＣＡの上部にニッケル膜ＮＦおよび金膜ＡＦよりなる梁ＢＭが形成されていることになる。このように構成された接続部ＣＮＴと貫通電極ＴＲＥは電気的に接続されている。
本実施の形態２における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。まず、図２５に示すように、半導体基板１Ｓの下面（主面、素子形成面）に通常の技術を使用することにより、ＭＩＳＦＥＴなどの半導体素子（図示せず）を形成する。そして、半導体素子を形成した半導体素子上に層間絶縁膜ＩＬを形成する。その後、層間絶縁膜ＩＬの層間に多層配線（図示せず）を形成し、層間絶縁膜ＩＬの最上層にパッドＰＤを形成する。このとき、層間絶縁膜ＩＬの最上層に形成されているパッドＰＤは、層間絶縁膜ＩＬの内部に形成されている多層配線を介して、半導体基板１Ｓに形成されている半導体素子と電気的に接続されている。
この半導体基板（半導体ウェハ）１Ｓに貫通電極を形成するため、例えば、１０μｍ〜５０μｍ程度まで半導体基板１Ｓを薄型化し、貫通電極の形成難易度を低減する。ただし、半導体基板１Ｓの薄型化によって、半導体基板１Ｓの強度低下および半導体基板１Ｓの反りによる歩留まり低下が生じるおそれがある。
そこで、本実施の形態２では、図２６に示すように、半導体基板１Ｓの下面（主面、素子形成面）に接着材ＢＡを塗布し、この接着材ＢＡにより、例えば、ガラスや石英やシリコンからなる支持基板ＳＢを貼り合せる。このように支持基板ＳＢを半導体基板１Ｓに貼り付けることで、薄型化後の半導体基板１Ｓの強度低下および反りを抑制することができる。また、接着材ＢＡは、半導体基板１Ｓに形成された半導体素子を保護する機能を有する。
次に、図２７に示すように、半導体基板１Ｓの裏面（上面）に対してバックグラインド処理を実施することにより、半導体基板１Ｓの厚さを薄くする。半導体基板１Ｓの裏面をバックグラインドする方法としては、研削や研磨する方法がある。なお、バックグラインドした後の平坦性が半導体基板１Ｓの裏面に形成する接続部の精度に影響するため、半導体基板１Ｓの裏面をバックグラインドした後、ドライポリッシュやエッチング、あるいは、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を実施することが望ましい。
続いて、図２８に示すように、半導体基板１Ｓの裏面（上面）上にレジスト膜ＦＲ２を塗布する。そして、塗布したレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲに開口部ＯＰ２を形成する。レジスト膜ＦＲ２を塗布する方法としては、例えば、スピナー塗布法がある。なお、開口部ＯＰの形成位置は、赤外分光法により半導体基板１Ｓの素子形成面に形成されているデバイスパターンを確認して行なう方法や、両面マスクアライナを用いて行なう方法がある。
次に、図２９に示すように、開口部ＯＰ２を形成したレジスト膜ＦＲ２をマスクにしたエッチングにより孔Ｈ１を形成する。具体的には、ＩＣＰ−ＲＩＥ（Inductively coupled plasma Reactive ion etching）を使用することにより異方性エッチングを行ない、孔Ｈ１を形成する。ここで、例えば、プロセスガスとしてＳＦ６とＣ４Ｈ８を使用している。通常、シリコンのドライエッチングでは、酸化シリコン膜をマスクとしてシリコンをエッチングする。このため、ＳＦ６とＣ４Ｈ８によるエッチングでは、酸化シリコン膜を主成分とする層間絶縁膜ＩＬでエッチングがストップする。このときの孔Ｈ１の深さは、シリコンよりなる半導体基板１Ｓの膜厚によって決定される。
その後、プロセスガスをＳＦ６とＣ４Ｈ８からＣ３Ｈ８、Ａｒ、ＣＨＦ４の混合ガスに代えて、層間絶縁膜ＩＬの加工（エッチング）を進める。この際、新たなマスクの形成は行なわない。この結果、レジスト膜ＦＲ２と半導体基板１Ｓをマスクとして孔Ｈ１の底部の層間絶縁膜ＩＬの薄膜化が進む。このとき、層間絶縁膜ＩＬをエッチングし続けることにより、パッドＰＤに達する孔Ｈ１を形成してもよいが、パッドＰＤに接する層間絶縁膜ＩＬがなくなりパッドＰＤの強度が低下する。そこで、本実施の形態２では、層間絶縁膜ＩＬの表面下部からパッドＰＤに達するまでの範囲で半導体基板１Ｓに形成した孔Ｈ１よりも小径の孔を形成する方法を採用する。
次に、孔Ｈ１を形成した後、図３０に示すように、有機溶剤や酸素アッシングによってレジスト膜ＦＲ２を除去する。そして、図３１に示すように、孔Ｈ１の内部を含む半導体基板１Ｓの裏面の全面に絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、例えば、酸化シリコン膜、窒化シリコン膜、ポリイミド樹脂膜などからなり、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。絶縁膜ＩＦ１は、孔Ｈ１の内部において、孔Ｈ１の内壁および底面に沿ってこれらの面を覆うように形成される。
続いて、図３２に示すように、孔Ｈ１の内部を含む半導体基板１Ｓの裏面にレジスト膜ＦＲ３を塗布する。レジスト膜ＦＲ３は、例えば、スピナーによる塗布やスプレーによる塗布などによって形成される。スピナーで塗布する場合は、孔Ｈ１を埋め込むため、５μｍ〜３０μｍの膜厚で塗布できるレジスト膜ＦＲ３を使用することが望ましい。さらに、レジスト膜ＦＲ３の中に気泡が残存していると、フォトリソグラフィ工程での露光が難しくなりパターン不良が発生する。このため、真空脱泡により気泡を除去することが望ましい。スプレーで塗布する場合は、スピナーで塗布する場合と異なり、孔Ｈ１に沿ってレジスト膜ＦＲ３を塗布する。このため、孔Ｈ１内部で偏ったレジスト形状となりやすい。その後、孔Ｈ１の内面に塗布したレジスト膜ＦＲ３のパターニングを行ない、孔Ｈ１の底面に開口部ＯＰ３を形成する。このとき、孔Ｈ１の内壁を保護するレジスト膜ＦＲ３がパターニングされないように、開口部ＯＰ３の開口径を小さく形成する。
その後、図３３に示すように、開口部ＯＰ３から露出する絶縁膜ＩＦ１と層間絶縁膜ＩＬの残りをすべてエッチングすることにより、孔Ｈ２を形成する。これにより、孔Ｈ２の底部にパッドＰＤが露出する。絶縁膜ＩＦ１および層間絶縁膜ＩＬのエッチングには、例えば、ＣＨＦ３やＣ４Ｈ８を主成分とする混合ガスを使用する。そして、図３４に示すように、有機溶剤や酸素アッシングにより、パターニングされたレジスト膜ＦＲ３を除去する。
次に、図３５に示すように、孔Ｈ１および孔Ｈ２内を含む半導体基板１Ｓの裏面上に銅膜ＣＦを形成する。銅膜ＣＦは、例えば、スパッタリング法を使用することにより形成することができる。この銅膜ＣＦには、後述する工程でウェットエッチングすることにより梁の下層に空洞部を形成して接続部ＣＮＴを形成するため、梁の可動範囲は充分に得られるように銅膜ＣＦの膜厚が設定される。例えば、銅膜ＣＦの膜厚は、約１０μｍである。銅膜ＣＦの形成方法は、スパッタリング法のほか、スパッタリング法で０．３μｍ〜１μｍの銅膜ＣＦを形成した後、電解めっき法で１０μｍの厚さの銅膜ＣＦを形成することもできる。
続いて、図３６に示すように、銅膜ＣＦ上にニッケル膜ＮＦを形成する。ニッケル膜ＮＦは、例えば、スパッタリング法を使用することにより形成することができる。このニッケル膜ＮＦは、後述する梁を構成する部材であり、ニッケル膜ＮＦの厚さによって梁の剛性、つまり、梁のばね定数が決定される。梁はバンプ電極を挿入した際、梁の復元力によって充分な接合力を得る必要があり、この梁の復元力は、ニッケル膜ＮＦの膜厚によって決定される。したがって、ニッケル膜ＮＦの膜厚は、例えば、５μｍである。
その後、図３７に示すように、ニッケル膜ＮＦ上に金膜ＡＦを形成する。金膜ＡＦは、例えば、スパッタリング法を使用することにより形成することができる。金膜ＡＦは、梁とバンプ電極との接触抵抗を低抵抗とするために設けられる膜であるため、金膜ＡＦの膜厚は薄くてよい。例えば、金膜ＡＦの膜厚は、約０．２μｍとする。
次に、図３８に示すように、金膜ＡＦ上にレジスト膜ＦＲ４を塗布する。レジスト膜ＦＲ４は、例えば、スピナーによる塗布やスプレーによる塗布によって、半導体基板１Ｓの裏面を覆うように形成することができる。このレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４に電極パターンおよび開口部ＯＰを形成する。そして、図３９に示すように、開口部ＯＰから露出する金膜ＡＦを除去する。金膜ＡＦを除去するには、例えば、ミリング法を使用することもできるし、その他、ドライエッチング法やＡｕエッチング溶液を使用したウェットエッチングを使用することもできる。Ａｕエッチング溶液としては、ヨウ素とヨウ化アンモニウムの混合液が考えられる。
続いて、図４０に示すように、開口部ＯＰから露出するニッケル膜ＮＦを除去する。ニッケル膜ＮＦの除去は、例えば、ミリング法を使用することにより実施できる。なお、レジスト膜ＦＲ４に形成された開口部ＯＰから露出する金膜ＡＦとニッケル膜ＮＦを除去する工程は、一括して行なうことができる。
次に、図４１に示すように、銅のエッチャントによるウェットエッチングを実施することにより、開口部ＯＰから露出する銅膜ＣＦを除去する。銅膜ＣＦをウェットエッチングすることにより、銅膜ＣＦに空洞部ＣＡが形成される。ウェットエッチングは、等方性エッチングであるため、開口部ＯＰの直下にある銅膜ＣＦだけでなく、横方向に回り込むようにエッチングが進行し、空洞部ＣＡが形成される。
このとき、開口部ＯＰの輪郭形状が図２３に示すような形状となっており、開口部ＯＰから露出する下地膜（銅膜ＣＦ）の表面積が大きくなる。この場合、エッチング液の循環もよくなり、エッチング速度が速くなる利点がある。さらに、大きな露出領域の各領域からエッチングが進行する。このため、空洞部ＣＡをより少ないエッチング量で形成することができる。このように本実施の形態１によれば、開口部ＯＰの輪郭形状が、図２３に示す形状をしていることから（第２特徴点）、空洞部ＣＡを形成するエッチング量を低減することができるとともに、エッチング速度を速くすることができる。
空洞部ＣＡは開口部ＯＰを内包し、かつ、空洞部ＣＡの大きさが開口部ＯＰの大きさよりも大きくなる。このことから、空洞部ＣＡの上部にニッケル膜ＮＦおよび金膜ＡＦよりなる梁ＢＭが形成される。
その後、図４２に示すように、アセトン洗浄や酸素を使用したアッシングにより、レジスト膜ＦＲ４を除去する。これにより、半導体基板１Ｓｎｉ貫通電極ＴＲＥと接続部ＣＮＴを形成することができる。
次に、図４３に示すように、半導体基板１Ｓから支持基板ＳＢを引き剥がす。例えば、熱可塑性の接着材ＢＡであれば、半導体基板１Ｓと支持基板ＳＢを加熱することにより、半導体基板１Ｓから支持基板ＳＢを引き剥がす。
続いて、半導体基板１Ｓをブレードダイシングによって半導体チップへ個片化する。半導体チップへの個片化は、支持基板ＳＢに半導体基板１Ｓｗｏ貼り付けた状態でも実施できるが、支持基板ＳＢごと切断してしまう。ハンドリングは難しくなるが、支持基板ＳＢを半導体基板１Ｓから剥がしてダイシングすることにより、支持基板ＳＢの再利用が可能となる。
最後に、図４４に示すように、半導体基板１Ｓの主面（素子形成面、下面）に形成されているパッド上にバンプ電極ＢＭＰを形成する。バンプ電極ＢＭＰを形成する方法としては、例えば、スタッドバンプ法がある。その他の形成方法としては、ソルダペーストバンプ法、めっき法、あるいは、蒸着法などがある。以上のようにして、貫通電極ＴＲＥと接続部ＣＮＴを形成した半導体装置を製造することができる。
次に、貫通電極ＴＲＥと接続部ＣＮＴを形成した複数の半導体チップを電気的に接続しながら、３次元的に積層する接続例について説明する。
図４５は、例えば、マイコンチップから構成される半導体チップＣＨＰ１と、ＳＤＲＡＭを形成した半導体チップＣＨＰ２とを積層する前の様子を示す図である。図４５において、配線基板ＷＢ上に半導体チップＣＨＰ１が搭載され、この半導体チップＣＨＰ１上に再配線を行なうインターポーザＩＰを介して半導体チップＣＨＰ２が搭載される。半導体チップＣＨＰ１は矩形形状（四角形状）をしており、半導体チップＣＨＰ１の周辺部（辺）に沿って貫通電極と接続部ＣＮＴ（ＣＨＰ１）が形成されている。同様に、インターポーザＩＰも矩形形状（四角形状）をしており、インターポーザＩＰの周辺部（辺）に沿って貫通電極（バンプ電極ＢＭＰ（ＩＰ））と接続部ＣＮＴ（ＩＰ）が形成されている。そして、半導体チップＣＨＰ２も矩形形状（四角形状）をしており、半導体チップＣＨＰ２の周辺部（辺）に沿って貫通電極（バンプ電極ＢＭＰ（ＣＨＰ２））と接続部が形成されている。例えば、半導体チップＣＨＰ１、インターポーザＩＰおよび半導体チップＣＨＰ２に形成されている複数の貫通電極（バンプ電極ＢＭＰ（ＩＰ）、バンプ電極ＢＭＰ（ＣＨＰ２））と接続部ＣＮＴ（ＣＨＰ１）や接続部ＣＮＴ（ＩＰ）は、ペリフェラル配置で配置されているが、これらの配置はペリフェラル配置に限定されない。このように構成された半導体チップＣＨＰ１、インターポーザＩＰおよび半導体チップＣＨＰ２は、例えば、半導体チップＣＨＰ１に形成された接続部ＣＮＴ（ＣＨＰ１）へインターポーザＩＰに形成されたバンプ電極ＢＭＰ（ＩＰ）を挿入し、かつ、インターポーザＩＰに形成された接続部ＣＮＴ（ＩＰ）へ半導体チップＣＨＰ２に形成されたバンプ電極ＢＭＰ（ＣＨＰ２）を挿入することで、半導体チップＣＨＰ１、インターポーザＩＰおよび半導体チップＣＨＰ２を電気的に接続しながら、３次元的に積層することができる。
図４６は、配線基板ＷＢ上に半導体チップＣＨＰ１を搭載し、半導体チップＣＨＰ１上にインターポーザＩＰを介して半導体チップＣＨＰ２を搭載した積層構造を示す断面図である。図４６に示すように、配線基板ＷＢに形成された端子ＴＥに、半導体チップＣＨＰ１のバンプ電極ＢＭＰ（ＣＨＰ１）が接続されている。そして、半導体チップＣＨＰ１に形成された接続部ＣＮＴ（ＣＨＰ１）に、インターポーザＩＰに形成されたバンプ電極ＢＭＰ（ＩＰ）が挿入されている。さらに、インターポーザＩＰに形成された接続部ＣＮＴ（ＩＰ）に半導体チップＣＨＰ２のバンプ電極ＢＭＰ（ＣＨＰ２）が挿入されている。これにより、配線基板ＷＢ，半導体チップＣＨＰ１、インターポーザＩＰおよび半導体チップＣＨＰ２を電気的に接続しながら、３次元的に積層することができる。
本実施の形態２では、接続部にバンプ電極を挿入し、かつ、接続部を構成する空洞部に突き出るように配置された梁の変形による復元力でバンプ電極を固定するように構成している。このため、本実施の形態２では、半田を使用せずに、バンプ電極を接続部へ機械的に固定することができる。したがって、バンプ電極と接続部の接続に半田を使用しないので、接続部およびバンプ電極の高密度化や狭ピッチ化が行なわれても、隣接する接続部間や隣接するバンプ電極間でのショート不良を抑制できる。言い換えれば、本実施の形態２では、バンプ電極と接続部との接続に溶融した半田を使用しないために、半田ブリッジによるショート不良を抑制することができ、半導体装置の信頼性を向上することができる。
このとき、本実施の形態２では、梁の構成をいわゆる平等強さの梁構造とすることにより（第３特徴点）、梁の強度を確保することができ、接続部の信頼性を向上することができる。
さらに、配線基板ＷＢと半導体チップＣＨＰ１の間、半導体チップＣＨＰ１とインターポーザＩＰの間、および、インターポーザＩＰと半導体チップＣＨＰ２の間には、アンダーフィルＵＦが注入されている。本実施の形態２では、接続部を構成する開口部の輪郭形状が、空洞部に突き出ている梁の根元から先端部に至る形状を縁取る形状を有し、隣接する梁の間において、梁の根元から先端部に至るまで大きく開口されている形状をしていることから（第２特徴点）、接続部にバンプ電極を挿入した後も、各梁の根元に隙間が生じている。したがって、アンダーフィルＵＦを注入すると、梁の根元に生じている隙間を介してアンダーフィルＵＦが接続部の内部にまで充填される。このため、接続部とこの接続部に挿入されているバンプ電極との接続強度を向上することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１Ｓ 半導体基板
２Ｓ 半導体基板
ＡＦ 金膜
ＢＭ 梁
ＢＭ２ 梁
ＢＭＰ バンプ電極
ＢＭＰ１ バンプ電極
ＢＭＰ２ バンプ電極
ＢＭＰ３ バンプ電極
ＢＭＰ（ＩＰ） バンプ電極
ＢＭＰ（ＣＨＰ１） バンプ電極
ＢＭＰ（ＣＨＰ２） バンプ電極
ＣＡ 空洞部
ＣＦ 銅膜
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＮＴ 接続部
ＣＮＴ２ 接続部
ＣＮＴ（ＣＨＰ１） 接続部
ＣＮＴ（ＩＰ） 接続部
ＣＯＮ 導体膜
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
ＦＲ４ レジスト膜
Ｈ１ 孔
Ｈ２ 孔
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＰ インターポーザ
ＮＦ ニッケル膜
ＯＰ 開口部
ＯＰＴ 開口部
ＯＰ２ 開口部
ＯＰ３ 開口部
ＰＤ パッド
ＳＬ スリット
ＴＥ 端子
ＴＲＥ 貫通電極
ＵＦ アンダーフィル
ＷＢ 配線基板

Claims (27)

  1. （ａ）第１基板と、
    （ｂ）前記第１基板上に形成され、かつ、パターニングされた第１導体膜と、
    （ｃ）前記第１導体膜に形成された空洞部と、
    （ｄ）前記第１導体膜上に形成され、かつ、一部が前記空洞部に突き出るようにパターニングされた第２導体膜と、
    （ｅ）前記第２導体膜に形成された開口部とを備え、
    平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁として機能する半導体装置であって、
    前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記開口部は、前記空洞部を形成する際のエッチング孔として機能することを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記梁の幅は、前記梁の先端部から前記梁の根元に向って大きくなっていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、
    パターニングされた前記第１導体膜と、一部が前記空洞部に突き出るようにパターニングされた前記第２導体膜とは、配線を構成していることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置であって、
    前記第１導体膜は、銅膜から形成され、前記第２導体膜は、ニッケル膜から形成されていることを特徴とする半導体装置。
  6. 請求項４記載の半導体装置であって、
    前記第２導体膜上に第３導体膜が形成されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記第３導体膜は、金膜から形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置であって、
    前記第１基板は、半導体チップと接続する配線基板であることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置であって、
    前記第１基板は、半導体基板であることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置であって、
    さらに、バンプ電極が形成された第２基板を有し、
    前記第２基板に形成されている前記バンプ電極を、前記第１基板に形成されている前記梁を介して、前記第１基板に形成されている前記空洞部に挿入することにより、前記梁の復元力で前記梁と前記バンプ電極とを接続して、前記第１基板と前記第２基板を電気的に接続し、かつ、前記第１基板と前記第２基板とを積層することを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記空洞部には、アンダーフィルが充填されていることを特徴とする半導体装置。
  12. 請求項１０記載の半導体装置であって、
    前記空洞部に突き出ている前記梁は複数存在し、
    １つの前記梁の先端部と他の１つの前記梁の先端部との間の距離をａ、
    前記バンプ電極の先端部の径をｂ、
    前記空洞部に突き出ている前記梁の長さをｃ、
    前記空洞部の深さをｄとする場合、
    条件ａ＜ｂ、かつ、条件ｃ＜ｄを満たすことを特徴とする半導体装置。
  13. （ａ）第１半導体基板と、
    （ｂ）前記第１半導体基板の裏面から前記裏面とは反対側の素子形成面に達する孔と、
    （ｃ）前記孔内を含む前記第１半導体基板の前記裏面に形成され、かつ、パターニングされた第１導体膜と、
    （ｄ）前記第１半導体基板の前記裏面に形成されている前記第１導体膜に形成された空洞部と、
    （ｅ）前記第１導体膜上に形成され、かつ、一部が前記空洞部に突き出るようにパターニングされた第２導体膜と、
    （ｆ）前記第２導体膜に形成された開口部とを備え、
    平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁として機能する半導体装置であって、
    前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置であって、
    前記開口部は、前記空洞部を形成する際のエッチング孔として機能することを特徴とする半導体装置。
  15. 請求項１３記載の半導体装置であって、
    前記梁の幅は、前記梁の先端部から前記梁の根元に向かって大きくなっていることを特徴とする半導体装置。
  16. 請求項１３記載の半導体装置であって、
    さらに、バンプ電極が形成された第２半導体基板を有し、
    前記第２半導体基板に形成されている前記バンプ電極を、前記第１半導体基板に形成されている前記梁を介して、前記第１半導体基板に形成されている前記空洞部に挿入することにより、前記梁の復元力で前記梁と前記バンプ電極とを接続して、前記第１半導体基板と前記第２半導体基板を電気的に接続し、かつ、前記第１半導体基板と前記第２半導体基板とを積層することを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置であって、
    前記空洞部には、アンダーフィルが充填されていることを特徴とする半導体装置。
  18. （ａ）第１基板の第１面上に第１導体膜を形成する工程と、
    （ｂ）前記第１導体膜上に第２導体膜を形成する工程と、
    （ｃ）前記第２導体膜を貫通する開口部を形成する工程と、
    （ｄ）前記開口部をエッチング孔として前記第１導体膜をウェットエッチングすることにより、前記第１導体膜に空洞部を形成する工程とを備え、
    平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁となる半導体装置の製造方法であって、
    前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法であって、
    前記（ｂ）工程後、前記（ｃ）工程前に、
    （ｅ）前記第２導体膜上に第３導体膜を形成する工程と、
    （ｆ）前記第３導体膜に前記開口部を形成する工程とを有し、
    前記（ｃ）工程は、前記第３導体膜に形成された前記開口部から露出する前記第２導体膜を除去することにより、前記第２導体膜を貫通する前記開口部を形成することを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法であって、
    前記（ａ）工程で形成される前記第１導体膜を銅膜から形成し、
    前記（ｂ）工程で形成される前記第２導体膜をニッケル膜から形成し、
    前記（ｅ）工程で形成される前記第３導体膜を金膜から形成することを特徴とする半導体装置の製造方法。
  21. 請求項１８記載の半導体装置の製造方法であって、さらに、
    （ｇ）バンプ電極を形成した第２基板を用意する工程と、
    （ｈ）前記（ｄ）工程後、前記第２基板に形成されている前記バンプ電極を、前記第１基板に形成されている前記梁を介して、前記第１基板に形成されている前記空洞部に挿入することにより、前記梁の復元力で前記梁と前記バンプ電極とを接続して、前記第１基板と前記第２基板を電気的に接続し、かつ、前記第１基板と前記第２基板とを積層する工程とを有することを特徴とする半導体装置の製造方法。
  22. 請求項２１記載の半導体装置の製造方法であって、
    さらに、前記（ｈ）工程後、
    （ｉ）前記空洞部にアンダーフィルを充填する工程を有することを特徴とする半導体装置の製造方法。
  23. （ａ）第１半導体基板の裏面から前記裏面とは反対側の素子形成面に形成された電極に達する孔を形成する工程と、
    （ｂ）前記孔内を含む前記第１半導体基板の前記裏面上に第１導体膜を形成する工程と、
    （ｃ）前記第１導体膜上に第２導体膜を形成する工程と、
    （ｄ）前記第２導体膜をパターニングすることにより、前記第１半導体基板の前記裏面に形成されている前記第２導体膜に開口部を形成する工程と、
    （ｅ）前記開口部をエッチング孔として前記第１導体膜をウェットエッチングすることにより、前記第１導体膜に空洞部を形成する工程とを備え、
    平面的に前記開口部が前記空洞部に内包され、かつ、前記開口部と前記空洞部が一体化され、かつ、前記第２導体膜のうち前記空洞部に突き出た部分が梁となる半導体装置の製造方法であって、
    前記開口部の輪郭形状は、前記空洞部に突き出ている前記梁の根元から先端部に至る形状を縁取る形状を有し、前記開口部の平面上の面積は、前記梁の平面上の面積よりも大きいことを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法であって、
    前記（ｃ）工程後、前記（ｄ）工程前に、
    （ｆ）前記第２導体膜上に第３導体膜を形成する工程と、
    （ｇ）前記第３導体膜に前記開口部を形成する工程とを有し、
    前記（ｄ）工程は、前記第３導体膜に形成された前記開口部から露出する前記第２導体膜を除去することにより、前記第２導体膜を貫通する前記開口部を形成することを特徴とする半導体装置の製造方法。
  25. 請求項２４記載の半導体装置の製造方法であって、
    前記（ｂ）工程で形成される前記第１導体膜を銅膜から形成し、
    前記（ｃ）工程で形成される前記第２導体膜をニッケル膜から形成し、
    前記（ｆ）工程で形成される前記第３導体膜を金膜から形成することを特徴とする半導体装置の製造方法。
  26. 請求項２３記載の半導体装置の製造方法であって、さらに、
    （ｈ）バンプ電極を形成した第２半導体基板を用意する工程と、
    （ｉ）前記（ｅ）工程後、前記第２半導体基板に形成されている前記バンプ電極を、前記第１半導体基板に形成されている前記梁を介して、前記第１半導体基板に形成されている前記空洞部に挿入することにより、前記梁の復元力で前記梁と前記バンプ電極とを接続して、前記第１半導体基板と前記第２半導体基板を電気的に接続し、かつ、前記第１半導体基板と前記第２半導体基板とを積層する工程とを有することを特徴とする半導体装置の製造方法。
  27. 請求項２６記載の半導体装置の製造方法であって、
    さらに、前記（ｉ）工程後、
    （ｊ）前記空洞部にアンダーフィルを充填する工程を有することを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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