JP2010283895A - Picture signal processing unit, image display unit, and picture signal processing method - Google Patents
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Description
本発明は、動き補償を用いて映像信号のフレームレート変換を行う映像信号処理装置および映像信号処理方法、ならびにそのような映像信号処理装置を備えた画像表示装置に関する。 The present invention relates to a video signal processing device and a video signal processing method for performing frame rate conversion of a video signal using motion compensation, and an image display device including such a video signal processing device.
テレビジョン受信機やDVD(Digital Versatile Disk)プレーヤー等における画質向上のための映像信号処理の一つに、動き補償を用いたフレームレート変換が存在する。 Frame rate conversion using motion compensation exists as one of video signal processing for improving image quality in a television receiver, a DVD (Digital Versatile Disk) player, and the like.
このフレームレート変換の原理について、テレビジョン放送用のカメラで撮影された映像信号(以下、カメラ信号と呼ぶ)を例に挙げて、図11〜図13を用いて説明する。 The principle of this frame rate conversion will be described with reference to FIGS. 11 to 13 by taking a video signal (hereinafter referred to as a camera signal) taken by a television broadcasting camera as an example.
図11(A)は、NTSC(National Television System Committee)方式のカメラ信号のオリジナルのフレームA,B,C,Dを示している。このカメラ信号のフレームレートを、60Hz(ノーマル速)から120Hz(2倍速)に変換する場合、図11(B)に示したようになる。すなわち、隣り合うオリジナルフレーム(フレームAおよびフレームBや、フレームBおよびフレームCや、フレームCおよびフレームD)の間に、1/120secのタイミングで1つずつ補間フレームが追加されるようになっている。 FIG. 11A shows original frames A, B, C, and D of NTSC (National Television System Committee) system camera signals. When the frame rate of this camera signal is converted from 60 Hz (normal speed) to 120 Hz (double speed), it is as shown in FIG. That is, interpolation frames are added one by one at a timing of 1/120 sec between adjacent original frames (frame A and frame B, frame B and frame C, frame C and frame D). Yes.
また、このカメラ信号のフレームレートを、60Hz(ノーマル速)から240Hz(4倍速)に変換する場合、図12(A),図12(B)に示すようになる。すなわち、隣り合うオリジナルフレーム(フレームAおよびフレームBや、フレームBおよびフレームCや、フレームCおよびフレームD)の間に、1/240secのタイミングで3つずつ補間フレームが追加されるようになっている。 Further, when the frame rate of the camera signal is converted from 60 Hz (normal speed) to 240 Hz (four times speed), the result is as shown in FIGS. 12 (A) and 12 (B). In other words, three interpolated frames are added every 1/240 sec between adjacent original frames (frame A and frame B, frame B and frame C, frame C and frame D). Yes.
ここで、各補間フレームは、前後のオリジナルフレームの映像を補間することによって作成される。この補間は、各補間フレームでの映像の補間位置のパラメータと、前後のオリジナルフレーム間の動きベクトルとに基づいて行われる。具体的には、これらに基づいて補間フレームの画素値を計算するために用いる前後のオリジナルフレームの画素のアドレスを計算した後、それらのアドレスの画素値を、補間位置に応じて重み付けするという方法で行われるようになっている。 Here, each interpolation frame is created by interpolating the images of the original frames before and after. This interpolation is performed based on the parameter of the interpolation position of the video in each interpolation frame and the motion vector between the previous and subsequent original frames. Specifically, after calculating the addresses of the pixels of the original frame before and after used for calculating the pixel value of the interpolation frame based on these, the pixel values of those addresses are weighted according to the interpolation position It is to be done in.
こうしたフレームレート変換には、例えば図13(A)〜図13(C)に示したように、カメラ信号における動きぼけを解消する効果や、フィルム信号におけるジャダー(映像の動きのがくつき)を削減する効果がある。具体的には、まず、図13(A)に示した従来の映像(1秒間に60コマ;ノーマル速)では、最初の映像Aと次の映像Bとの差が大きいため、残像として目に残ってしまう。これに対し、図13(B)に示した2倍速の映像(1秒間に120コマ)では、映像A,B間(中間位置;補間位置=「0.5」)に1つの補間映像A2が挿入されて映像が2倍となるため、ノーマル速の映像と比べて残像感が低減される。さらに、図13(C)に示した4倍速の映像(1秒間に240コマ)では、映像A,B間(補間位置=「0.25」,「0.5」,「0.75」)に3つの補間映像A1〜A3が挿入され、映像が4倍となる。これにより、2倍速の映像と比べてさらに残像感が低減され、残像感がほとんど目に残らないようになっている。 In such frame rate conversion, for example, as shown in FIGS. 13A to 13C, the effect of eliminating the motion blur in the camera signal and the judder (sticking of motion of the image) in the film signal are reduced. There is an effect to. Specifically, first, in the conventional video (60 frames per second; normal speed) shown in FIG. 13 (A), the difference between the first video A and the next video B is large. It will remain. On the other hand, in the double-speed video (120 frames per second) shown in FIG. 13B, one interpolated video A2 exists between video A and B (intermediate position; interpolation position = “0.5”). Since the inserted video is doubled, the afterimage feeling is reduced compared to a normal-speed video. Further, in the quadruple-speed video (240 frames per second) shown in FIG. 13C, between video A and B (interpolation position = “0.25”, “0.5”, “0.75”) Three interpolated images A1 to A3 are inserted into the image, and the image is quadrupled. As a result, the afterimage feeling is further reduced as compared with the double-speed video, and the afterimage feeling hardly remains in the eyes.
なお、このようなフレームレート変換に関する技術としては、例えば特許文献1において提案されたものが挙げられる。
In addition, as a technique regarding such frame rate conversion, for example, the technique proposed in
ところで、図12,図13に示したような4倍速のフレームレート変換を行う際に、1つの半導体チップ(LSI;Large Scale Integration)によって、ノーマル速(60Hz)の入力映像信号に対して、4倍速のフレームレート変換を直接行う場合、そのような半導体チップの製造コストが高くなってしまうことが考えられる。したがって、製造コストを抑えつつ、入力映像信号に対する4倍速のフレームレート変換を実現することが望まれる。 By the way, when performing 4 × frame rate conversion as shown in FIG. 12 and FIG. 13, a single semiconductor chip (LSI; Large Scale Integration) is used to input 4 video signals at normal speed (60 Hz). When the double frame rate conversion is directly performed, the manufacturing cost of such a semiconductor chip may be increased. Therefore, it is desirable to realize quadruple frame rate conversion for input video signals while suppressing manufacturing costs.
また、図11〜図13に示したような2倍速や4倍速による表示映像と、ノーマル速の表示映像との間の表示画質の差(例えば、残像感の低減効果の差)を消費者に対して効果的に実感させて製品販売を促進させることを目的として、店頭などにおいて、いわゆるデモモードによる映像表示が行われる場合がある。 Further, a difference in display image quality (for example, a difference in the afterimage feeling reduction effect) between the display image at 2 × speed or 4 × speed as shown in FIGS. On the other hand, there is a case where video display in a so-called demo mode is performed at a storefront or the like for the purpose of effectively realizing and promoting product sales.
具体的には、例えば2倍速のTVセットにおける、2倍速による表示映像とノーマル速の表示映像との表示画質の差を実感させるためのデモモードは、例えば図14(A)に示したようにして行われる。すなわち、まず、表示パネル(表示画面)170を、消費者から見て左側の画面(左画面)170Lと、消費者から見て右側の画面(右画面)170Rとに分割する。そして、左画面170Lを2倍速による表示映像とすると共に右画面170Rをノーマル速による表示映像として、動きテロップや水平のカメラパーンなどによって、動きボケに対する効果の差(残像感の低減効果の差)を消費者に実感させるようになっている。この場合、右画面170Rでは、部分的に動き補償機能をオフとすることにより、部分的なノーマル速による表示映像を実現している。
Specifically, for example, in a double-speed TV set, a demonstration mode for realizing the difference in display image quality between a display image at 2 × speed and a display image at normal speed is, for example, as shown in FIG. Done. That is, first, the display panel (display screen) 170 is divided into a left screen (left screen) 170L viewed from the consumer and a right screen (right screen) 170R viewed from the consumer. Then, using the
一方、図14(B)は、例えば4倍速のTVセットにおけるデモモードの一例を表したものである。このデモモードでは、左画面170Lを4倍速による表示映像とすると共に右画面170Rをノーマル速による表示映像として、動きテロップや水平のカメラパーンなどによって、動きボケに対する4倍速の効果(残像感の低減効果)を消費者に実感させるようになっている。この場合も、右画面170Rでは、部分的に動き補償機能をオフとすることにより、部分的なノーマル速による表示映像を実現している。
On the other hand, FIG. 14B shows an example of a demo mode in a 4 × speed TV set, for example. In this demonstration mode, the
ところが、この図14(B)に示したデモモードでは、消費者は、4倍速による表示映像とノーマル速による表示映像との間の表示画質の差を確認することはできるものの、2倍速による表示映像と4倍速による表示映像と間の表示画質の差分を確認することはできない。したがって、このようなデモモードでは、従来から販売されている2倍速のTVセットに対する4倍速のTVセットの優位性を、消費者に十分にアピールすることができないことになる。 However, in the demo mode shown in FIG. 14B, the consumer can confirm the difference in display image quality between the display image at the 4 × speed and the display image at the normal speed, but the display at the 2 × speed. The difference in display image quality between the video and the display video at 4 × speed cannot be confirmed. Therefore, in such a demo mode, the superiority of a quadruple-speed TV set over a conventional double-speed TV set cannot be sufficiently appealed to consumers.
本発明はかかる問題点に鑑みてなされたもので、その目的は、2倍速による表示映像と4倍速による表示映像との間の表示画質の差を効果的に実感させることが可能な出力映像信号を生成する映像信号処理装置、画像表示装置および映像信号処理方法を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide an output video signal that can effectively realize a difference in display image quality between a display image at 2 × speed and a display image at 4 × speed. Video signal processing apparatus, image display apparatus, and video signal processing method.
本発明の映像信号処理装置は、オリジナルフレームからなる入力映像信号の、互いに隣り合う2つのオリジナルフレームの間に、動き補償を用いた補間処理により2つのオリジナルフレームから生成した第1ないし第3の補間フレームを追加挿入することによって、入力映像信号に対して4倍速のフレームレート変換を行い、オリジナルフレームと第1ないし第3の補間フレームとからなる出力映像信号を出力する4倍速変換部と、出力映像信号に基づく表示映像における水平方向の画素位置をカウントする水平カウンタと、上記表示映像における垂直方向の画素位置をカウントする垂直カウンタと、これら水平カウンタおよび垂直カウンタの値に応じて、オリジナルフレームに対応する補間位置パラメータと、第1ないし第3の補間フレームに対応する補間位置パラメータとからなる4つの補間位置パラメータのうちの1つを選択すると共に、随時切り替えて上記4倍速変換部へ出力するパラメータ切替部とを備えたものである。 The video signal processing apparatus according to the present invention includes first to third signals generated from two original frames by interpolation processing using motion compensation between two adjacent original frames of an input video signal composed of original frames. A quadruple-speed converter that performs quadruple-speed frame rate conversion on the input video signal by additionally inserting an interpolation frame, and outputs an output video signal composed of the original frame and the first to third interpolation frames; A horizontal counter for counting horizontal pixel positions in the display video based on the output video signal, a vertical counter for counting vertical pixel positions in the display video, and an original frame according to the values of the horizontal counter and the vertical counter And interpolation position parameters corresponding to the first to third interpolation frames With selecting one of the four interpolation position parameters consisting of the corresponding interpolation position parameters, in which a parameter switching unit for outputting to the quadruple rate conversion section switches from time to time.
本発明の画像表示装置は、上記映像信号処理装置と、上記4倍速変換部から出力される出力映像信号に基づいて映像表示を行う表示部とを備えたものである。 The image display device of the present invention includes the video signal processing device and a display unit that displays video based on an output video signal output from the quadruple speed conversion unit.
本発明の映像信号処理方法は、オリジナルフレームからなる入力映像信号の、互いに隣り合う2つのオリジナルフレームの間に、動き補償を用いた補間処理により2つのオリジナルフレームから生成した第1ないし第3の補間フレームを追加挿入することによって、入力映像信号に対して4倍速のフレームレート変換を行い、オリジナルフレームと第1ないし第3の補間フレームとからなる出力映像信号を出力し、この出力映像信号に基づく表示映像における水平方向の画素位置をカウントする水平カウンタの値と、上記表示映像における垂直方向の画素位置をカウントする垂直カウンタの値とに応じて、オリジナルフレームに対応する補間位置パラメータと、第1ないし第3の補間フレームに対応する補間位置パラメータとからなる4つの補間位置パラメータのうちの1つを選択すると共に随時切り替えて出力し、選択出力した補間位置パラメータを、上記4倍速のフレームレート変換の際に用いるようにしたものである。 According to the video signal processing method of the present invention, the first to third generated from two original frames by interpolation processing using motion compensation between two adjacent original frames of the input video signal composed of the original frames. By additionally inserting an interpolation frame, the input video signal is subjected to frame rate conversion at a quadruple speed to output an output video signal composed of the original frame and the first to third interpolation frames. An interpolation position parameter corresponding to the original frame according to the value of the horizontal counter that counts the pixel position in the horizontal direction in the display video based on the value of the vertical counter that counts the pixel position in the vertical direction in the display video; Four interpolation position parameters corresponding to the first to third interpolation frames. Output switches needed with selecting one of between the position parameter, in which the interpolation position parameter selected output, and as used in the frame rate conversion of the 4-times speed.
本発明の映像信号処理装置、画像表示装置および映像信号処理方法では、入力映像信号の互いに隣り合う2つのオリジナルフレームの間に、動き補償を用いた補間処理により2つのオリジナルフレームから生成した第1ないし第3の補間フレームが追加挿入されることによって入力映像信号に対して4倍速のフレームレート変換が行われ、オリジナルフレームと第1ないし第3の補間フレームとからなる出力映像信号が出力される。また、水平カウンタおよび垂直カウンタの値に応じて、オリジナルフレームに対応する補間位置パラメータと、第1ないし第3の補間フレームに対応する補間位置パラメータとからなる4つの補間位置パラメータのうちの1つが選択されると共に、随時切り替えて出力され、4倍速のフレームレート変換の際に用いられる。このようにして、水平カウンタおよび垂直カウンタの値に応じて、4つの補間位置パラメータのうちの1つが選択されると共に随時切り替えて出力されることにより、表示画面内において、2倍速による表示映像と4倍速による表示映像とが同時に表示されるような出力映像信号の生成が可能となる。 In the video signal processing device, the image display device, and the video signal processing method of the present invention, the first generated from two original frames by interpolation processing using motion compensation between two adjacent original frames of the input video signal. Through the additional insertion of the third interpolation frame, the input video signal is subjected to a frame rate conversion at a quadruple speed, and an output video signal composed of the original frame and the first to third interpolation frames is output. . Further, one of four interpolation position parameters including an interpolation position parameter corresponding to the original frame and an interpolation position parameter corresponding to the first to third interpolation frames is determined according to the values of the horizontal counter and the vertical counter. In addition to being selected, the output is switched at any time and is used for frame rate conversion at 4 × speed. Thus, according to the values of the horizontal counter and the vertical counter, one of the four interpolation position parameters is selected and switched at any time, so that the display image at double speed can be displayed on the display screen. It is possible to generate an output video signal that simultaneously displays a 4 × speed display video.
本発明の映像信号処理装置、画像表示装置および映像信号処理方法によれば、入力映像信号に対して4倍速のフレームレート変換を行い、オリジナルフレームと第1ないし第3の補間フレームとからなる出力映像信号を出力すると共に、水平カウンタおよび垂直カウンタの値に応じて、4つの補間位置パラメータのうちの1つを選択して随時切り替えて出力するようにしたので、表示画面内において、2倍速による表示映像と4倍速による表示映像とが同時に表示されるような出力映像信号の生成が可能となる。よって、2倍速による表示映像と4倍速による表示映像との間の表示画質の差を効果的に実感させることが可能な出力映像信号を生成することができる。 According to the video signal processing device, the image display device, and the video signal processing method of the present invention, the input video signal is subjected to frame rate conversion at a quadruple speed, and an output composed of the original frame and the first to third interpolation frames. Since the video signal is output and one of the four interpolation position parameters is selected and switched at any time according to the values of the horizontal counter and the vertical counter, it is output at double speed in the display screen. It is possible to generate an output video signal in which a display video and a display video at 4 × speed are displayed simultaneously. Therefore, it is possible to generate an output video signal that can effectively realize a difference in display image quality between a display video at 2 × speed and a display video at 4 × speed.
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(2倍速および4倍速のフレームレート変換の組み合わせの例)
2.第2の実施の形態(4倍速のフレームレート変換を直接行う場合の例)
3.変形例
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The description will be given in the following order.
1. First embodiment (example of combination of frame rate conversion of 2 × speed and 4 × speed)
2. Second embodiment (example in the case of directly performing 4 × frame rate conversion)
3. Modified example
<1.第1の実施の形態>
[画像表示装置全体の構成例]
図1は、本発明の第1の実施の形態に係る画像表示装置(液晶表示装置7)の構成例を表すものである。この液晶表示装置7は、本発明の第1の実施の形態に係る映像信号処理装置(映像信号処理装置4)により映像信号処理がなされた後の映像信号に基づいて映像表示を行うものであり、ホールド型の表示装置である。具体的には、液晶表示装置7は、映像信号処理装置4と、液晶表示パネル70と、バックライト駆動部71と、バックライト72と、タイミングコントローラ73と、ゲートドライバ74と、データドライバ75とを備えている。なお、本発明の第1の実施の形態に係る映像信号処理方法は、本実施の形態の映像信号処理装置4によって具現化されるため、以下併せて説明する。
<1. First Embodiment>
[Configuration example of entire image display device]
FIG. 1 shows a configuration example of an image display device (liquid crystal display device 7) according to the first embodiment of the present invention. The liquid crystal display device 7 performs video display based on the video signal after the video signal processing is performed by the video signal processing device (video signal processing device 4) according to the first embodiment of the present invention. A hold-type display device. Specifically, the liquid crystal display device 7 includes a video
映像信号処理装置4は、図示しないチューナ,デコーダ等での選局,デコード等の処理を経た映像信号Din(デジタルコンポーネント信号YUV)に対して後述する映像信号処理を行うことにより、映像信号Doutを生成するものである。なお、この映像信号処理装置4の詳細構成および詳細動作については、後述する。
The video
バックライト72は、液晶表示パネル70に対して光を照射する光源であり、例えばCCFL(Cold Cathode Fluorescent Lamp)や発光ダイオード(LED:Light Emitting Diode)を含んで構成されている。
The backlight 72 is a light source that emits light to the liquid
液晶表示パネル70は、バックライト72からの照射光を、映像信号処理装置4から出力される映像信号Doutに基づいて変調することにより、この映像信号Doutに基づく映像表示を行うものである。この液晶表示パネル70は、透過型の液晶層(図示せず)と、この液晶層を挟む一対の基板(TFT基板および対向電極基板;図示せず)と、これらTFT基板および対向電極基板における液晶層と反対側にそれぞれ積層された偏光板(図示せず)とを含んで構成されている。
The liquid
データドライバ75は、液晶表示パネル70内の各画素電極へ映像信号に基づく駆動電圧を供給するものである。ゲートドライバ74は、液用表示パネル70内の各画素電極を図示しない水平走査線に沿って線順次駆動するものである。タイミングコントローラ73は、映像信号処理装置4から供給される映像信号Doutに基づき、データドライバ75およびゲートドライバ74を制御するものである。バックライト駆動部71は、映像信号処理装置4へ供給される映像信号Dinに基づき、バックライト72の点灯および消灯の動作を制御する(バックライト72の点灯駆動を行う)ものである。
The
[映像信号処理装置の構成例]
次に、図2および図3を参照して、映像信号処理装置4の詳細構成について説明する。図2は、この映像信号処理装置4のブロック構成を表したものである。
[Configuration example of video signal processing device]
Next, the detailed configuration of the video
映像信号処理装置4は、映像信号Dinに対してフレームレート変換処理を行うことにより、4倍速の映像信号である映像信号Doutを生成するものである。この映像信号処理装置4は、2つの信号入力部411,412と、2つの2倍速変換部421,422と、2対のメモリ431A,431Bおよびメモリ432A,432Bと、1つの4倍速変換部44と、4つのメモリ45A〜45Dとを有している。
The video
信号入力部411,412は、映像信号Din(例えば、60Hzの映像信号)を入力し、2倍速変換部421,422へ供給するものである。
The
2倍速変換部421(第1の2倍速変換部)は、2つのメモリ431A,431Bと共に、信号入力部411,412から供給される映像信号Dinに対して、動き補償を用いて2倍速のフレームレート変換を行うものである。具体的には、図中の符号P11で示したように、オリジナルフレームに対応する映像信号Dinにおいて、時間軸に沿って互いに隣り合うオリジナルフレームA,Bの間に、動き補償を用いてオリジナルフレームA,Bの映像を補間した補間フレームA2(第1の補間フレーム)を追加することによって、2倍速のフレームレート変換を行うようになっている。ここで、この補間フレームA2は、オリジナルフレームA,B間において、補間位置が「0.5」である1/2補間フレームである。これにより、図中の符号P11で示したように、オリジナルフレームAおよび補間フレームA2に対応する映像信号(例えば、120Hzの映像信号)が、4倍速変換部44へそれぞれ出力されるようになっている。
The double speed conversion unit 421 (first double speed conversion unit) uses the motion compensation for the video signal Din supplied from the
2倍速変換部422(第2の2倍速変換部)も同様に、2つのメモリ432A,432Bと共に、信号入力部411,412から供給される映像信号Dinに対して、動き補償を用いて2倍速のフレームレート変換を行うものである。具体的には、図中の符号P12で示したように、オリジナルフレームに対応する映像信号Dinにおいて、時間軸に沿って互いに隣り合うオリジナルフレームA,Bの間に、動き補償を用いてオリジナルフレームA,Bの映像を補間した補間フレームA1(第2の補間フレーム)および補間フレームA3(第3の補間フレーム)を追加することによって、2倍速のフレームレート変換を行うようになっている。ここで、補間フレームA1は、オリジナルフレームA,B間において、補間位置が「0.25」である1/4補間フレームである。また、補間フレームA3は、オリジナルフレームA,B間において、補間位置が「0.75」である3/4補間フレームである。これにより、図中の符号P12で示したように、補間フレームA1,A3に対応する映像信号(例えば、120Hzの映像信号)が、4倍速変換部44へそれぞれ出力されるようになっている。
Similarly, the double speed converter 422 (second double speed converter) uses the motion compensation for the video signal Din supplied from the
4倍速変換部44は、4つのメモリ45A〜45D(記憶部)と共に、2倍速変換部421,422から供給されるオリジナルフレームAおよび補間フレームA1〜A3に対応する映像信号に基づいて、動き補償を用いて映像信号Dinに対する4倍速のフレームレート変換を行うものである。具体的には、メモリ45A〜45Dは、オリジナルフレームAに対応する映像信号Dinと、補間フレームA1〜A3に対応する補間映像信号(第1ないし第3の補間映像信号)とを、それぞれ記憶するようになっている。そして、4倍速変換部44は、メモリ45A〜45Dに記憶されている映像信号Dinと上記補間映像信号とを4倍速で順次読み出すことにより、映像信号Dinに対する4倍速のフレームレート変換を行うようになっている。これにより、図中のP2で示したように、オリジナルフレームAに対応する映像信号Dinと、補間フレームA1〜A3に対応する補間映像信号とからなる映像信号Dout(例えば、240Hzの映像信号)が出力されるようになっている。
The quadruple
また、この4倍速変換部44は、例えば図3に示したように、入力IF(インタフェース)部441と、メモリコントローラ442と、データ分割部443と、出力IF(インタフェース)部444とを有している。
The quadruple
入力IF部441は、2倍速変換部421,422から供給されるオリジナルフレームAおよび補間フレームA1〜A3に対応する映像信号を入力して、メモリコントローラ442へ供給するものである。また、出力IF部444は、後述するデータ分割部443から供給される映像信号を入力すると共に、その映像信号を映像信号Doutとして出力するものである。
The input IF unit 441 inputs video signals corresponding to the original frame A and the interpolation frames A1 to A3 supplied from the double
メモリコントローラ442は、図3に示したように、4つのメモリ45A〜45Dに対してデータ(映像信号)のアドレス(リードアドレスおよびライトアドレス)を供給すると共に、これらメモリ45A〜45Dとの間でデータの入出力を行うものである。このメモリコントローラ442は、Hカウンタ442Aと、Vカウンタ442Bと、リードアドレス生成部442Cを含んで構成されている。
As shown in FIG. 3, the memory controller 442 supplies addresses (read addresses and write addresses) of data (video signals) to the four
Hカウンタ442Aは、映像信号Doutに基づく映像表示の際の有効表示画面(液晶表示パネル70上の有効表示画面)における水平方向(H方向)の画素数をカウントするものである。ここでは、このHカウンタ442Aによるカウント値は、図3に示したように、メモリ45A〜45Dのサイズ(フレームメモリのサイズ)が(1920ピクセル×1080ライン)であるため、0〜1919となる。
The
Vカウンタ442Bは、上記有効表示画面における垂直方向(V方向)の画素数に対応するフレーム数をカウントするものである。ここでは、このVカウンタ442Bによるカウント値は、図3に示したように、オリジナルフレームAと補間フレームA1〜A3(1/4フレームA1、1/2フレームA2および3/4フレームA3)とに対応する、0〜3となる。
The
リードアドレス生成部442Cは、Hカウンタ442AおよびVカウンタ442Bの値に応じて、メモリ45A〜45Dから、オリジナルフレームAと補間フレームA1〜A3とに対応する映像信号をそれぞれ読み出す際のリードアドレスを生成するものである。
The read address generation unit 442C generates a read address when reading the video signals corresponding to the original frame A and the interpolation frames A1 to A3 from the
ここで、図3に示したように、メモリ45Aには、オリジナルフレームAに対応する映像信号Dinが記録されるようになっている。また、メモリ45Bには、1/2フレームA2に対応する補間映像信号が記録され、メモリ45Cには、1/4フレームA1に対応する補間映像信号が記録され、メモリ45Dには、3/4フレームA3に対応する補間映像信号が記録されるようになっている。すなわち、オリジナルフレームAと補間フレームA1〜A3との4つのフレームが別々のメモリに格納され、ランダムに読み出しすることができる状態となっている。なお、詳細は後述するが、本実施の形態では、Hカウンタ442AおよびVカウンタ442Bの値に応じて、リードアドレス生成部442Cにより生成されるリードアドレスが、随時切り替わるようになっている。
Here, as shown in FIG. 3, the video signal Din corresponding to the original frame A is recorded in the
データ分割部443は、メモリコントローラ442から供給されるオリジナルフレームAと補間フレームA1〜A3とに対応する映像信号を、例えばタイミングコントローラ73内の複数のコントローラごとに分割するものである。
The
[動作説明]
次に、図1〜図4を参照して、本実施の形態の液晶表示装置7の作用および効果について説明する。
[Description of operation]
Next, with reference to FIGS. 1-4, the effect | action and effect of the liquid crystal display device 7 of this Embodiment are demonstrated.
この液晶表示装置7では、図1に示したように、外部から供給された映像信号Dinが、映像信号処理装置4においてフレームレート変換され、映像信号Doutが生成される。そしてこの映像信号Doutは、タイミングコントローラ73を介してデータドライバ75へ供給される。データドライバ75では、映像信号Doutに対するD/A変換が施され、アナログ信号である映像信号が生成される。そしてこの映像信号に基づき、ゲートドライバ74およびデータドライバ75から出力される液晶表示パネル70内の各画素への駆動電圧によって、画素ごとに表示駆動動作がなされる。
In the liquid crystal display device 7, as shown in FIG. 1, the video signal Din supplied from the outside is subjected to frame rate conversion in the video
すると、各画素では、バックライト72からの照明光が液晶表示パネル70において変調され、表示光として出力される。これにより、映像信号Dinに基づく映像表示が、液晶表示装置7において行われる。
Then, in each pixel, the illumination light from the backlight 72 is modulated in the liquid
この際、映像信号処理装置4では、図2に示したように、2倍速変換部421およびメモリ431A,431Bにおいて、映像信号Dinに対して動き補償を用いた2倍速のフレームレート変換が行われ、オリジナルフレームAおよび補間フレームA2に対応する映像信号が、4倍速変換部44へそれぞれ出力される。また、2倍速変換部422およびメモリ432A,432Bにおいて、映像信号Dinに対して動き補償を用いた2倍速のフレームレート変換が行われ、補間フレームA1,A3に対応する映像信号が、4倍速変換部44へそれぞれ出力される。そして、オリジナルフレームAに対応する映像信号Dinと補間フレームA1〜A3に対応する補間映像信号とが、それぞれメモリ45A〜45Dに記憶されると共に、4倍速変換部44によって、これらの映像信号が4倍速で順次読み出される。これにより、4倍速変換部44およびメモリ45A〜45Dにおいて、映像信号Dinに対する動き補償を用いた4倍速のフレームレート変換が行われ、オリジナルフレームAに対応する映像信号Dinと補間フレームA1〜A3に対応する補間映像信号とからなる映像信号Doutが生成される。
At this time, in the video
このようにして、映像信号Dinに対する2倍速のフレームレート変換が2つの経路でそれぞれ別個に行われたのち、この映像信号Dinに対する4倍速のフレームレート変換が行われることにより、映像信号Dinに対して4倍速のフレームレート変換を直接行う場合(例えば、後述する第2の実施の形態の映像信号処理装置5)と比べ、簡易な構成により4倍速のフレームレート変換が実現される。
In this way, the double-speed frame rate conversion for the video signal Din is performed separately in two paths, and then the quadruple-speed frame rate conversion for the video signal Din is performed. Compared to the case where the frame rate conversion at 4 × speed is directly performed (for example, the video
また、このとき、4倍速変換部44およびメモリ45A〜45Dでは、図3に示したように、オリジナルフレームAと補間フレームA1〜A3との4つのフレームが別々のメモリに格納され、ランダムに読み出しすることができる状態となっている。そして、Hカウンタ442AおよびVカウンタ442Bの値に応じて、リードアドレス生成部442Cにより生成されるリードアドレスが、随時切り替わるようになっている。
At this time, in the quadruple
これにより、本実施の形態では、例えば図4(A)〜図4(C)に示したように、4倍速による表示映像と2倍速の表示映像との表示画質の差を実感させるためのデモモード(4倍速による表示映像と2倍速による表示映像との同時表示のデモ画面)が実現される。なお、ここでは、ノーマル速の例として、60Hzまたは50Hzの映像信号を、2倍速の例として、120Hzまたは100Hzの映像信号を、4倍速の例として、240Hzまたは200Hzの映像信号を挙げている。 Thereby, in this embodiment, for example, as shown in FIGS. 4A to 4C, a demonstration for realizing the difference in display image quality between a display image at 4 × speed and a display image at 2 × speed is realized. Mode (demo screen for simultaneous display of display video at 4 × speed and display video at 2 × speed) is realized. Here, as an example of normal speed, a video signal of 60 Hz or 50 Hz, a video signal of 120 Hz or 100 Hz as an example of double speed, and a video signal of 240 Hz or 200 Hz as an example of quadruple speed are given.
具体的には、まず、例えば図4(A)に示したデモモードでは、液晶表示パネル(表示画面)70が、消費者から見て左側の画面(左画面)70Lと、消費者から見て右側の画面(右画面)70Rとに分割されている。そして、左画面70Lでは4倍速による映像表示が行われると共に、右画面70Rでは2倍速による映像表示が行われ、動きテロップや水平のカメラパーンなどが表示される。
Specifically, first, for example, in the demo mode shown in FIG. 4A, the liquid crystal display panel (display screen) 70 is viewed from the consumer's left screen (left screen) 70L and the consumer's view. The screen is divided into a right screen (right screen) 70R. The
このとき、リードアドレス生成部442Cは、例えば図4(C)中の左側の表に示したような順序で、オリジナルフレームAおよび補間フレームA1〜A3に対応する映像信号が周期的に読み出されるように、リードアドレスを生成する。具体的には、Hカウンタ442Aの値が所定の閾値(960)未満のとき(0〜959;左画面70L)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームA、1/4フレームA1、1/2フレームA2および3/4フレームA3に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A1→A2→A3)。一方、Hカウンタ442Aの値が上記閾値(960)以上のとき(960〜1919;右画面70R)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームAおよび1/2フレームA2に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A→A2→A2)。このようにして、1/4フレームの位置および3/4フレームの位置において読み出される補間フレームの映像信号が、左画面70Lと右画面70Rとで切り替わることにより、4倍速による表示映像と2倍速による表示映像との同時表示のデモ画面が実現される。
At this time, the read address generation unit 442C periodically reads out video signals corresponding to the original frame A and the interpolation frames A1 to A3 in the order shown in the left table of FIG. 4C, for example. Then, a read address is generated. Specifically, when the value of the
また、例えば図4(B)に示したデモモードでは、液晶表示パネル(表示画面)70が、左画面70Lと、中央画面70Cと、右画面70Rとに分割されている。そして、左画面70Lでは4倍速による映像表示が行われ、中央画面70Cでは2倍速による映像表示が行われ、右画面70Rではノーマル速による映像表示が行われ、動きテロップや水平のカメラパーンなどが表示される。
For example, in the demonstration mode shown in FIG. 4B, the liquid crystal display panel (display screen) 70 is divided into a
このとき、リードアドレス生成部442Cは、例えば図4(C)中の右側の表に示したような順序で、オリジナルフレームAおよび補間フレームA1〜A3に対応する映像信号が周期的に読み出されるように、リードアドレスを生成する。具体的には、Hカウンタ442Aの値が所定の第1閾値(640)未満のとき(0〜639;左画面70L)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームA、1/4フレームA1、1/2フレームA2および3/4フレームA3に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A1→A2→A3)。また、Hカウンタ442Aの値が上記第1閾値(640)以上かつ所定の第2閾値(1280)未満のとき(640〜1279;中央画面70C)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームAおよび1/2フレームA2に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A→A2→A2)。また、Hカウンタ442Aの値が上記第2閾値(1280)以上のとき(1280〜1919;右画面70R)には、Vカウンタ442Bの値(フレーム数)によらずに、オリジナルフレームAに対応する映像信号Dinのみが読み出されるように、リードアドレスを生成する(A→A→A→A)。このようにして、1/4,1/2,3/4フレームの位置において読み出される補間フレームの映像信号が、左画面70L、中央画面70Cおよび右画面70Rで切り替わることにより、4倍速による表示映像と、2倍速による表示映像と、ノーマル速による表示映像との同時表示のデモ画面が実現される。
At this time, the read address generation unit 442C periodically reads the video signals corresponding to the original frame A and the interpolation frames A1 to A3 in the order shown in the table on the right side in FIG. 4C, for example. Then, a read address is generated. Specifically, when the value of the
このように、本実施の形態では、図4(A),(B)に示したように、Hカウンタ442AおよびVカウンタ442Bの値に応じてリードアドレスが随時切り替わることにより、図14(B)に示したデモモード(比較例)とは異なり、表示画面内において、2倍速による表示映像と4倍速による表示映像とが同時に表示されるような映像信号Doutの生成が可能となる。
As described above, in this embodiment, as shown in FIGS. 4A and 4B, the read address is switched at any time according to the values of the
以上のように本実施の形態では、映像信号Dinに対する2倍速のフレームレート変換を2つの経路でそれぞれ別個に行ったのち、この映像信号Dinに対する4倍速のフレームレート変換を行うようにしたので、映像信号Dinに対して4倍速のフレームレート変換を直接行う場合と比べ、簡易な構成により4倍速のフレームレート変換が実現される。よって、製造コストを抑えつつ、映像信号Dinに対する4倍速のフレームレート変換を行うことが可能となる。また、映像信号Dinに対して4倍速のフレームレート変換を直接行う場合と比べ、消費電力を抑えることも可能となる。 As described above, in the present embodiment, the double-speed frame rate conversion for the video signal Din is performed separately through the two paths, and then the quadruple-speed frame rate conversion for the video signal Din is performed. Compared to the case where the quadruple speed frame rate conversion is directly performed on the video signal Din, the quadruple speed frame rate conversion is realized with a simple configuration. Therefore, it is possible to perform 4 × frame rate conversion on the video signal Din while suppressing the manufacturing cost. In addition, it is possible to suppress power consumption as compared with the case where the 4 × frame rate conversion is directly performed on the video signal Din.
また、Hカウンタ442AおよびVカウンタ442Bの値に応じて、リードアドレスが随時切り替わるようにしたので、表示画面内において、2倍速による表示映像と4倍速による表示映像とが同時に表示されるような映像信号Doutの生成が可能となる。よって、2倍速による表示映像と4倍速による表示映像との間の表示画質の差を効果的に実感させることが可能な出力映像信号を生成することができる。これにより、テロップや動きのある画面によって、店頭において、消費者に4倍速と2倍速との違いを実感してもらうことができ、4倍速のTVセットの販売促進に繋げることが可能となる。
In addition, since the read address is switched at any time according to the values of the
なお、本実施の形態の映像信号処理装置4では、例えば図5に示したように、2倍速変換部421,422のうちの一方(ここでは、2倍速変換部422)が、黒表示に対応する映像信号(補間映像信号)を出力することにより、映像信号Doutにおいて黒挿入処理がなされるようにしてもよい。具体的には、ここでは、2倍速変換部421が、オリジナルフレームAおよび補間フレームA2に対応する通常表示の映像信号をそれぞれ出力している。そして、2倍速変換部422が、補間フレームA1,A3に対応する黒表示の映像信号をそれぞれ出力している。このように構成した場合、4倍速に対応する映像信号Dout(例えば、240Hzの映像信号)における黒挿入処理が実現され、ホールド型の表示パネルである液晶表示パネル70における映像表示の際のホールドボケを改善させることが可能となる。また、120Hzでの黒挿入処理の場合と比べ、フリッカを見えづらくすることも可能となる。
In the video
<2.第2の実施の形態>
[映像信号処理装置の構成例]
次に、本発明の第2の実施の形態について説明する。なお、上記第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。本実施の形態では、メモリに格納された各フレーム信号を、一度に4倍速のスピードでPrev(1フレーム前のフレーム信号)およびSucc(現在のフレーム信号)を同時に読み出すると共に、後段でインタポレーション(Interpolation)を行い、4倍速の映像信号を生成するようになっている。すなわち、第1の実施の形態とは異なり、映像信号Dinに対して4倍速のフレームレート変換を直接行うようになっている。
<2. Second Embodiment>
[Configuration example of video signal processing device]
Next, a second embodiment of the present invention will be described. In addition, the same code | symbol is attached | subjected to the same component as the said 1st Embodiment, and description is abbreviate | omitted suitably. In the present embodiment, each frame signal stored in the memory is simultaneously read Prev (frame signal one frame before) and Succ (current frame signal) at a speed of 4 × at the same time. Interpolation is performed to generate a quadruple speed video signal. That is, unlike the first embodiment, the 4 × frame rate conversion is directly performed on the video signal Din.
図6は、本実施の形態に係る映像信号処理装置(映像信号処理装置5)の構成例をブロック図で表したものである。映像信号処理装置5は、テレビジョン受信機(液晶表示装置7に対応)に内蔵されているものであり、図示しないチューナ,デコーダ等での選局,デコード等の処理を経た映像信号Din(デジタルコンポーネント信号YUV)が供給されるようになっている。なお、本発明の第2の実施の形態に係る映像信号処理方法は、本実施の形態の映像信号処理装置5によって具現化されるため、以下併せて説明する。
FIG. 6 is a block diagram illustrating a configuration example of the video signal processing apparatus (video signal processing apparatus 5) according to the present embodiment. The video
映像信号処理装置5は、前処理部51と、メモリコントローラ52と、メモリ53と、動きベクトル検出部54と、補間部(4倍速変換部)55と、CPU(Central Processing Unit)56と、デコーダ57と、赤外線受光ユニット58と、補間位置パラメータ切替部59(パラメータ切替部)とを有している。この映像信号処理装置5は、映像信号Dinにおいて、時間軸に沿って互いに隣り合うオリジナルフレームA,Bの間に、動き補償を用いて補間フレームA1〜A3をそれぞれ追加することにより、映像信号Dinに対して4倍速のフレームレート変換を行うものである。そして、これにより、オリジナルフレームAに対応する映像信号Dinと補間フレームA1〜A3に対応する補間映像信号とからなる映像信号Doutが生成されるようになっている。
The video
映像信号処理装置5に供給されたデジタルコンポーネント信号YUVは、前処理部51に入力するとともに、メモリコントローラ52を介してメモリ53に順次書き込まれる。
The digital component signal YUV supplied to the video
前処理部51では、デジタルコンポーネント信号YUVから輝度信号Yを分離する処理が行われる。前処理部51で分離された輝度信号Yも、メモリコントローラ52を介してメモリ53に順次書き込まれる。
In the
メモリ53に書き込まれた輝度信号Yは、メモリコントローラ52によって順次読み出されて(同じオリジナルフレームが2回または3回繰り返されるフィルム信号の場合には、同じオリジナルフレームは1回だけ読み出されて)、動きベクトル検出部54に送られる。動きベクトル検出部54では、現在のフレームの輝度信号Yとその前後のフレームの輝度信号Yとを用いて、ブロックマッチングによる動きベクトル検出処理が行われる。
The luminance signal Y written in the
動きベクトル検出部54で検出された各フレームの動きベクトルmvは、メモリコントローラ52を介してメモリ53に書き込まれた後、メモリ53から読み出されて、次のフレームの動きベクトル検出での参照用に再び動きベクトル検出部54に送られる。
The motion vector mv of each frame detected by the motion
また、メモリコントローラ52は、メモリ53に書き込んだデジタルコンポーネント信号YUVを、4倍速で、互いに1フレーム分ずつずらして4系統分読み出す(同じオリジナルフレームが2回または3回繰り返されるフィルム信号の場合には、同じオリジナルフレームは1回だけ読み出す)。さらに、メモリコントローラ52は、この2つのフレームの間の動きを表す動きベクトルmvを、4倍速で読み出す。こうして読み出された4系統のデジタルコンポーネント信号4YUVと動きベクトルmvとは、補間部55に送られる。
Further, the
補間部55には、4系統(2系統×2)分のサーチレンジメモリ551,552と、インタポレータ553とが設けられている。メモリコントローラ52からの4系統のデジタルコンポーネント信号4YUVは、サーチレンジメモリ551,552に2系統ずつ書き込まれる。メモリコントローラ52からの動きベクトルmvは、インタポレータ553に入力する。
The
また、CPU56からは、デモモード切替信号Demo_modeと、補間フレームでの映像の補間位置を示す補間位置パラメータRelpos_C_0〜Relpos_C_3とが、シリアルバスであるI2Cバス50と、シリアル信号をパラレル変換するデコーダ57とを介して、補間位置パラメータ切替部59へ供給される。なお、補間位置パラメータRelposの詳細については、後述する。
In addition, the
補間位置パラメータ切替部59は、Hカウンタ591と、Vカウンタ592と、SW(スイッチ)593とを有している。
The interpolation position
Hカウンタ591は、映像信号Doutに基づく映像表示の際の有効表示画面(液晶表示パネル70上の有効表示画面)における水平方向(H方向)の画素数をカウントするものである。ここでは、このHカウンタ591によるカウント値は、第1の実施の形態のHカウンタ442Aと同様に、0〜1919であるとする。
The H counter 591 counts the number of pixels in the horizontal direction (H direction) on the effective display screen (effective display screen on the liquid crystal display panel 70) during video display based on the video signal Dout. Here, it is assumed that the count value by the
Vカウンタ592は、上記有効表示画面における垂直方向(V方向)の画素数に対応するフレーム数をカウントするものである。ここでは、このVカウンタ592によるカウント値は、第1の実施の形態のVカウンタ442Bと同様に、0〜3であるとする。
The V counter 592 counts the number of frames corresponding to the number of pixels in the vertical direction (V direction) on the effective display screen. Here, it is assumed that the count value by the
SW593は、Hカウンタ591およびVカウンタ592の値に応じて、オリジナルフレームAに対応する補間位置パラメータ(Relpos_C_0)と、補間フレームA1〜A3に対応する補間位置パラメータ(Relpos_C_1〜Relpos_C_3)とからなる4つの補間位置パラメータ(Relpos_C_0〜Relpos_C_3)のうち、1つを選択して出力するものである。また、このような補間位置パラメータの選択は、デモモード切替信号Demo_modeの値に応じて、随時切り換えることが可能となっている。このようにして選択された補間位置パラメータは、補間位置パラメータRelposとして、補間部55内のインタポレータ553へ出力されるようになっている。なお、デモモード切替信号Demo_modeの値は、例えばリモートコントローラ500によって、赤外線受光ユニット58を介して設定することができるようになっている。
SW593 is composed of an interpolation position parameter (Relpos_C_0) corresponding to the original frame A and interpolation position parameters (Relpos_C_1 to Relpos_C_3) corresponding to the interpolation frames A1 to A3 according to the values of the
インタポレータ553は、動きベクトルmvと、補間位置パラメータ切替部59から供給される補間位置パラメータRelposとに基づいて、所定のアドレス計算を行うものである。具体的には、これら動きベクトルmvおよび補間位置パラメータRelposに基づいて、補間フレームの画素値を計算するために用いるサーチレンジメモリ551,552内のオリジナルフレームの画素のアドレスを計算するようになっている。なお、メモリコントローラ52とインタポレータ553との間に、検出された動きベクトルmvからより正確なベクトルを求めるモジュール(図示せず)を設けるようにしてもよい。
The interpolator 553 performs a predetermined address calculation based on the motion vector mv and the interpolation position parameter Relpos supplied from the interpolation position
ここで、図7は、インタポレータ553によるアドレス計算の原理を概念的に表したものである。 Here, FIG. 7 conceptually shows the principle of address calculation by the interpolator 553.
図7において、n−1は、サーチレンジメモリ551,552内に書き込まれた1フレーム分ずれた2つのオリジナルフレームのうち、時間的に早いほうのオリジナルフレームの各画素のアドレス(画面上でのx方向及びy方向の位置)を縦軸方向に表している。また、nは、この2つのオリジナルフレームのうち、時間的に遅いほうのオリジナルフレームの各画素のアドレスを縦軸方向に表している。
In FIG. 7, n−1 represents the address of each pixel of the original frame earlier in time among the two original frames shifted by one frame written in the
iは、補間フレームの各画素のアドレスを縦軸方向に表している。横軸は時間であり、オリジナルフレームn−1,nの間での補間フレームiのタイミング(ここでは、一例として、図12(B)での3つの補間フレームのうちの中央の補間フレームに相当するタイミング)を表している。また、Relposは、補間フレームiの作成のために供給された補間位置パラメータである。 i represents the address of each pixel of the interpolation frame in the vertical axis direction. The horizontal axis is time, and the timing of the interpolation frame i between the original frames n−1 and n (here, as an example, corresponds to the center interpolation frame of the three interpolation frames in FIG. 12B). Timing). Relpos is an interpolation position parameter supplied for creating the interpolation frame i.
mv(x,y)intは、補間フレームiのうち各画素のうち、現在作成しようとしている画素(基準画素と呼ぶ)のアドレス(x,y)についてのオリジナルフレームn−1,n間の動きベクトルmvである。zeroPelPrev(x,y)は、オリジナルフレームn−1での基準アドレス(x,y)の画素の値である。また、zeroPelSucc(x,y)は、オリジナルフレームnでの基準アドレス(x,y)の画素の値である。 mv (x, y) int is the motion between the original frames n−1 and n for the address (x, y) of the pixel to be created (referred to as the reference pixel) among the pixels in the interpolation frame i. Vector mv. zeroPelPrev (x, y) is the value of the pixel at the reference address (x, y) in the original frame n-1. ZeroPelSucc (x, y) is the value of the pixel at the reference address (x, y) in the original frame n.
インタポレータ553は、この基準アドレス(x,y)と、動きベクトルmv(x,y)intのx方向成分mvXと、動きベクトルmv(x,y)intのy方向成分mvYと、補間位置パラメータRelposとに基づいて、画素のアドレスを求めるようになっている。具体的には、これらに基づいて、下記の計算式(1)により、基準アドレス(x,y)の画素値を計算するために用いるオリジナルフレームn−1,nの画素のアドレスを求めるようになっている。 The interpolator 553 includes the reference address (x, y), the x-direction component mvX of the motion vector mv (x, y) int, the y-direction component mvY of the motion vector mv (x, y) int, and the interpolation position parameter Relpos. Based on the above, the address of the pixel is obtained. Specifically, based on these, the address of the pixel of the original frame n−1, n used to calculate the pixel value of the reference address (x, y) is calculated by the following calculation formula (1). It has become.
また、インタポレータ553は、こうして求めたアドレスをサーチレンジメモリ551,552に送って、これらのアドレスの画素値prev,succを読み出すようになっている。そして、これらの画素値prev,succと補間位置パラメータRelposとを用いて、下記の計算式(2)により、補間フレームiの基準アドレス(x,y)の画素値Outの計算を行うようになっている。
Further, the interpolator 553 sends the addresses thus obtained to the
こうした計算を、補間フレームiの各画素について順次行う(基準アドレスの値(x,y)を順次更新して行う)ことにより、補間フレームiが作成されるようになっている。 Such calculation is sequentially performed for each pixel of the interpolation frame i (by sequentially updating the reference address values (x, y)), thereby generating the interpolation frame i.
次に、CPU56から供給される補間位置パラメータRelpos_C_0〜Relpos_C_3について説明する。図8は、CPU56が供給する補間位置パラメータRelpos_C_0〜Relpos_C_3と、補間位置の設定値との関係を表したものである。
Next, the interpolation position parameters Relpos_C_0 to Relpos_C_3 supplied from the
図8に示したように、補間位置パラメータRelpos_C_0に対応する補間位置の設定値は、「0」(オリジナルフレームAに対応)である。また、補間位置パラメータRelpos_C_1〜Relpos_C_3に対応する補間位置の設定値は、それぞれ、「0.25」,「0.5」,「0.75」(補間フレームA1〜A3に対応)である。 As shown in FIG. 8, the set value of the interpolation position corresponding to the interpolation position parameter Relpos_C_0 is “0” (corresponding to the original frame A). The set values of the interpolation positions corresponding to the interpolation position parameters Relpos_C_1 to Relpos_C_3 are “0.25”, “0.5”, and “0.75” (corresponding to the interpolation frames A1 to A3), respectively.
[動作説明]
次に、図6〜図9を参照して、本実施の形態の映像信号処理装置5を備えた画像表示装置(第1の実施の形態の液晶表示装置7に対応)の作用および効果について説明する。なお、画像表示装置全体の基本動作については、第1の実施の形態と同様であるため、説明を省略する。
[Description of operation]
Next, operations and effects of the image display device (corresponding to the liquid crystal display device 7 of the first embodiment) provided with the video
本実施の形態の映像信号処理装置5では、図6に示したように、映像信号Dinにおいて、時間軸に沿って互いに隣り合うオリジナルフレームA,Bの間に、動き補償を用いて補間フレームA1〜A3がそれぞれ追加されることにより、映像信号Dinに対して4倍速のフレームレート変換が行われる。これにより、オリジナルフレームAに対応する映像信号Dinと補間フレームA1〜A3に対応する補間映像信号とからなる映像信号Doutが生成される。
In the video
この際、補間位置パラメータ切替部59では、図7および図8に示したように、Hカウンタ591およびVカウンタ592の値に応じて、オリジナルフレームAに対応する補間位置パラメータ(Relpos_C_0)と、補間フレームA1〜A3に対応する補間位置パラメータ(Relpos_C_1〜Relpos_C_3)とからなる4つの補間位置パラメータ(Relpos_C_0〜Relpos_C_3)のうちの1つが選択されると共に随時切り替えて出力され、4倍速のフレームレート変換の際に用いられる。
At this time, as shown in FIGS. 7 and 8, the interpolation position
これにより、本実施の形態においても、例えば図9(A)〜図9(C)に示したように、4倍速による表示映像と2倍速の表示映像との表示画質の差を実感させるためのデモモード(4倍速による表示映像と2倍速による表示映像との同時表示のデモ画面)が実現される。なお、ここでは、第1の実施の形態と同様に、ノーマル速の例として、60Hzまたは50Hzの映像信号を、2倍速の例として、120Hzまたは100Hzの映像信号を、4倍速の例として、240Hzまたは200Hzの映像信号を挙げている。 Thereby, also in the present embodiment, for example, as shown in FIGS. 9A to 9C, a difference in display image quality between a display image at 4 × speed and a display image at 2 × speed is realized. A demonstration mode (a demonstration screen for simultaneous display of display video at 4 × speed and display video at 2 × speed) is realized. Here, as in the first embodiment, as an example of normal speed, a video signal of 60 Hz or 50 Hz is used as an example of double speed, a video signal of 120 Hz or 100 Hz is used as an example of quadruple speed, and 240 Hz. Or a 200 Hz video signal is mentioned.
具体的には、まず、例えば図9(A)に示したデモモードでは、液晶表示パネル(表示画面)70が、左画面70Lと右画面70Rとに分割されている。そして、左画面70Lでは4倍速による映像表示が行われると共に、右画面70Rでは2倍速による映像表示が行われ、動きテロップや水平のカメラパーンなどが表示される。
Specifically, first, for example, in the demo mode shown in FIG. 9A, the liquid crystal display panel (display screen) 70 is divided into a
このとき、補間位置パラメータ切替部59は、例えば図9(C)中の左側の表に示したような順序で、補間位置パラメータRelpos_C_0〜Relpos_C_3が周期的に切り替わるように、選択的に出力する。具体的には、Hカウンタ591の値が所定の閾値(960)未満のとき(0〜959;左画面70L)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.25」,「0.5」,「0.75」の順で周期的に切り替わるように、選択的に出力する(「0」→「0.25」→「0.5」→「0.75」)。一方、Hカウンタ591の値が上記閾値(960)以上のとき(960〜1919;右画面70R)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.5」の順で周期的に切り替わるように、選択的に出力する(「0」→「0」→「0.5」→「0.5」)。このようにして、Vカウンタ592の値=1,3のときの補間パラメータの値が、左画面70Lと右画面70Rとで切り替わることにより、4倍速による表示映像と2倍速による表示映像との同時表示のデモ画面が実現される。
At this time, the interpolation position
また、例えば図9(B)に示したデモモードでは、液晶表示パネル(表示画面)70が、左画面70Lと、中央画面70Cと、右画面70Rとに分割されている。そして、左画面70Lでは4倍速による映像表示が行われ、中央画面70Cでは2倍速による映像表示が行われ、右画面70Rではノーマル速による映像表示が行われ、動きテロップや水平のカメラパーンなどが表示される。
For example, in the demo mode shown in FIG. 9B, the liquid crystal display panel (display screen) 70 is divided into a
このとき、補間位置パラメータ切替部59は、例えば図9(C)中の右側の表に示したような順序で、補間位置パラメータRelpos_C_0〜Relpos_C_3が周期的に切り替わるように、選択的に出力する。具体的には、Hカウンタ591の値が所定の第1閾値(640)未満のとき(0〜639;左画面70L)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.25」,「0.5」,「0.75」の順で周期的に切り替わるように、選択的に出力する(「0」→「0.25」→「0.5」→「0.75」)。また、Hカウンタ591の値が上記第1閾値(640)以上かつ所定の第2閾値(1280)未満のとき(640〜1279;中央画面70C)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.5」の順で周期的に切り替わるように、選択的に出力する(「0」→「0」→「0.5」→「0.5」)。また、Hカウンタ591の値が上記第2閾値(1280)以上のとき(1280〜1919;右画面70R)には、Vカウンタ592の値(フレーム数)によらずに、補間位置パラメータRelposの値を「0」として出力する(「0」→「0」→「0」→「0」)。このようにして、Vカウンタ592の値=1〜3のときの補間パラメータの値が、左画面70L、中央画面70Cおよび右画面70Rで切り替わることにより、4倍速による表示映像と、2倍速による表示映像と、ノーマル速による表示映像との同時表示のデモ画面が実現される。
At this time, the interpolation position
このように、本実施の形態においても、図9(A),(B)に示したように、Hカウンタ591およびVカウンタ592の値に応じて、4つの補間位置パラメータ(Relpos_C_0〜Relpos_C_3)のうちの1つが選択されると共に随時切り替えて出力されることにより、第1の実施の形態と同様に、図14(B)に示したデモモード(比較例)とは異なり、表示画面内において、2倍速による表示映像と4倍速による表示映像とが同時に表示されるような映像信号Doutの生成が可能となる。
Thus, also in the present embodiment, as shown in FIGS. 9A and 9B, the four interpolation position parameters (Relpos_C_0 to Relpos_C_3) are set according to the values of the
以上のように本実施の形態では、映像信号Dinに対して4倍速のフレームレート変換を行い、映像信号Dinと補間映像信号とからなる映像信号Doutを出力すると共に、Hカウンタ591およびVカウンタ592の値に応じて、4つの補間位置パラメータ(Relpos_C_0〜Relpos_C_3)のうちの1つを選択して随時切り替えて出力するようにしたので、表示画面内において、2倍速による表示映像と4倍速による表示映像とが同時に表示されるような映像信号Doutの生成が可能となる。よって、第1の実施の形態と同様に、2倍速による表示映像と4倍速による表示映像との間の表示画質の差を効果的に実感させることが可能な映像信号Doutを生成することができる。これにより、第1の実施の形態と同様に、テロップや動きのある画面によって、店頭において、消費者に4倍速と2倍速との違いを実感してもらうことができ、4倍速のTVセットの販売促進に繋げることが可能となる。
As described above, in the present embodiment, the video signal Din is subjected to frame rate conversion at a quadruple speed to output the video signal Dout composed of the video signal Din and the interpolated video signal, and the
また、映像信号Dinに対して4倍速のフレームレート変換を直接行うようにしたので、第1の実施の形態と比べてチップ面積を小さくすることができ、装置の小型化を図ることも可能となる。 Further, since the 4 × frame rate conversion is directly performed on the video signal Din, the chip area can be reduced as compared with the first embodiment, and the apparatus can be downsized. Become.
<3.変形例>
以上、第1および第2の実施の形態を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されるものではなく、種々の変形が可能である。
<3. Modification>
Although the present invention has been described with reference to the first and second embodiments, the present invention is not limited to these embodiments, and various modifications can be made.
例えば、上記第1の実施の形態に示したデモモード(図4(A))において、逆に、左画面70Lにおいて2倍速の映像表示が行われると共に、右画面70Rにおいて4倍速の映像表示が行われるようにしてもよい。この場合、リードアドレス生成部442Cは、Hカウンタ442Aの値が所定の閾値(960)未満のとき(0〜959;左画面70L)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームAおよび1/2フレームA2に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A→A2→A2)。一方、Hカウンタ442Aの値が上記閾値(960)以上のとき(960〜1919;右画面70R)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームA、1/4フレームA1、1/2フレームA2および3/4フレームA3に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A1→A2→A3)。
For example, in the demo mode (FIG. 4A) shown in the first embodiment, conversely, double-speed video display is performed on the
また、上記第1の実施の形態に示したデモモード(図4(B))において、逆に、左画面70Lにおいて2倍速の映像表示が行われると共に、右画面70Rにおいて4倍速の映像表示が行われるようにしてもよい。この場合、リードアドレス生成部442Cは、Hカウンタ442Aの値が所定の第1閾値(640)未満のとき(0〜639;左画面70L)には、Vカウンタ442Bの値(フレーム数)によらずに、オリジナルフレームAに対応する映像信号Dinのみが読み出されるように、リードアドレスを生成する(A→A→A→A)。一方、Hカウンタ442Aの値が上記第2閾値(1280)以上のとき(1280〜1919;右画面70R)には、Vカウンタ442Bの値(フレーム数)の増加に応じて、オリジナルフレームA、1/4フレームA1、1/2フレームA2および3/4フレームA3に対応する映像信号がこの順で周期的に読み出されるように、リードアドレスを生成する(A→A1→A2→A3)。
In the demo mode (FIG. 4B) shown in the first embodiment, on the contrary, double-speed video display is performed on the
また、上記第2の実施の形態に示したデモモード(図9(A))において、逆に、左画面70Lにおいて2倍速の映像表示が行われると共に、右画面70Rにおいて4倍速の映像表示が行われるようにしてもよい。この場合、補間位置パラメータ切替部59は、Hカウンタ591の値が所定の閾値(960)未満のとき(0〜959;左画面70L)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.5」の順で周期的に切り替わるように、選択的に出力する(「0」→「0」→「0.5」→「0.5」)。一方、Hカウンタ591の値が上記閾値(960)以上のとき(960〜1919;右画面70R)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.25」,「0.5」,「0.75」の順で周期的に切り替わるように、選択的に出力する(「0」→「0.25」→「0.5」→「0.75」)。
In the demo mode (FIG. 9A) shown in the second embodiment, on the contrary, double-speed video display is performed on the
また、上記第2の実施の形態に示したデモモード(図9(B))において、逆に、左画面70Lにおいて2倍速の映像表示が行われると共に、右画面70Rにおいて4倍速の映像表示が行われるようにしてもよい。この場合、補間位置パラメータ切替部59は、Hカウンタ591の値が所定の第1閾値(640)未満のとき(0〜639;左画面70L)には、Vカウンタ592の値(フレーム数)によらずに、補間位置パラメータRelposの値を「0」として出力する(「0」→「0」→「0」→「0」)。また、Hカウンタ591の値が上記第2閾値(1280)以上のとき(1280〜1919;右画面70R)には、Vカウンタ592の値(フレーム数)の増加に応じて、補間位置パラメータRelposの値が、「0」,「0.25」,「0.5」,「0.75」の順で周期的に切り替わるように、選択的に出力する(「0」→「0.25」→「0.5」→「0.75」)。
In the demo mode (FIG. 9B) shown in the second embodiment, on the contrary, double-speed video display is performed on the
また、上記実施の形態では、液晶表示パネル(表示画面)70を、左画面70Lおよび右画面70Rに分割するか、あるいは左画面70L、中央画面70Cおよび右画面70Rに分割する場合について説明したが、デモモードの際の表示画面70の分割方法は、これらの場合には限られない。すなわち、上記実施の形態のように、表示画面70を左右方向(水平方向)に分割する場合には限られず、例えば、表示画面70を上下方向(垂直方向)に分割したり、斜め方向に分割したりするようにしてもよい。これらの場合においても、表示画面内において、2倍速による表示映像と4倍速による表示映像とを同時に表示させることが可能である。ここで、例えば、表示画面70を、上画面70Uおよび下画面70Dに分割するか、あるいは上画面70U、中央画面70Cおよび下画面70Dに分割する場合(上下方向(垂直方向)に分割する場合)には、具体的には、以下のようにすればよい。すなわち、上記第1の実施の形態では、水平ライン数の値(水平ラインの位置)と所定の閾値との大小関係に応じて、リードアドレス生成部442Cにより生成されるリードアドレスが、随時切り替わるようにすればよい。また、上記第2の実施の形態では、水平ライン数の値(水平ラインの位置)と所定の閾値との大小関係に応じて、補間位置パラメータ切替部59が、4つの補間位置パラメータ(Relpos_C_0〜Relpos_C_3)のうちの1つを選択して随時切り替えて出力するようにすればよい。
In the above embodiment, the liquid crystal display panel (display screen) 70 is divided into the
また、上記実施の形態では、画像表示装置の一例として液晶表示装置を挙げて説明したが、本発明の映像信号処理装置は、液晶表示装置以外の画像表示装置(例えば、有機EL表示装置など)にも適用することが可能である。 In the above embodiment, the liquid crystal display device is described as an example of the image display device. However, the video signal processing device of the present invention is an image display device other than the liquid crystal display device (for example, an organic EL display device). It is also possible to apply to.
さらに、上記実施の形態で説明した一連の処理(或いはそのうちの一部分の処理)は、ハードウエアにより実行させることもできるが、ソフトウエアにより実行させることもできる。 Furthermore, the series of processes (or a part of the processes) described in the above embodiment can be executed by hardware, but can also be executed by software.
この場合、上記実施の形態で説明した映像信号処理装置4,5、バックライト駆動部71およびタイミングコントローラ73の全体若しくはその一部分は、例えば、図10に示されるようなコンピュータで構成することができる。
In this case, all or part of the video
図10において、CPU(Central Processing Unit)101は、ROM(Read Only Memory)102に記録されているプログラム、または記憶部108からRAM(Random Access Memory)103にロードされたプログラムに従って各種の処理を実行する。RAM103にはまた、CPU101が各種の処理を実行する上において必要なデータなども適宜記憶される。
In FIG. 10, a CPU (Central Processing Unit) 101 executes various processes according to a program recorded in a ROM (Read Only Memory) 102 or a program loaded from a
CPU101、ROM102およびRAM103は、バス104を介して相互に接続されている。このバス104にはまた、入出力インタフェース105も接続されている。
The
入出力インタフェース105には、キーボード、マウスなどよりなる入力部106、ディスプレイなどよりなる出力部107、ハードディスクなどより構成される記憶部108、および、モデム、ターミナルアダプタなどより構成される通信部109が接続されている。通信部109は、インターネットを含むネットワークを介して他の装置との通信処理を行う。
The input /
入出力インタフェース105にはまた、必要に応じてドライブ110が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどよりなるリムーバブルメディア111が適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部108にインストールされる。
A
一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。 When a series of processing is executed by software, a program constituting the software executes various functions by installing a computer incorporated in dedicated hardware or various programs. For example, a general-purpose personal computer is installed from a network or a recording medium.
このようなプログラムを含む記録媒体は、図10に示されるように、装置本体とは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク(フロッピディスクを含む)、光ディスク(CD−ROM(Compact Disk-Read Only Memory),DVDを含む)、光磁気ディスク(MD(Mini-Disk)を含む)、もしくは半導体メモリなどよりなるリムーバブルメディア(パッケージメディア)111により構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているROM102や、記憶部108に含まれるハードディスクなどで構成される。
As shown in FIG. 10, the recording medium containing such a program is distributed to provide a program to the user separately from the main body of the apparatus, and includes a magnetic disk (including a floppy disk) on which the program is recorded. , An optical disk (including CD-ROM (compact disk-read only memory) and DVD), a magneto-optical disk (including MD (mini-disk)), or a removable medium (package medium) 111 made of semiconductor memory. In addition, it is configured by a
なお、本明細書において、記録媒体に記録されるプログラムを記述するステップは、その順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。 In the present specification, the step of describing the program recorded on the recording medium is not limited to the processing performed in chronological order according to the order, but is not necessarily performed in chronological order, either in parallel or individually. The process to be executed is also included.
また、上述したように、本明細書において、システムとは、複数の処理装置や処理部により構成される装置全体を表すものである。 In addition, as described above, in this specification, the system represents the entire apparatus including a plurality of processing apparatuses and processing units.
また、上記実施の形態および変形例で説明した構成等は、これまでに説明したものの他、任意の組み合わせとすることが可能である。 Further, the configurations and the like described in the above-described embodiments and modifications can be combined arbitrarily as described above.
4,5…映像信号処理装置、411,412…信号入力部、421,422…2倍速変換部、431A,431B,432A,432B…メモリ、44…4倍速変換部、441…入力IF部、442…メモリコントローラ、442A…Hカウンタ、442B…Vカウンタ、442C…リードアドレス生成部、443…データ分割部、444…出力IF部、45A〜45D…メモリ、50…I2Cバス、500…リモートコントローラ、51…前処理部、52…メモリコントローラ、53…メモリ、54…動きベクトル検出部、55…補間部(4倍速変換部)、551,552…サーチレンジメモリ、553…インタポレータ、56…CPU、57…デコーダ、58…赤外線受光ユニット、59…補間位置パラメ
ータ切替部、591…Hカウンタ、592…Vカウンタ、593…SW(スイッチ)、7…液晶表示装置、70…液晶表示パネル、70L…左画面、70C…中央画面、70R…右画面、71…バックライト駆動部、72…バックライト、73…タイミングコントローラ、74…ゲートドライバ、75…データドライバ、101…CPU、102…ROM、103…RAM、104…バス、105…入出力インタフェース、106…入力部、107…出力部、108…記憶部、109…通信部、110…ドライブ、111…リムーバブルメディア、Din,Dout…映像信号、A,B…オリジナルフレーム、A1〜A3…補間フレーム(1/4フレーム、1/2フレーム、3/4フレーム)、YUV…デジタルコンポーネント信号、4YUV…4系統のデジタルコンポーネント信号、Y…輝度信号、mv…動きベクトル、Demo_mode…デモモード切替信号、Relpos_C_0〜Relpos_C_3,Relpos…補間位置パラメータ、prev,succ…画素値。
4, 5 ... Video signal processing device, 411, 412 ... Signal input section, 421, 422 ... Double speed conversion section, 431A, 431B, 432A, 432B ... Memory, 44 ... Quadruple speed conversion section, 441 ... Input IF section, 442 ... memory controller, 442A ... H counter, 442B ... V counter, 442C ... read address generation unit, 443 ... data division unit, 444 ... output IF section, 45A to 45D ... memory, 50 ... I 2 C bus, 500 ... remote controller , 51 ... Pre-processing section, 52 ... Memory controller, 53 ... Memory, 54 ... Motion vector detection section, 55 ... Interpolation section (quad speed conversion section), 551, 552 ... Search range memory, 553 ... Interpolator, 56 ... CPU, 57 ... Decoder, 58 ... Infrared light receiving unit, 59 ... Interpolation position parameter switching unit, 591 ... H count , 592 ... V counter, 593 ... SW (switch), 7 ... liquid crystal display device, 70 ... liquid crystal display panel, 70L ... left screen, 70C ... center screen, 70R ... right screen, 71 ... backlight drive unit, 72 ... back Write, 73 ... Timing controller, 74 ... Gate driver, 75 ... Data driver, 101 ... CPU, 102 ... ROM, 103 ... RAM, 104 ... Bus, 105 ... Input / output interface, 106 ... Input unit, 107 ... Output unit, 108 ...
Claims (7)
前記出力映像信号に基づく表示映像における水平方向の画素位置をカウントする水平カウンタと、
前記表示映像における垂直方向の画素位置をカウントする垂直カウンタと、
前記水平カウンタおよび前記垂直カウンタの値に応じて、前記オリジナルフレームに対応する補間位置パラメータと、前記第1ないし第3の補間フレームに対応する補間位置パラメータとからなる4つの補間位置パラメータのうちの1つを選択すると共に、随時切り替えて前記4倍速変換部へ出力するパラメータ切替部と
を備えた映像信号処理装置。 By additionally inserting the first to third interpolation frames generated from the two original frames by the interpolation processing using motion compensation between the two adjacent original frames of the input video signal composed of the original frames. A quadruple speed conversion unit that performs quadruple frame rate conversion on the input video signal and outputs an output video signal composed of the original frame and the first to third interpolation frames;
A horizontal counter for counting horizontal pixel positions in a display video based on the output video signal;
A vertical counter that counts vertical pixel positions in the display image;
According to the values of the horizontal counter and the vertical counter, an interpolation position parameter corresponding to the original frame and an interpolation position parameter corresponding to the first to third interpolation frames are selected. A video signal processing apparatus comprising: a parameter switching unit that selects one and switches to the quadruple speed conversion unit at any time.
前記水平カウンタの値が所定の閾値未満のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.25,0.5,0.75の順で周期的に切り替わるように選択的に出力し、
前記水平カウンタの値が前記閾値以上のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.5の順で周期的に切り替わるように選択的に出力する
請求項1に記載の映像信号処理装置。 The parameter switching unit
When the value of the horizontal counter is less than a predetermined threshold value, the value of the interpolation position parameter is periodically changed in the order of 0, 0.25, 0.5, and 0.75 as the value of the vertical counter increases. Selectively output to switch to
When the value of the horizontal counter is equal to or greater than the threshold value, the value of the interpolation position parameter is selectively output so as to periodically switch in the order of 0, 0.5 as the value of the vertical counter increases. The video signal processing apparatus according to claim 1.
前記水平カウンタの値が所定の第1閾値未満のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.25,0.5,0.75の順で周期的に切り替わるように選択的に出力し、
前記水平カウンタの値が前記第1閾値以上かつ所定の第2閾値未満のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.5の順で周期的に切り替わるように選択的に出力し、
前記水平カウンタの値が前記第2閾値以上のときには、前記垂直カウンタの値によらずに、前記補間位置パラメータの値として0を出力する
請求項1に記載の映像信号処理装置。 The parameter switching unit
When the value of the horizontal counter is less than a predetermined first threshold value, the value of the interpolation position parameter increases in the order of 0, 0.25, 0.5, and 0.75 in accordance with the increase in the value of the vertical counter. Selectively output to switch periodically,
When the value of the horizontal counter is not less than the first threshold and less than the predetermined second threshold, the value of the interpolation position parameter is periodically changed in the order of 0, 0.5 in accordance with the increase of the value of the vertical counter. Selectively output to switch to
The video signal processing apparatus according to claim 1, wherein when the value of the horizontal counter is equal to or greater than the second threshold value, 0 is output as the value of the interpolation position parameter regardless of the value of the vertical counter.
前記水平カウンタの値が所定の閾値未満のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.5の順で周期的に切り替わるように選択的に出力し、
前記水平カウンタの値が前記閾値以上のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.25,0.5,0.75の順で周期的に切り替わるように選択的に出力する
請求項1に記載の映像信号処理装置。 The parameter switching unit
When the value of the horizontal counter is less than a predetermined threshold value, the interpolation position parameter value is selectively output so as to periodically switch in the order of 0, 0.5 as the vertical counter value increases. And
When the value of the horizontal counter is equal to or greater than the threshold value, the value of the interpolation position parameter is periodically changed in the order of 0, 0.25, 0.5, and 0.75 as the value of the vertical counter increases. The video signal processing apparatus according to claim 1, wherein the video signal processing apparatus selectively outputs the signals so as to be switched.
前記水平カウンタの値が所定の第1閾値未満のときには、前記垂直カウンタの値によらずに、前記補間位置パラメータの値として0を出力し、
前記水平カウンタの値が前記第1閾値以上かつ所定の第2閾値未満のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.5の順で周期的に切り替わるように選択的に出力し、
前記水平カウンタの値が前記第2閾値以上のときには、前記垂直カウンタの値の増加に応じて、前記補間位置パラメータの値が、0,0.25,0.5,0.75の順で周期的に切り替わるように選択的に出力する
請求項1に記載の映像信号処理装置。 The parameter switching unit
When the value of the horizontal counter is less than a predetermined first threshold value, 0 is output as the value of the interpolation position parameter regardless of the value of the vertical counter,
When the value of the horizontal counter is not less than the first threshold and less than the predetermined second threshold, the value of the interpolation position parameter is periodically changed in the order of 0, 0.5 in accordance with the increase of the value of the vertical counter. Selectively output to switch to
When the value of the horizontal counter is greater than or equal to the second threshold value, the interpolation position parameter value is cycled in the order of 0, 0.25, 0.5, and 0.75 as the vertical counter value increases. The video signal processing apparatus according to claim 1, wherein the video signal processing apparatus selectively outputs the video signal so as to be switched.
前記出力映像信号に基づく表示映像における水平方向の画素位置をカウントする水平カウンタと、
前記表示映像における垂直方向の画素位置をカウントする垂直カウンタと、
前記水平カウンタおよび前記垂直カウンタの値に応じて、前記オリジナルフレームに対応する補間位置パラメータと、前記第1ないし第3の補間フレームに対応する補間位置パラメータとからなる4つの補間位置パラメータのうちの1つを選択すると共に、随時切り替えて前記4倍速変換部へ出力するパラメータ切替部と、
前記4倍速変換部から出力される出力映像信号に基づいて映像表示を行う表示部と
を備えた画像表示装置。 By additionally inserting the first to third interpolation frames generated from the two original frames by the interpolation processing using motion compensation between the two adjacent original frames of the input video signal composed of the original frames. A quadruple speed conversion unit that performs quadruple frame rate conversion on the input video signal and outputs an output video signal composed of the original frame and the first to third interpolation frames;
A horizontal counter for counting horizontal pixel positions in a display video based on the output video signal;
A vertical counter that counts vertical pixel positions in the display image;
According to the values of the horizontal counter and the vertical counter, an interpolation position parameter corresponding to the original frame and an interpolation position parameter corresponding to the first to third interpolation frames are selected. A parameter switching unit for selecting one and switching to output to the quadruple speed conversion unit at any time;
An image display device comprising: a display unit configured to display a video based on an output video signal output from the quadruple speed conversion unit.
前記出力映像信号に基づく表示映像における水平方向の画素位置をカウントする水平カウンタの値と、前記表示映像における垂直方向の画素位置をカウントする垂直カウンタの値とに応じて、前記オリジナルフレームに対応する補間位置パラメータと、前記第1ないし第3の補間フレームに対応する補間位置パラメータとからなる4つの補間位置パラメータのうちの1つを選択すると共に随時切り替えて出力し、
選択出力した補間位置パラメータを、前記4倍速のフレームレート変換の際に用いる
映像信号処理方法。 By additionally inserting the first to third interpolation frames generated from the two original frames by the interpolation processing using motion compensation between the two adjacent original frames of the input video signal composed of the original frames. , Performing 4 × frame rate conversion on the input video signal, and outputting an output video signal composed of the original frame and the first to third interpolation frames,
Corresponding to the original frame according to the value of the horizontal counter that counts the pixel position in the horizontal direction in the display video based on the output video signal and the value of the vertical counter that counts the pixel position in the vertical direction in the display video Selecting one of four interpolation position parameters consisting of an interpolation position parameter and an interpolation position parameter corresponding to the first to third interpolation frames, and switching and outputting from time to time,
A video signal processing method in which the interpolation position parameter selected and output is used for the frame rate conversion at the 4 × speed.
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