JP2010182820A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ構造３が形成されており、ゲート絶縁膜４を介して、トレンチ構造３の内部及び上面部にゲート電極１１が形成されている。ゲート電極１１のゲート長方向の一方の側にはソース領域８が形成されており、他方の側にはドレイン領域９が形成されている。そのゲート電極１１のソース領域８およびドレイン領域９の一部と中央で不純物濃度の差を発生させることにより、エッチングレートを調整させ、エッチング条件を従来のようなハードな条件にする必要はなく、その他の半導体装置のエッチング条件と同様でトレンチ構造３のソース領域８およびドレイン領域９のむき出しが可能であり、そこにイオン注入をおこなうことでトレンチ構造上面から底部にかけて深く拡散させた領域を形成させることが可能である。
【選択図】図１

Description

本発明は、高駆動能力を要するＭＯＳトランジスタを含む半導体装置およびその製造方法に関する。

MOSトランジスタは電子技術において中核を担う電子素子であって、MOSトランジスタの小型化と高駆動能力化は、重要である。MOSトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を広くするとMOSトランジスタの占有面積が大きくなるという問題がある。その解決のために、横型MOS構造のMOSトランジスタの専有面積の増加を抑えながらゲート幅を広くする技術が提案されている。（例えば、特許文献１参照）
以下、図３を用いて、従来の半導体装置について説明する。図３（ａ）の斜視図は、ウェル１８にトレンチ構造３を設け、ゲート絶縁膜４を介してトレンチ構造を有するトレンチ部の内部およびトレンチが形成されていないプレーナー部の上面にゲート電極１１を形成したものである。ウェル１８の表面部分において、ゲート電極１１の一方の側にはソース領域８が設けられており、他方の側にはドレイン領域９が設けられている。図３（ｂ）は、図３（ａ）のA−A断面図であり、プレーナー部を示している。図３（ｃ）は、図３（ａ）のＢ−Ｂ断面図であり、チャネルに垂直な方向の断面図である。Ｂ−Ｂ断面図に示したように、トレンチ部３の内部にゲート電極１１が形成されているため、ゲート電極１１の下に位置するゲート絶縁膜４が形成する曲線の長さの総延長がゲート幅となる。

このように、この技術では、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極１１の長さに対して、実効的なゲート幅の長さを長くすることができ、これによって、MOSトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。

特開２００６−４９８２６号公報

以上述べた半導体装置の構造では、想定したよりも駆動能力が実際には得られないという問題があった。そして、ゲート長によって、駆動能力が異なり、ゲート長が短くなると、駆動能力が低下する傾向を示すということが分かった。

これは、ソース・ドレイン間に生じたチャネルのうち、図３（ｄ）に示した経路A（トレンチ部３が形成されていないプレーナー部）に電流が多く流れ、ソースとドレインを結ぶ向きであるチャネルに平行なトレンチ部３の側面を流れる経路Bやトレンチ部３の底面を介して流れる経路Cにはあまり電流が流れないことが原因であると推察できる。そのため、ゲート長が短いほど、経路Aに電流が集中するようになり、このことが、ゲート長が短くなると駆動能力が低下する原因であると考えられる。

そのため、電流確保のためにソース・ドレイン領域をトレンチ底面まで拡散させる必要があり、そのためには図２ソース・ドレイン領域への不純物添加が容易になるように、ゲート電極のソース近傍およびドレイン近傍をむき出しにする必要があり、ハードなゲート電極エッチング条件が必要となっていた。それによるゲート酸化膜の目減り、劣化も副次的な問題になっている。

本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることであり、そのために、ソース・ドレイン領域の形成においてトレンチ底面まで不純物添加を容易にする。それによりゲート電極のエッチングをハードな条件を不必要とし、従来のその他の半導体装置のゲート電極のエッチングと同一条件で形成することのできる構造および製造方法を提供するものである。

上記課題を解決するために、本発明は次の手段を用いた。

まず、第１導電型半導体基板に形成された、ゲート幅方向に断続的に深さが変化するトレンチ構造と、ゲート絶縁膜を介して前記トレンチ構造が定めるトレンチ部の内部およびプレーナー部の上面に形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型のソース領域と、前記ゲート電極の他方の側に形成された第２導電型のドレイン領域を備えた半導体装置において、前記ソース領域はトレンチ構造の側面および底面の一部に配置されており、前記ゲート電極とトレンチ構造の側面に配置されるソース領域とは離間し、前記ゲート電極とトレンチ構造の底面に配置されるソース領域の端部とはオーバーラップしており、前記ドレイン領域はトレンチ構造の側面および底面の一部に配置されており、前記ゲート電極とトレンチ構造の側面に配置されるドレイン領域とは離間し、前記ゲート電極とトレンチ構造の底面に配置されるドレイン領域の端部とはオーバーラップしていることを特徴とする半導体装置とした。

また、前記プレーナー部のゲート電極のＬ長と前記トレンチ部のゲート電極のＬ長とが同一であることを特徴とする半導体装置とした。

また、半導体基板を用意する工程と、前記半導体基板表面に素子分離領域を形成する工程と、前記半導体基板のチャネル領域となる領域の一部を表面から内部にかけて除去し、側面と底面を有するトレンチ構造を形成し前記半導体基板上にトレンチ部とプレーナー部を形成する工程と、前記トレンチ部の内壁である側面と底面およびプレーナー部表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコンゲート膜を堆積する工程と、前記多結晶シリコンゲート膜上に第１のレジスト膜をパターニングして前記多結晶シリコンゲート膜をエッチングし前記素子分離領域表面および前記プレーナー部のゲート絶縁膜を露出する工程と、前記第１のレジスト膜の上面と側面および前記エッチングにて露出した多結晶シリコンゲート膜の側面を覆うように第２のレジスト膜をパターニングする工程と、前記第２のレジスト膜をマスクとして不純物を導入する第１の不純物導入工程と、前記第１のレジスト膜と前記第２のレジスト膜を剥離した後に熱処理にて不純物を拡散する工程と、前記不純物が拡散された多結晶シリコンゲート膜領域を選択的にエッチングする工程と、次いで、後にソース領域とドレイン領域となる部分に選択的に不純物を導入する第２の不純物導入工程と、前記選択的にエッチングされた多結晶シリコンゲート膜に不純物を導入する第３の不純物導入工程と、熱処理をしてソース領域とドレイン領域とゲート電極を形成する工程とからなることを特徴とする半導体装置の製造方法とした。

また、半導体基板を用意する工程と、前記半導体基板表面に素子分離領域を形成する工程と、前記半導体基板のチャネル領域となる領域の一部を表面から内部にかけて除去し、側面と底面を有するトレンチ構造を形成し前記半導体基板上にトレンチ部とプレーナー部を形成する工程と、前記トレンチ部の内壁である側面と底面およびプレーナー部表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコンゲート膜を堆積する工程と、前記多結晶シリコンゲート膜上に第１のレジスト膜をパターニングして前記多結晶シリコンゲート膜をエッチングし前記素子分離領域表面および前記プレーナー部のゲート絶縁膜を露出する工程と、前記第１のレジスト膜の上面と側面および前記エッチングにて露出した多結晶シリコンゲート膜の側面を覆うように第２のレジスト膜をパターニングする工程と、前記第２のレジスト膜をマスクとして不純物を導入する第１の不純物導入工程と、前記第１のレジスト膜と前記第２のレジスト膜を剥離した後に熱処理にて不純物を拡散する工程と、前記不純物が拡散された多結晶シリコンゲート膜領域を選択的にエッチングする工程と、次いで、後にソース領域とドレイン領域となる部分と前記選択的にエッチングされた多結晶シリコンゲート膜に不純物を導入する第４の不純物導入工程と、熱処理をしてソース領域とドレイン領域とゲート電極を形成する工程とからなることを特徴とする半導体装置の製造方法とした。

本発明によれば、上述の半導体装置のゲート電極のソース領域およびドレイン領域の一部と中央で不純物濃度の差を発生させることにより、エッチングレートを調整させ、エッチング条件を従来のようなハードな条件にする必要はなく、その他の半導体装置のエッチング条件と同様でトレンチ構造のソース領域およびドレイン領域のむき出しが可能であり、そこにイオン注入をおこなうことでトレンチ部上面から底部にかけて深く拡散させた領域を形成させることが可能である。

これによって、トレンチ部トランジスタのゲート電極に対して深い位置までソース領域およびドレイン領域が形成されることになるため、ゲート幅方向に断続的に深さが変化するトレンチ構造上部への電流集中を緩和させ、電流をトレンチ部側面および底面にも流すことが可能となることから、半導体装置の駆動能力を向上させることが可能となる。

本発明に係る半導体装置の製造方法の実施例を示す模式的断面図からなるフロー図である。 本発明の半導体装置の模式図である。 従来技術による半導体装置の課題を説明するための模式的断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。

図２は本発明の半導体装置を示す模式図である。図２（ａ）は本発明の半導体装置の平面図であり、図２（ｂ）は図２（ａ）におけるＤ−Ｄでの断面図であってプレーナー部を示す。また、図２（ｃ）は図２（ａ）におけるＣ−Ｃでの断面図であってトレンチ部を示す。

まず、図２（ａ）を利用して本発明の半導体装置の平面構造について説明する。半導体基板上には複数のトレンチ構造３が形成され、その内側にゲート絶縁膜４が形成されており、プレーナー部１２とトレンチ部１３は交互に配置されている。プレーナー部１２とトレンチ部１３を連続して被覆するようにゲート電極１１が配置され、ゲート電極１１の一方の側にはソース領域、他方の側にはドレイン領域が形成されている。なお、プレーナー部のゲート電極１１のＬ長とトレンチ部のゲート電極１１のＬ長は同じである。

次に、プレーナー部の断面を示した図２（ｂ）について説明する。半導体基板１の表面には素子分離領域２が形成され、素子分離領域２間の活性領域にゲート絶縁膜４が形成され、その上にゲート電極１１が配置されている。そして、その両側の半導体基板１の表面にソース領域８とドレイン領域９が配置されている。

次に、トレンチ部の断面を示した図２（ｃ）について説明する。半導体基板１の表面には素子分離領域２が形成され、素子分離領域２間の活性領域にトレンチ構造３が設けられている。トレンチ構造３の内壁である側面及び底面にはゲート酸化膜４が形成される。トレンチ構造３の内部にはトレンチ底面のゲート絶縁膜４と接し、同時にトレンチ側面のゲート絶縁膜とは離間したゲート電極１１が配置されている。トレンチ構造３の一方の側面にはソース領域８が形成され、そのソース領域８はトレンチ構造底面に延在しその端部はゲート電極１１の端部とオーバーラップしている。また、トレンチ構造３の側面上部のソース領域８は半導体基板１の表面にも延在して素子分離領域２の端部まで達するように形成されている。また、トレンチ構造３の他方の側面にはドレイン領域９が形成され、そのドレイン領域９はトレンチ構造底面に延在しその端部はゲート電極１１の端部とオーバーラップしている。また、トレンチ構造３の側面上部のドレイン領域９は半導体基板１の表面にも延在して素子分離領域２の端部まで達するように形成されている。

図１は本発明の半導体装置の製造方法の実施例を示す模式的断面図からなるフロー図である。

図１（ａ）は、第１導電型半導体基板、例えばP型半導体基板１、例えばホウ素添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度の半導体基板に、LOCOS法による素子分離領域２、例えば膜厚５００nmから１μmの熱酸化膜を備え、上記第１導電型半導体基板１にトレンチ構造３を例えば数百nmから数μmの深さに形成し、ゲート絶縁膜４、例えば膜厚数百〜数千Åの熱酸化膜を形成したものである。なお、基板の導電型およびLOCOS法は本発明の本質とは関係ない。次に図１（ｂ）に示すように、ゲート絶縁膜４上に後にゲート電極となりうる多結晶シリコンゲート膜５を好ましくは膜厚を１００nm〜５００nm堆積し、その上にゲート電極を形成するためのレジスト膜６をパターニングする。このレジスト膜６を用いて図１（ｃ）に示すように、多結晶シリコンゲート膜５をエッチングする。

ここで、図１（ｄ）に示すように、レジスト膜６を保持したまま更にレジスト膜７により被覆し、前のエッチングにて露出した多結晶シリコンゲート膜５の側面を包囲するようにパターニングする。さらにセルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。なお、ここでのセルフアライン法は本発明の本質とは関係ない。ソース領域およびドレイン領域の不純物添加は例えば燐を好ましくは１×１０¹⁵atom/cm²から１×１０¹⁶atom/cm²のドーズ量で加速エネルギーは例えば１３０ｋｅV程度の高エネルギーで多結晶シリコンゲート膜５も同時にイオン注入する。このときのイオン注入はスピン注入法やステップ注入法用いるとトレンチ構造３の底面まで一様に不純物を注入することが可能となる。

その後、図１（ｅ）に示すように、レジスト膜６、およびレジスト膜７を剥離し、８００℃〜１０００℃で数時間熱処理することで、多結晶シリコンゲート膜５を含むソース領域８および多結晶シリコンゲート膜５を含むドレイン領域９を形成させる。
その後図１（ｆ）に示すように、多結晶シリコンゲート膜５をレジスト膜１０で上述のレジスト膜６と同様のパターニングをおこない、多結晶シリコンゲート膜５をエッチングする。

本発明の特徴のひとつは、上述のとおり、図１（ｆ）に示すように、多結晶シリコンゲート膜５のソース領域８側およびドレイン領域９側の一部をソース領域およびドレイン領域と同じく第２導電型の高濃度拡散層を形成することで、例えばレジスト膜１０直下の不純物無添加の多結晶シリコンゲート膜５と第２導電型高濃度拡散層では同一のエッチング条件下においてもエッチングレートが第２導電型高濃度拡散層の方が早いことから、エッチング条件を特別ハードな条件にせずとも、その他の半導体装置のゲート電極エッチングと同一条件でトレンチ構造３の底面までむき出しにすることが可能な製造方法を提供するものである。これにより、トレンチ構造３の底面までソース領域およびドレイン領域を形成することによるハードな多結晶シリコンゲート膜５のエッチング条件は必要なくなる。あわせて、後述するように、トレンチ構造３の底面までソース領域８およびドレイン領域９の拡散を可能にする不純物添加方法を含む製造方法を提供するものである。

続いて、図１（ｇ）に示すように、セルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。なお、ここでのセルフアライン法は本発明の本質とは関係ない。ソース領域およびドレイン領域の不純物添加は例えば砒素を好ましくは１×１０¹⁵atom/cm²から１×１０¹⁶atom/cm²のドーズ量でイオン注入する。同時に多結晶シリコンゲート膜５にも不純物添加をおこなう。このときのイオン注入はスピン注入法やステップ注入法用いるとトレンチ構造３の側面及び底面まで一様に不純物を注入することが可能となる。この工程までで、トレンチ構造３を有するMOSトランジスタの形態が整う。その後、図１（ｈ）に示すように、８００℃〜１０００℃で数時間熱処理することで、ゲート電極１１、ソース領域８およびドレイン領域９を形成させる。最終形状は図２に示すような構造となる。以上説明した製造方法の場合はゲート電極１１の導電型とソース領域８およびドレイン領域９の導電型は同じになる。ゲート電極１１の導電型とソース領域８およびドレイン領域９の導電型を異なる導電型とする場合は図１（ｇ）においてソース領域８とドレイン領域９のみに第１導電型の不純物を選択的にイオン注入し、その後、ゲート電極１１のみに第２導電型の不純物を選択的にイオン注入することで異導電型の構成とすることが出来る。

以上、説明した方法によれば、トレンチ部トランジスタのゲート電極に対して深い位置までソース領域およびドレイン領域が形成されることになるため、ゲート幅方向に断続的に深さが変化するトレンチ構造上部への電流集中を緩和させ、電流をトレンチ部側面および底面にも流すことが可能となることから、半導体装置の駆動能力を向上させることが可能となる。

１ 半導体基板
２ 素子分離領域
３ トレンチ構造
４ ゲート絶縁膜
５ 多結晶シリコンゲート膜
６、７、１０ レジスト膜
８ ソース領域
９ ドレイン領域
１１ ゲート電極
１２ プレーナー部
１３ トレンチ部
１８ ウェル

Claims (6)

1. 第１導電型半導体基板に形成された、ゲート幅方向に断続的に深さが変化するトレンチ構造と、
   ゲート絶縁膜を介して前記トレンチ構造が定めるトレンチ部の内部およびプレーナー部の上面に形成されたゲート電極と、
   前記ゲート電極の一方の側に形成された第２導電型のソース領域と、
   前記ゲート電極の他方の側に形成された第２導電型のドレイン領域と、
   を備えた半導体装置において、
   前記ソース領域はトレンチ構造の側面および底面の一部に配置されており、前記ゲート電極とトレンチ構造の側面に配置されるソース領域とは前記ゲート絶縁膜により離間し、前記ゲート電極とトレンチ構造の底面に配置されるソース領域の端部とは前記ゲート絶縁膜を介してオーバーラップしており、
   前記ドレイン領域はトレンチ構造の側面および底面の一部に配置されており、前記ゲート電極とトレンチ構造の側面に配置されるドレイン領域とは前記ゲート絶縁膜により離間し、前記ゲート電極とトレンチ構造の底面に配置されるドレイン領域の端部とは前記ゲート絶縁膜を介してオーバーラップしていることを特徴とする半導体装置。
2. 前記プレーナー部のゲート電極のＬ長と前記トレンチ部のゲート電極のＬ長とが同一であることを特徴とする請求項１記載の半導体装置。
3. 半導体基板を用意する工程と、
   前記半導体基板表面に素子分離領域を形成する工程と、
   前記半導体基板のチャネル領域となる領域の一部を表面から内部にかけて除去し、側面と底面を有するトレンチ構造を形成し前記半導体基板上にトレンチ部とプレーナー部を形成する工程と、
   前記トレンチ部の内壁である側面と底面およびプレーナー部表面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に多結晶シリコンゲート膜を堆積する工程と、
   前記多結晶シリコンゲート膜上に第１のレジスト膜をパターニングして前記多結晶シリコンゲート膜をエッチングし前記素子分離領域表面および前記プレーナー部のゲート絶縁膜を露出する工程と、
   前記第１のレジスト膜の上面と側面および前記エッチングにて露出した多結晶シリコンゲート膜の側面を覆うように第２のレジスト膜をパターニングする工程と、
   前記第２のレジスト膜をマスクとして不純物を導入する第１の不純物導入工程と、
   前記第１のレジスト膜と前記第２のレジスト膜を剥離した後に熱処理にて不純物を拡散する工程と、
   前記不純物が拡散された多結晶シリコンゲート膜領域を選択的にエッチングする工程と、
   次いで、後にソース領域とドレイン領域となる部分に選択的に不純物を導入する第２の不純物導入工程と、
   前記選択的にエッチングされた多結晶シリコンゲート膜に不純物を導入する第３の不純物導入工程と、
   熱処理をしてソース領域とドレイン領域とゲート電極を形成する工程と、
   からなることを特徴とする半導体装置の製造方法。
4. 前記第１の不純物導入工程と第２の不純物導入工程がイオン注入法を利用する工程であって、スピン注入法あるいはステップ注入法であることを特徴とする請求項３記載の半導体装置の製造方法。
5. 半導体基板を用意する工程と、
   前記半導体基板表面に素子分離領域を形成する工程と、
   前記半導体基板のチャネル領域となる領域の一部を表面から内部にかけて除去し、側面と底面を有するトレンチ構造を形成し前記半導体基板上にトレンチ部とプレーナー部を形成する工程と、
   前記トレンチ部の内壁である側面と底面およびプレーナー部表面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に多結晶シリコンゲート膜を堆積する工程と、
   前記多結晶シリコンゲート膜上に第１のレジスト膜をパターニングして前記多結晶シリコンゲート膜をエッチングし前記素子分離領域表面および前記プレーナー部のゲート絶縁膜を露出する工程と、
   前記第１のレジスト膜の上面と側面および前記エッチングにて露出した多結晶シリコンゲート膜の側面を覆うように第２のレジスト膜をパターニングする工程と、
   前記第２のレジスト膜をマスクとして不純物を導入する第１の不純物導入工程と、
   前記第１のレジスト膜と前記第２のレジスト膜を剥離した後に熱処理にて不純物を拡散する工程と、
   前記不純物が拡散された多結晶シリコンゲート膜領域を選択的にエッチングする工程と、
   次いで、後にソース領域とドレイン領域となる部分と前記選択的にエッチングされた多結晶シリコンゲート膜に不純物を導入する第４の不純物導入工程と、
   熱処理をしてソース領域とドレイン領域とゲート電極を形成する工程と、
   からなることを特徴とする半導体装置の製造方法。
6. 前記第１の不純物導入工程と前記第４の不純物導入工程がイオン注入法を利用する工程であって、スピン注入法あるいはステップ注入法であることを特徴とする請求項５記載の半導体装置の製造方法。

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