JP2005044913A

JP2005044913A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2005044913A
Application number: JP2003201468A
Authority: JP
Inventors: Akira Fukunaga; 明福永; Manabu Tsujimura; 学辻村
Original assignee: Ebara Corp
Current assignee: Ebara Corp
Priority date: 2003-07-25
Filing date: 2003-07-25
Publication date: 2005-02-17

Abstract

<P>PROBLEM TO BE SOLVED: To restore corrosion and thickness reduction of a wiring material which occur on an exposed surface of wiring in a flattening process when embedded wiring is formed by a damascene process, and to manufacture a semiconductor device with high yield. <P>SOLUTION: A substrate W where a minute recess 4 for wiring is formed is prepared in an interlayer insulating film 2 arranged on a surface. The wiring material is formed on the surface of the substrate W, and the wiring material is embedded in the minute recess 4. The wiring material which is excessively formed on the surface of the substrate is removed and flattened, and wiring 8 formed of the wiring material is made. A thickness reduction part 40 formed on the exposed surface of wiring 8 is restored in a flattening processing. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及びその装置に係り、特に半導体ウエハ等の基板表面に成膜した層間絶縁膜に予め形成した配線溝やコンタクトホールなどの配線用の微細凹部内に、アルミニウム、銅、銀ないしそれらの合金からなる配線材料（導電体金属）を埋込んだ後、余分な金属を除去し平坦化することにより基板表面に埋込み配線を形成する半導体装置の製造方法及びその装置に関する。
【０００２】
【従来の技術】
半導体装置の配線形成プロセスとして、配線溝やコンタクトホール内に配線材料（導電体金属）を埋込むようにした、いわゆるダマシンプロセスが使用されている。これは、具体的には、層間絶縁膜に予め形成した配線溝やコンタクトホールに、配線材料の層間絶縁膜への拡散を防止するためのバリア層（ＴｉＮ，ＴａＮ，ＷＮなど）をスパッタリング法ないしはＣＶＤ法によって形成し、次いでアルミニウム、近年では銅や銀等の金属を、スパッタリング法、ＣＶＤ法またはめっき法等の方法により埋込んだ後、層間絶縁膜上に形成された余分な金属並びにバリア層を化学機械的研磨（ＣＭＰ）などの方法によって除去し平坦化することにより埋込み配線を形成する方法である。
【０００３】
この種の配線にあっては、平坦化後、金属配線の表面が外部に露出しており、この上に更に埋込み配線を形成する場合には、露出している金属配線と上層の層間絶縁膜との密着性確保、あるいは層間絶縁膜に対する配線金属材料の拡散防止、更には、ビアホール形成のための層間絶縁膜エッチング工程での配線材料のダメージ防止等々、様々な問題を解決する必要がある。
【０００４】
このため、ＳｉＮやＳｉＣなどの絶縁膜を、金属配線を含む基板の全面にＣＶＤ法等によって形成し、これらの問題に対応する方法が行われている。しかし、この種の絶縁膜は、一般に誘電率が比較的高く、微細化に伴う層間絶縁膜の低誘電率化の方向に反することになる。そこで、例えば配線サイズが０．１μｍ以下のデザインルールにおいては、低誘電率化の方向を維持しつつ、半導体装置の信頼性を向上させるため、銅や銀等の配線材料との接合が強く、しかも導電率の高い、例えばコバルトやニッケル、あるいはこれらの合金からなる保護膜を無電解めっきによって配線の表面に選択的に形成して被覆することにより、配線を保護するという方法も提案されている。
【０００５】
図１（ａ）〜図１（ｄ）は、半導体装置における銅配線形成例を工程順に示すもので、先ず図１（ａ）に示すように、半導体素子を形成した半導体基材１上の導電層１ａの上に、例えばＳｉＯ_２からなる酸化膜やＬｏｗ−Ｋ材膜等の絶縁膜（層間絶縁膜）２を堆積し、この絶縁膜２の内部に、例えばリソグラフィ・エッチング技術により、配線用の微細凹部としてのコンタクトホール３と配線溝４を形成し、その上にＴａＮ等からなるバリア層５、更にその上に電解めっきの給電層としてのシード層６をスパッタリング等により形成する。
【０００６】
そして、図１（ｂ）に示すように、基板Ｗの表面に銅めっきを施すことで、基板Ｗのコンタクトホール３及び配線溝４内に銅を充填させるとともに、絶縁膜２上に銅層７を堆積させる。その後、化学機械的研磨（ＣＭＰ）などにより、絶縁膜２上のバリア層５，シード層６及び銅層７を除去して、コンタクトホール３及び配線溝４内に充填させた銅層７の表面と絶縁膜２の表面とをほぼ同一平面にする。これにより、図１（ｃ）に示すように、絶縁膜２の内部にシード層６と銅層７からなる配線（銅配線）８を形成する。
【０００７】
次に、図１（ｄ）に示すように、基板Ｗの表面に無電解めっきを施し、銅配線８の表面に、Ｃｏ合金やＮｉ合金等からなる保護膜９を選択的に形成し、これによって、銅配線８の表面を保護膜９で覆って保護する。
【０００８】
【発明が解決しようとする課題】
従来、この種の配線、例えば配線材料として銅を使用した銅配線にあっては、化学機械的研磨等による平坦化に際して、先ず、銅の研磨速度がバリア材料に対して相対的に高いスラリー並びに研磨条件で埋込み部分以外に形成された銅層を除去し、次いでバリア材料の研磨速度が銅に対して相対的に高いスラリー並びに研磨条件で埋込み部分以外に形成されたバリア層を除去して、埋込み配線を形成している。この際、特に基板表面に配線材料の銅とバリア材料が共存する状態になると、研磨中あるいは後洗浄中に両者間に生ずる電位差等により、例えばバリア材料と境界を接する銅配線部分が腐食を受け、局部的な減肉（スパイクと呼ぶこともある）を生ずることがある。このような腐食減肉は、配線抵抗の上昇や、配線材料とその上に形成される膜との密着性不良など、半導体装置の信頼性を大きく損ねる原因となる。
【０００９】
平坦化工程における比較的大きな腐食減肉については、スラリーの選択や洗浄方法の改善等により既に克服されてきている。一方、小さな腐食減肉（スパイク）については、ディッシングやエロージョンによる銅層の過研磨に隠れて問題とならなかった。しかしながら、デザインルールの微細化、例えば配線サイズとして０．１μｍを下回る世代に併せて研磨方法が改善されて過研磨が減少するようになると、これまで隠れていた腐食減肉が表面化し信頼性に影響を与えるようになる。また、無電解めっきにより、配線の表面に高融点金属からなる保護膜（蓋）を選択的に成膜して配線を保護する際、この無電解めっきの処理条件によっては、この腐食減肉が更に助長されることがある。
【００１０】
研磨条件や洗浄条件、あるいは保護膜を形成する無電解めっきプロセスの更なる改善により、この腐食減肉の影響を小さくすることは可能であろうが、完全な解消は困難である。このため、このような腐食減肉を修復し、しかる後に次工程に廻すことができるようにした方法の開発が望まれるようになってきている。
【００１１】
本発明は上記事情に鑑みてなされたもので、ダマシンプロセスによって埋込み配線を形成する際の、平坦化工程において配線の露出表面に生じる配線材料の腐食減肉を修復して、高い歩留まりで半導体装置を製造できるようにした半導体装置の製造方法及びその装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、表面に設けた層間絶縁膜に配線用の微細凹部を形成した基板を用意し、基板の表面に配線材料を成膜して該配線材料を前記微細凹部内に埋込み、基板の表面に余剰に形成された前記配線材料を除去し平坦化して前記配線材料からなる配線を形成し、前記平坦化処理において前記配線の露出表面に形成された減肉部分を修復することを特徴とする半導体装置である。
このように、平坦化に伴って配線の露出表面に形成された減肉部分を修復することにより、欠陥の少ない埋込み配線を形成して、信頼性の高い半導体装置を製造することができる。
【００１３】
請求項２に記載の発明は、前記配線用の微細凹部の最少寸法が、０．１μｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法である。
配線のデザインルールが０．１μｍ以下の世代になると、平坦化工程の改善によりディッシングやエロージョンによる銅層の過研磨が減少し、減肉部分の影響が無視できなくなる。また、この世代、あるいはそれ以降に適用が予想されている無電解めっきによる保護層（蓋）の成膜の工程において、前記減肉部分が更に助長されることがある。これらの点から、配線用の微細凹部の最少寸法が、０．１μｍ以下の世代で信頼性の高い半導体装置を製造するためには、減肉部分の修復処置が不可欠なものとなる。
【００１４】
請求項３に記載の発明は、前記配線部分の露出表面に形成された減肉部分の修復を無電解めっきまたは電解めっきにより行うことを特徴とする請求項１乃至２記載の半導体装置の製造方法である。
研磨や後洗浄などの平坦化処理によって配線の露出表面に形成された減肉部分を修復する方法は、主に減肉部分のみに配線材料を成膜することができるものである必要がある。そのようなものとしては、無電解めっきまたは電解めっきが考えられる。しかもこれらの方法は、溶液中で行うウェットプロセスであるので、同一装置内で研磨や後洗浄に引き続いて行う場合に整合性を取りやすい。
【００１５】
無電解めっきによれば、配線の表面のみに選択的に配線材料を析出させて減肉部分を修復することができる。電解めっきでは、埋込み性の良い添加剤を選択することにより、減肉部分から配線材料を析出させて減肉部分を修復することができる。なお、電解めっきでは、配線をカソード分極する必要があるが、例えば基板上の各チップにあるパッド部分にコンタクトをとって給電する等の方法がある。
これらの場合、例えばめっき中に減肉部分以外の配線表面を研磨布のようなもので擦り、修復すべき部分以外へのめっきの析出を抑制するなどの処理を併用することで、更に選択性を高めることができる。
【００１６】
請求項４に記載の発明は、前記減肉部分の修復に先だって、前記配線の露出表面の、少なくとも周辺の一部をエッチング除去することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法である。
このように、減肉部分の修復に先だって、配線材料の周辺の一部をエッチングなどで除去し減肉部分の形状を緩和することで、修復処理を容易となすことができる。
【００１７】
請求項５に記載の発明は、前記減肉部分を修復した後、基板に熱処理を施すことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法である。
このように、基板に熱処理を加えることにより、修復部分と非修復部分の密着性を改善するとともに、膜質を向上させることができる。
【００１８】
請求項６に記載の発明は、前記配線材料の成膜を、スパッタリング法、ＣＶＤ法またはめっき法、またはそれらの組合せによって行うことを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法である。
層間絶縁膜に形成された配線用の微細凹部への配線材料の埋込みに際しては、先ず、スパッタリング法によりバリア層を形成し、しかる後、スパッタリング法、ＣＶＤ法またはめっき法、またはそれらの組合せによって配線材料の埋込みを行うことができる。これらの方法のいずれを採用するかは、配線材料の種類、デザインルールなどによって決定される。
【００１９】
請求項７に記載の発明は、前記配線材料の成膜を、めっき条件を２つ以上に変えためっき法を含む方法で行うことを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法である。
【００２０】
バリア層を形成した後、めっき法で微細凹部内に配線材料を埋込む場合には、めっき条件を少なくとも２つ以上変えて行うことで、確実な埋込みを行うことができる。例えば、バリア層を形成した微細凹部の内部に、めっき法で直接的に配線材料を埋込む場合には、先ず無電解めっきで給電層を形成し、次に該給電層をシード層として電解めっきにより埋込む方法や、先ず高抵抗のめっき液を使って電解めっきにより給電層を形成し、次に低抵抗のめっき液を使って電解めっきにより埋込む方法のように、めっき方法自体やめっき液を変えて行う方法がある。また、バリア層上にスパッタリング法やＣＶＤ法により給電層を形成し、この給電層をシード層として、同じめっき液で電解めっきによって配線材料を埋込む場合であっても、当初は電流密度を落として寸法が小さい部分を埋込み、それらの埋込みが終わったところで電流密度を上げて大きい寸法のところを短い時間で埋込む、というように電流条件をかえて行う場合もある。いずれにしても、めっき法では、１条件で埋込むことは困難であり、複数の条件を選択して埋込みを行うことが好ましい。
【００２１】
請求項８に記載の発明は、前記配線材料が、アルミニウム、銅または銀、またはそれらの合金からなることを特徴とする請求項１乃至７記載の半導体装置の製造方法である。
配線材料に使用されるものとしては、アルミニウム、銅、銀、あるいはそれらの合金が挙げられる。特に配線サイズが０．１μｍ世代以下のデザインルールで使用されるものとしては、銅、銀、あるいはそれらの合金があり、現在は銅が主流である。
【００２２】
請求項９に記載の発明は、前記配線材料の平坦化を、化学機械的研磨法、複合電解研磨法または電解研磨法、またはそれらの組合せによって行うことを特徴とする請求項１乃至７記載の半導体装置の製造方法である。
【００２３】
配線材料の平坦化方法としては、化学酸化剤による酸化と砥粒による物理的除去を組合せた化学機械的研磨法、電解によるアノード酸化と砥粒による物理的除去を組合せた複合電解研磨法、あるいは電解によるアノード酸化と薬液の化学作用等を組合せた電解研磨法がある。化学機械的研磨法では、例えば、先ず銅の研磨速度がバリア材料に対して相対的に高いスラリー並びに研磨条件で埋込み部分以外に形成された銅層を除去し、次いでバリア材料の研磨速度が銅に対して相対的に高いスラリー並びに研磨条件で埋込み部分以外に形成されたバリア層を除去し、埋込み配線を形成するというように研磨条件を複数段に分けて研磨する。また、複合電解研磨法あるいは電解研磨法により、導電性の高い銅を研磨除去した後、バリア材料の研磨速度が銅に対して相対的に高いスラリー並びに研磨条件でバリア層部分を化学機械的研磨して埋込み配線を形成するというように研磨方法を組合せて埋込み配線を形成しても良い。なお、化学機械的研磨にあっては、固定砥粒による方法や、砥粒を使わない方法も含まれる。さらにこれらの平坦化処理に引き続いて、平坦化工程で生じた減肉部分の修復処理を行っても良い。
【００２４】
請求項１０に記載の発明は、配線の露出表面に形成された減肉部分を修復した後、配線の露出表面に、無電解めっきにより保護膜を選択的に形成することを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法である。
【００２５】
無電解めっき法により高融点金属材料からなる保護膜（蓋）を選択的に形成して配線を保護する場合に、めっきの前処理などにおいて、前記減肉部分（スパイク）が更に助長されることがある。これを修復せずに無電解めっき（蓋めっき）を行うと、減肉部分にめっきが成長せずボイドとなるなど、信頼性の点で大きな問題となる。このため、予め減肉部分を修復して配線を欠陥がない状態にした上で、無電解めっきを行うことにより、配線の内部にボイドが発生することを防止しつつ、配線の露出表面に保護膜（蓋）を形成することができる。
【００２６】
請求項１１に記載の発明は、表面が前記層間絶縁膜の表面と同一平面となるように前記保護膜を形成することを特徴とする請求項１０記載の半導体装置の製造方法である。これにより、表面をより平坦にして、絶縁膜形成、レジスト塗布及び露光によるビアやトレンチ等の形成等の後の工程を容易に行うことができる。
請求項１２に記載の発明は、層間絶縁膜に配線用の微細凹部を形成した基板の表面に配線材料を成膜して該配線材料を前記微細凹部内に埋込む成膜ユニットと、基板の表面に余剰に成膜された前記配線材料を除去し平坦化して前記配線材料からなる配線を形成する研磨ユニットと、前記研磨ユニットによる平坦化処理で前記配線の露出表面に形成された減肉部分を修復する修復ユニットを有することを特徴とする半導体装置の製造装置である。
【００２７】
請求項１３に記載の発明は、前記成膜ユニットは、電解めっきユニットまたは無電解めっきユニット、または両者の組合せからなることを特徴とする請求項１２記載の半導体装置の製造装置である。
請求項１４に記載の発明は、前記修復ユニットは、電解めっきユニットまたは無電解めっきユニットからなることを特徴とする請求項１２または１３記載の半導体装置の製造装置である。
【００２８】
請求項１５に記載の発明は、前記修復ユニットによって修復された配線の露出表面に保護膜を選択的に形成する無電解めっきユニットを更に有することを特徴とする請求項１２乃至１４のいずれかに記載の半導体装置の製造装置である。
請求項１６に記載の発明は、前記修復ユニットよる減肉部分の修復に先だって、前記配線の露出表面の、少なくとも周辺の一部をエッチング除去するエッチングユニットを更に有することを特徴とする請求項１２乃至１５のいずれかに記載の半導体装置の製造装置である。
【００２９】
請求項１７に記載の発明は、前記修復ユニットよって減肉部分を修復した基板に熱処理を施す熱処理ユニットを更に有することを特徴とする請求項１２乃至１６のいずれかに記載の半導体装置の製造装置である。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。この実施の形態は、半導体ウエハ等の基板の表面に設けた配線用の微細凹部に、配線材料としての銅を埋込んで銅層からなる配線を形成するようにした半導体装置の製造装置に適用した例を示しているが、銅以外の配線材料にも使用できることは勿論である。
【００３１】
図２は、本発明の実施の形態における半導体装置の製造装置の平面図を示す。図２に示すように、この基板処理装置は、例えばスミフボックス等の内部に多数の半導体ウエハ等の基板を収納した搬送ボックス１０を着脱自在な矩形状のハウジング１２を備えている。このハウジング１２の内部には、ロード・アンロードステーション１４と、このロード・アンロードステーション１４との間で基板を授受する走行自在な搬送ロボット１６が備えられている。そして、搬送ロボット１６を挟んで該搬送ロボット１６の一方の側には、埋込み用の成膜ユニットとしての電解めっきユニット１８、洗浄・乾燥ユニット２０、ベベルエッチング・裏面洗浄ユニット２２、エッチングユニット３６及び膜厚測定器２４が直列に配置され、他方の側には、熱処理（アニール）ユニット２６、前処理ユニット２８、保護膜形成用の無電解めっきユニット（蓋めっきユニット）３０、修復ユニット３２及び研磨ユニット３４が直列に配置されている。
【００３２】
ここで、ハウジング１２には遮光処理が施され、これによって、このハウジング１２内での以下の各工程を遮光状態で、つまり、配線に照明光等の光が当たることなく行えるようになっている。このように、配線に光が当たることを防止することで、例えば銅からなる配線に光が当たって光電位差が生じ、この光電位差によって配線が腐食してしまうことを防止することができる。
【００３３】
次に、このように構成された基板処理装置によって、図１（ａ）〜（ｄ）に示す、シード層６を形成した基板に銅配線を形成する一連の処理を、図３及び図４を更に参照して説明する。
【００３４】
先ず、表面にシード層６を形成した基板Ｗを搬送ボックス１０から一枚ずつ取出し、ロード・アンロードステーション１４に搬入する。そして、このロード・アンロードステーション１４に搬入した基板Ｗを搬送ロボット１６で膜厚測定器２４に搬送し、この膜厚測定器２４でイニシャル膜厚（シード層６の膜厚）を測定し、しかる後、必要に応じて、基板を反転させて電解めっきユニット（成膜ユニット）１８に搬送する。この電解めっきユニット１８で、図１（ｂ）に示すように、基板Ｗの表面に銅層７を堆積させて、銅の埋込みを行う。
【００３５】
この例では、１台の電解めっきユニット１８で成膜ユニットを構成し、同じめっき液を使用して、当初は電流密度を落として寸法が小さい部分に銅を埋込み、それらの埋込みが終わったところで電流密度を上げ、これによって、寸法が大きい部分に銅を短い時間で埋込むようにしている。
【００３６】
なお、電解めっきユニットと無電解めっきユニットで成膜ユニットを構成してもよく、まためっきユニットとスパッタリングユニットやＣＶＤユニットとを任意に組合せて成膜ユニットを構成しても良い。この場合、表面にシード層６が形成されていない基板を搬入し、この基板の表面に、無電解めっきユニット、スパッタリングユニットまたはＣＶＤユニットでシード層を形成するようにすることもできる。
【００３７】
そして、この銅層７を形成した基板を、搬送ロボット１６で洗浄・乾燥ユニット２０に搬送して、基板Ｗの純水による洗浄を行ってスピン乾燥させるか、または電解めっきユニット１８にスピン乾燥機能が備えられている場合には、この電解めっきユニット１８で基板Ｗのスピン乾燥（液切り）を行って、この乾燥後の基板をベベルエッチング・裏面洗浄ユニット２２に搬送する。
【００３８】
このベベルエッチング・裏面洗浄ユニット２２では、基板Ｗのベベル（エッジ）部に付着した不要な銅をエッチング除去すると同時に、基板の裏面を純水等で洗浄し、しかる後、前述と同様に、搬送ロボット１６で洗浄・乾燥ユニット２０に搬送して、基板Ｗの純水による洗浄を行ってスピン乾燥させるか、またはベベルエッチング・裏面洗浄ユニット２２にスピン乾燥機能が備えられている場合には、このベベルエッチング・裏面洗浄ユニット２２で基板Ｗのスピン乾燥を行って、この乾燥後の基板を、搬送ロボット１６で熱処理ユニット２６に搬送する。
【００３９】
この熱処理ユニット２６で基板Ｗの熱処理（アニール）を行う。そして、この熱処理後の基板Ｗを搬送ロボット１６で膜厚測定器２４に搬送し、ここで銅の膜厚を測定し、この測定結果と前述のイニシャル膜厚の測定結果との差から、銅層７（図１（ｂ）参照）の膜厚を求め、この測定後の膜厚によって、例えば次に基板に対するめっき時間を調整し、また膜厚が不足する場合には、再度めっきによる銅の追加の成膜を行う。そして、この膜厚測定後の基板Ｗを、搬送ロボット１６により研磨ユニット３４に搬送する。
【００４０】
この研磨ユニット３４で、図１（ｃ）に示すように、基板Ｗの表面に堆積した不要な銅層７、シード層６及びバリア層５を研磨除去して、基板Ｗの表面を平坦化する。これにより、図１（ｃ）に示すように、絶縁膜（層間絶縁膜）２の内部にシード層６と銅層７からなる配線（銅配線）８を形成する。この時、例えば、膜厚や基板の仕上がり具合をモニタで検査し、このモニタで終点（エンドポイント）を検知した時に、研磨を終了する。そして、この研磨後の基板Ｗを搬送ロボット１６で洗浄・乾燥ユニット２０に搬送し、この洗浄・乾燥ユニット２０で基板表面を薬液で洗浄（後処理）し、更に純水で洗浄（リンス）し乾燥させる。
【００４１】
この例では、化学酸化剤による酸化と砥粒による物理的除去を組合せた化学機械的研磨（ＣＭＰ）により基板Ｗの表面を平坦化するようにした例を示している。つまり、例えば、先ず銅の研磨速度がバリア材料に対して相対的に高いスラリー並びに研磨条件で埋込み部分以外に形成された銅層７を除去し、次いでバリア材料の研磨速度が銅に対して相対的に高いスラリー並びに研磨条件で埋込み部分以外に形成されたバリア層５を除去するというように研磨条件を複数段に分けて研磨している。なお、化学機械的研磨にあっては、固定砥粒による方法や、砥粒を使わない方法も含まれる。
【００４２】
なお、化学機械的研磨の代わりに、電解によるアノード酸化と砥粒による物理的除去を組合せた複合電解研磨法、あるいは電解によるアノード酸化と薬液の化学作用等を組合せた電解研磨法、更にはこれらを任意に組合せて基板の表面を平坦化するようにしていもよい。
【００４３】
このように、化学機械的研磨等により基板Ｗの表面を研磨して平坦化し、更に後洗浄する際、基板表面に配線材料の銅とバリア材料が共存する状態になると、研磨中あるいは後洗浄中に両者間に生ずる電位差等により、例えばバリア材料と境界を接する銅配線部分が腐食を受け、図４（ａ）に示すように、バリア層５と銅配線８との界面に局部的な減肉部分（スパイク）４０が形成されることがある。このように、銅配線８に減肉部分４０が形成されると、配線抵抗の上昇や、配線材料とその上に形成される膜との密着性不良など、半導体装置の信頼性を大きく損ねる原因となる。
【００４４】
特に、デザインルールの微細化、例えば絶縁膜（層間絶縁膜）２に形成された配線溝（配線用凹部）４の幅Ｌが０．１μｍを下回る世代に併せて研磨方法が改善されて過研磨が減少するようになると、これまで隠れていた腐食減肉が表面化し信頼性に影響を与えるようになる。また、下記のように、無電解めっきにより、配線の表面に高融点金属からなる保護膜（蓋）を選択的に成膜して配線を保護する際、この無電解めっきの処理条件によっては、この腐食減肉が更に助長されることがある。
【００４５】
そこで、この例では、銅配線８の表面に形成された薄肉部分４０を修復するようにしている。つまり、平坦化後に後洗浄してリンスした基板を、搬送ロボット１６でエッチングユニット３６に搬送し、このエッチングユニット３６で、基板Ｗの表面をエッチングする。これによって、図４（ｂ）に示すように、減肉部分４０の形状を緩和する。このように、減肉部分４０の修復処理に先だって、銅配線８の、少なくとも周辺の一部をエッチングなどで除去し減肉部分４０の形状を緩和することで、修復処理を容易にすることができる。このエッチングは、任意に行われる。
【００４６】
しかる後、エッチング後の基板を搬送ロボット１６で洗浄・乾燥ユニット２０に搬送して、基板Ｗの純水による洗浄を行ってスピン乾燥させるか、またはエッチングユニット３６にスピン乾燥機能が備えられている場合には、このエッチングユニット３６で基板Ｗのスピン乾燥を行って、この乾燥後の基板を、搬送ロボット１６で修復ユニット３２に搬送する。
【００４７】
この修復ユニット３２は、この例では、無電解めっきユニットで構成されており、この修復ユニット（無電解めっきユニット）３２で、銅配線８の表面に銅無電解めっきを施すことで、図４（ｃ）に示すように、銅配線８の表面の、主に減肉部分４０に銅修復膜４２を選択的に形成する。これによって、減肉部分４０を銅修復膜４２で埋め、同時にこの表面が基板Ｗの表面と同一平面となるようにして、減肉部分４０を修復する。
【００４８】
この時、例えば無電解めっき中に減肉部分４０以外の銅配線８の表面を研磨布のようなもので擦り、修復すべき部分以外へのめっきの析出を抑制するなどの処理を併用することで、選択性を更に高めることができる。
【００４９】
なお、この例では、修復ユニット３２を無電解めっきユニットで構成した例を示しているが、電解めっきユニットで構成するようにしてもよい。このように、電解めっきユニットで修復ユニット３２を構成した場合では、埋込み性の良い添加剤を選択することにより、減肉部分から配線材料を析出させて減肉部分を修復することができる。また、電解めっきでは、配線をカソード分極する必要があるが、例えば基板上の各チップにあるパッド部分にコンタクトをとって給電するようにすることができる。
【００５０】
研磨や後洗浄などの平坦化処理によって配線の露出表面に形成された減肉部分を修復する方法は、主に減肉部分のみに配線材料を成膜することができるものである必要があるが、無電解めっきまたは電解めっきは、この要求に応えることができ、しかもこれらの方法は、溶液中で行うウェットプロセスであるので、同一装置内で研磨や後洗浄に引き続いて行う場合に整合性を取りやすい。
【００５１】
次に、減肉部分４０を修復した基板を、前述のように、搬送ロボット１６で洗浄・乾燥ユニット２０に搬送し、必要に応じて、基板Ｗの純水による洗浄を行ってスピン乾燥させるか、または修復ユニット３２にスピン乾燥機能が備えられている場合には、この修復ユニット３２で基板Ｗのスピン乾燥（液切り）を行って、この乾燥後の基板を搬送ロボット１６で熱処理ユニット２６に搬送する。
【００５２】
この熱処理ユニット２６で基板Ｗの熱処理（アニール）を行う。このように基板に熱処理を加えることにより、非修復部分である銅配線８と修復部分である銅修復膜４２の密着性を改善するとともに、配線としての膜質を向上させることができる。この熱処理は、任意に行われる。
【００５３】
そして、この熱処理後の基板Ｗを搬送ロボット１６で前処理ユニット２８に搬送し、この前処理ユニット２８で、例えば基板表面へのＰｄ触媒の付着や、基板の露出表面に付着した酸化膜の除去等の少なくとも一方のめっき前処理を行う。そして、このめっき前処理後の基板を、前述のように、搬送ロボット１６で洗浄・乾燥ユニット２０に搬送して、基板Ｗの純水による洗浄を行ってスピン乾燥させるか、または前処理ユニット２８にスピン乾燥機能が備えられている場合には、この前処理ユニット２８で基板Ｗのスピン乾燥（液切り）を行って、この乾燥後の基板を搬送ロボット１６で、保護膜形成用の無電解めっきユニット（蓋めっきユニット）３０に搬送する。
【００５４】
この無電解めっきユニット３０で、図１（ｄ）に示すように、露出した銅配線８の表面に、例えば無電解Ｃｏ−Ｗ−Ｐめっきを施して、銅配線８の外部への露出表面に、Ｃｏ−Ｗ−Ｐ合金膜からなる保護膜（蓋）９を選択的に形成して銅配線８を保護膜９で保護する。この保護膜９の膜厚は、０．１〜５００ｎｍ、好ましくは、１〜２００ｎｍ、更に好ましくは、１０〜１００ｎｍ程度である。この時、例えば、保護膜９の膜厚をモニタして、この膜厚が所定の値に達した時、つまり終点（エンドポイント）を検知した時に、無電解めっきを終了する。
【００５５】
このように、予め減肉部分４０を修復した状態で、銅配線８の表面に、Ｃｏ−Ｗ−Ｐ合金膜からなる保護膜（蓋）９を選択的に形成することで、図４（ｄ）に示すように、銅配線８の表面に、銅配線８の内部にボイドが生じることを防止しつつ、保護膜９を形成することができる。これによって、配線としての信頼性を向上させ、しかも配線の抵抗が増加してしまうことを防止することができる。
【００５６】
そして、無電解めっきが終了した基板を、搬送ロボット１６で洗浄・乾燥ユニット２０に搬送し、この洗浄・乾燥ユニット２０で基板表面を薬液で洗浄し、更に純水で洗浄（リンス）した後、高速回転させてスピン乾燥させる。そして、このスピン乾燥後の基板Ｗを搬送ロボット１６でロード・アンロードステーション１４を経由して搬送ボックス１０内に戻す。
【００５７】
なお、上記の例では、基板の表面にエッチング処理を施して、減肉部分の形状を緩和した後、減肉部分を修復するようにした例を示している。減肉部分の形状や深さ等によっては、エッチング処理を施すことなく、つまり、図５に示すように、減肉部分４０をそのままにした状態で、銅配線８の表面に銅修復膜４２を形成して、減肉部分４０を修復するようにしてもよい。
【００５８】
また、図６（ａ）に示すように、基板表面のエッチング処理に際して、銅配線８の表面が凹状になるように、つまり中央部の方が外周部に比較してエッチング量が多くなるようにしたエッチングを行い、しかる後、図６（ｂ）に示すように、この銅配線８の表面に銅修復膜４２を形成して、減肉部分４０を修復するようにしてもよい。これにより、減肉部分の修復の信頼性を高めることができる。
【００５９】
更に、図７（ａ）に示すように、基板表面のエッチング処理に際して、銅配線８を、銅修復膜４２の膜厚及び保護膜９の膜厚の合計の大きさに見合った深さまでエッチング除去し、図７（ｂ）に示すように、銅配線の表面に銅修復膜４２を形成して減肉部分を修復し、しかる後、図７（ｃ）に示すように、この銅修復膜４２の表面に、保護膜９を該保護膜９の表面が層間絶縁膜２の表面と同一平面となるように形成するようにしてもよい。このように、保護膜９の表面が層間絶縁膜２の表面と同一平面となるようにして、表面をより平坦にすることで、絶縁膜形成、レジスト塗布及び露光によるビアやトレンチ等の形成等の後の工程を容易となすことができる。
上記の例は、配線材料として、銅を使用した例を示しているが、銅の他に、銅合金、銀、銀合金、タングステンまたはタングステン合金等を使用しても良い。
【００６０】
【発明の効果】
以上詳細に説明したように、本発明によれば、ダマシンプロセスによって配線を形成する際の平坦化に伴って配線の露出表面に形成された減肉部分を修復し、この減肉部分を修復した基板に対して、次工程の処理を施すことで、欠陥の少ない埋込み配線を形成して、信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【図１】半導体装置における配線形成例を工程順に示す図である。
【図２】本発明の実施の形態における半導体装置の製造装置の平面図である。
【図３】図２に示す半導体装置の製造装置における処理フロー図である。
【図４】減肉部分が形成された基板の該減肉部分の修復を行って保護膜を形成するまでの一例を工程順に示す断面図である。
【図５】減肉部分が形成された基板の該減肉部分の修復の他の例を示す断面図である。
【図６】減肉部分が形成された基板の該減肉部分の修復の更に他の例を工程順に示す断面図である。
【図７】減肉部分が形成された基板の該減肉部分の修復の更に他の例を工程順に示す断面図である。
【符号の説明】
２絶縁膜（層間絶縁膜）
３コンタクトホール
４配線溝
６シード層
７銅層
８配線（銅配線）
９保護膜
１０搬送ボックス
１６搬送ロボット
１８電解めっきユニット（成膜ユニット）
２０洗浄・乾燥ユニット
２２ベベルエッチング・裏面洗浄ユニット
２４膜厚測定器
２６熱処理ユニット
２８前処理ユニット
３０無電解めっきユニット（蓋めっきユニット）
３２修復ユニット（無電解めっきユニット）
３４研磨ユニット
３６エッチングユニット
４０減肉部分
４２銅修復膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device and an apparatus thereof, and in particular, in a fine recess for wiring such as a wiring groove or a contact hole formed in advance in an interlayer insulating film formed on a substrate surface such as a semiconductor wafer, aluminum, BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device and a device for forming a buried wiring on a substrate surface by embedding a wiring material (conductor metal) made of copper, silver or an alloy thereof, and then removing and planarizing excess metal. .
[0002]
[Prior art]
As a wiring formation process of a semiconductor device, a so-called damascene process in which a wiring material (conductor metal) is embedded in a wiring groove or a contact hole is used. Specifically, a barrier layer (TiN, TaN, WN, etc.) for preventing diffusion of wiring material into the interlayer insulating film is formed in a wiring groove or contact hole previously formed in the interlayer insulating film by a sputtering method or An extra metal and barrier layer formed on the interlayer insulating film after being formed by a CVD method and then embedding a metal such as aluminum and recently copper or silver by a sputtering method, a CVD method or a plating method. This is a method of forming a buried wiring by removing and flattening by a method such as chemical mechanical polishing (CMP).
[0003]
In this type of wiring, after planarization, the surface of the metal wiring is exposed to the outside, and when an embedded wiring is further formed thereon, the exposed metal wiring and the upper interlayer insulating film It is necessary to solve various problems such as ensuring adhesion to the wiring, preventing diffusion of the wiring metal material to the interlayer insulating film, and preventing damage to the wiring material in the interlayer insulating film etching process for forming the via hole.
[0004]
For this reason, an insulating film such as SiN or SiC is formed on the entire surface of the substrate including the metal wiring by a CVD method or the like, and a method for dealing with these problems is performed. However, this type of insulating film generally has a relatively high dielectric constant, which is contrary to the direction of lowering the dielectric constant of the interlayer insulating film accompanying miniaturization. Therefore, for example, in the design rule where the wiring size is 0.1 μm or less, in order to improve the reliability of the semiconductor device while maintaining the direction of lowering the dielectric constant, the bonding with a wiring material such as copper or silver is strong, In addition, a method of protecting the wiring by selectively forming and covering a protective film made of cobalt, nickel, or an alloy thereof having high conductivity on the surface of the wiring by electroless plating has been proposed. .
[0005]
FIG. 1A to FIG. 1D show examples of copper wiring formation in a semiconductor device in the order of steps. First, as shown in FIG. 1A, the conductivity on a semiconductor substrate 1 on which a semiconductor element is formed. On the layer 1a, for example SiO ₂ An insulating film (interlayer insulating film) 2 such as an oxide film or a low-K material film made of is deposited, and a contact hole 3 as a fine recess for wiring is formed inside the insulating film 2 by, for example, lithography / etching technique. A wiring groove 4 is formed, a barrier layer 5 made of TaN or the like is formed thereon, and a seed layer 6 as a power feeding layer for electrolytic plating is formed thereon by sputtering or the like.
[0006]
Then, as shown in FIG. 1B, copper is plated on the surface of the substrate W to fill the contact holes 3 and the wiring grooves 4 of the substrate W with copper, and the copper layer 7 on the insulating film 2. To deposit. Thereafter, the barrier layer 5, the seed layer 6 and the copper layer 7 on the insulating film 2 are removed by chemical mechanical polishing (CMP) or the like, and the surface of the copper layer 7 filled in the contact hole 3 and the wiring groove 4 is obtained. And the surface of the insulating film 2 are substantially flush. Thereby, as shown in FIG. 1C, a wiring (copper wiring) 8 composed of the seed layer 6 and the copper layer 7 is formed inside the insulating film 2.
[0007]
Next, as shown in FIG. 1D, electroless plating is performed on the surface of the substrate W, and a protective film 9 made of a Co alloy, Ni alloy or the like is selectively formed on the surface of the copper wiring 8, Thus, the surface of the copper wiring 8 is covered and protected by the protective film 9.
[0008]
[Problems to be solved by the invention]
Conventionally, in this type of wiring, for example, copper wiring using copper as a wiring material, when planarizing by chemical mechanical polishing or the like, first, a slurry having a relatively high copper polishing rate relative to the barrier material and Removing the copper layer formed outside the buried portion under the polishing conditions, and then removing the slurry having a relatively high polishing rate of the barrier material relative to copper and the barrier layer formed outside the buried portion under the polishing conditions; Embedded wiring is formed. At this time, particularly when copper and barrier material of the wiring material coexist on the substrate surface, for example, the copper wiring portion in contact with the barrier material is corroded due to a potential difference generated between the two during polishing or post-cleaning. , May cause local thinning (sometimes called spikes). Such corrosion thinning causes the reliability of the semiconductor device to be greatly impaired, such as an increase in wiring resistance and poor adhesion between the wiring material and the film formed thereon.
[0009]
The relatively large corrosion thinning in the flattening process has already been overcome by the selection of the slurry and the improvement of the cleaning method. On the other hand, small corrosion thinning (spike) was not a problem because it was hidden by overpolishing of the copper layer by dishing or erosion. However, if refinement of design rules, for example, the generation of wiring size is less than 0.1μm, and the polishing method is improved and overpolishing is reduced, the hidden thinning of corrosion will surface and improve reliability. It comes to influence. In addition, when a protective film (lid) made of a refractory metal is selectively formed on the surface of the wiring by electroless plating to protect the wiring, depending on the processing conditions of the electroless plating, this corrosion thinning may occur. It may be further encouraged.
[0010]
By further improving the polishing and cleaning conditions or the electroless plating process for forming the protective film, it is possible to reduce the influence of this corrosion thinning, but it is difficult to completely eliminate the influence. For this reason, it has been desired to develop a method capable of repairing such corrosion thinning and then proceeding to the next process.
[0011]
The present invention has been made in view of the above circumstances, and repairs the corrosion thinning of the wiring material that occurs on the exposed surface of the wiring in the planarization step when forming the embedded wiring by the damascene process, thereby improving the yield of the semiconductor device. It is an object of the present invention to provide a method of manufacturing a semiconductor device and an apparatus thereof.
[0012]
[Means for Solving the Problems]
According to the first aspect of the present invention, there is provided a substrate in which a fine recess for wiring is formed on an interlayer insulating film provided on the surface, a wiring material is formed on the surface of the substrate, and the wiring material is placed in the fine recess. Embedding and removing the wiring material formed excessively on the surface of the substrate and flattening to form a wiring made of the wiring material, and repairing the thinned portion formed on the exposed surface of the wiring in the planarization process This is a semiconductor device.
Thus, by repairing the thinned portion formed on the exposed surface of the wiring along with the planarization, a buried wiring with few defects can be formed, and a highly reliable semiconductor device can be manufactured.
[0013]
The invention according to claim 2 is the method for manufacturing a semiconductor device according to claim 1, wherein a minimum dimension of the fine concave portion for wiring is 0.1 μm or less.
When the wiring design rule is a generation of 0.1 μm or less, over-polishing of the copper layer due to dishing or erosion is reduced by the improvement of the planarization process, and the influence of the thinned portion cannot be ignored. In addition, in the process of forming a protective layer (lid) by electroless plating, which is expected to be applied in this generation or later, the thinned portion may be further promoted. From these points, in order to manufacture a highly reliable semiconductor device with a minimum dimension of the fine concave portion for wiring of 0.1 μm or less, a repairing process for the thinned portion is indispensable.
[0014]
According to a third aspect of the present invention, in the method for manufacturing a semiconductor device according to the first or second aspect, the reduced thickness portion formed on the exposed surface of the wiring portion is repaired by electroless plating or electrolytic plating. It is.
The method of repairing the thinned portion formed on the exposed surface of the wiring by the planarization process such as polishing or post-cleaning needs to be able to form the wiring material mainly only on the thinned portion. As such, electroless plating or electrolytic plating can be considered. In addition, since these methods are wet processes performed in a solution, it is easy to achieve consistency when performed following polishing and post-cleaning in the same apparatus.
[0015]
According to the electroless plating, the thinned portion can be repaired by selectively depositing the wiring material only on the surface of the wiring. In electroplating, by selecting an additive with good embedding properties, it is possible to restore the thinned portion by depositing the wiring material from the thinned portion. In electroplating, it is necessary to cathodically polarize the wiring. For example, there is a method of supplying power by making contact with a pad portion of each chip on the substrate.
In these cases, for example, the surface of the wiring other than the thinned portion is rubbed with something like a polishing cloth during the plating, and the treatment such as suppressing the deposition of the plating on the portion other than the portion to be repaired is used to further improve the selectivity. Can be increased.
[0016]
According to a fourth aspect of the present invention, at least a part of the periphery of the exposed surface of the wiring is removed by etching prior to the repair of the thinned portion. A method for manufacturing a semiconductor device.
Thus, prior to the repair of the thinned portion, the repair process can be facilitated by removing a part of the periphery of the wiring material by etching or the like to relax the shape of the thinned portion.
[0017]
The invention according to claim 5 is the method of manufacturing a semiconductor device according to any one of claims 1 to 4, wherein the substrate is subjected to heat treatment after the reduced thickness portion is repaired.
Thus, by applying heat treatment to the substrate, the adhesion between the repaired portion and the non-restored portion can be improved and the film quality can be improved.
[0018]
According to a sixth aspect of the present invention, in the semiconductor device according to any one of the first to fifth aspects, the wiring material is formed by a sputtering method, a CVD method, a plating method, or a combination thereof. It is a manufacturing method.
When embedding a wiring material in a fine recess for wiring formed in an interlayer insulating film, first, a barrier layer is formed by sputtering, and then wiring is formed by sputtering, CVD, plating, or a combination thereof. Material embedding can be performed. Which of these methods is adopted is determined by the type of wiring material, design rules, and the like.
[0019]
The semiconductor device according to any one of claims 1 to 5, wherein the wiring material is formed by a method including a plating method in which the plating conditions are changed to two or more. It is a manufacturing method of an apparatus.
[0020]
After the barrier layer is formed, when the wiring material is embedded in the fine recesses by a plating method, reliable embedding can be performed by changing the plating conditions at least two or more. For example, when a wiring material is directly embedded in a fine recess formed with a barrier layer by a plating method, first, a power feeding layer is formed by electroless plating, and then the electrolytic plating is performed using the power feeding layer as a seed layer. The plating method itself and the plating solution, such as the method of embedding by electroplating using a high-resistance plating solution and then embedding by electroplating using a low-resistance plating solution There are ways to do this. Even if a power feeding layer is formed on the barrier layer by sputtering or CVD, and the wiring material is embedded by electrolytic plating with the same plating solution using this power feeding layer as a seed layer, the current density is initially reduced. In some cases, the current condition is changed such that a portion having a small size is embedded, and when the embedding is completed, the current density is increased and a portion having a large size is embedded in a short time. In any case, it is difficult to embed in one condition in the plating method, and it is preferable to embed by selecting a plurality of conditions.
[0021]
The invention according to claim 8 is the method for manufacturing a semiconductor device according to claim 1, wherein the wiring material is made of aluminum, copper, silver, or an alloy thereof.
Examples of the wiring material used include aluminum, copper, silver, and alloys thereof. In particular, copper, silver, or an alloy thereof is used as a design rule with a wiring size of 0.1 μm or less, and copper is currently the mainstream.
[0022]
The invention according to claim 9 is characterized in that the wiring material is flattened by a chemical mechanical polishing method, a composite electrolytic polishing method, an electrolytic polishing method, or a combination thereof. A method for manufacturing a semiconductor device.
[0023]
As a method for planarizing the wiring material, a chemical mechanical polishing method combining oxidation by a chemical oxidant and physical removal by abrasive grains, a composite electropolishing method combining anodic oxidation by electrolysis and physical removal by abrasive grains, or There is an electropolishing method that combines anodic oxidation by electrolysis and chemical action of chemicals. In the chemical mechanical polishing method, for example, first, a slurry in which the polishing rate of copper is relatively high with respect to the barrier material and a copper layer formed on the polishing conditions other than the embedded portion are removed, and then the polishing rate of the barrier material is set to copper. In contrast, polishing is performed in a plurality of stages, such as removing the barrier layer formed in areas other than the embedded portion under relatively high slurry and polishing conditions, and forming embedded wiring. Also, after removing highly conductive copper by the composite electropolishing method or electrolytic polishing method, the barrier layer portion is subjected to chemical mechanical polishing with slurry and polishing conditions in which the polishing rate of the barrier material is relatively high with respect to copper. Then, the embedded wiring may be formed by combining polishing methods such as forming the embedded wiring. In chemical mechanical polishing, a method using fixed abrasive grains and a method using no abrasive grains are also included. Further, following these flattening processes, a repair process for the thinned portion generated in the flattening process may be performed.
[0024]
The invention according to claim 10 is characterized in that after the thinned portion formed on the exposed surface of the wiring is repaired, a protective film is selectively formed on the exposed surface of the wiring by electroless plating. 10. A method for manufacturing a semiconductor device according to any one of 1 to 9.
[0025]
When the protective film (lid) made of a refractory metal material is selectively formed by electroless plating to protect the wiring, the thinning portion (spike) is further promoted in the pretreatment of plating. There is. When electroless plating (cover plating) is performed without repairing this, plating does not grow on the thinned portion, resulting in a void, which is a serious problem in terms of reliability. For this reason, the thinned part is repaired in advance to make the wiring free of defects, and then electroless plating is performed to prevent the generation of voids inside the wiring while protecting the exposed surface of the wiring. A membrane (lid) can be formed.
[0026]
The invention according to claim 11 is the method for manufacturing a semiconductor device according to claim 10, wherein the protective film is formed so that the surface thereof is flush with the surface of the interlayer insulating film. Thereby, the surface can be flattened, and subsequent processes such as formation of an insulating film, resist application, and formation of vias and trenches by exposure can be easily performed.
According to a twelfth aspect of the present invention, there is provided a film forming unit for forming a wiring material on a surface of a substrate in which a fine concave portion for wiring is formed in an interlayer insulating film and embedding the wiring material in the fine concave portion; A polishing unit that forms a wiring made of the wiring material by removing and planarizing the wiring material excessively formed on the surface, and a thinned portion formed on the exposed surface of the wiring by the planarization treatment by the polishing unit And a repair unit for repairing the semiconductor device.
[0027]
A thirteenth aspect of the present invention is the semiconductor device manufacturing apparatus according to the twelfth aspect, wherein the film forming unit comprises an electrolytic plating unit, an electroless plating unit, or a combination of both.
The invention according to claim 14 is the semiconductor device manufacturing apparatus according to claim 12 or 13, wherein the repair unit comprises an electrolytic plating unit or an electroless plating unit.
[0028]
The invention described in claim 15 further includes an electroless plating unit that selectively forms a protective film on the exposed surface of the wiring repaired by the repair unit. It is a manufacturing apparatus of the described semiconductor device.
The invention described in claim 16 further comprises an etching unit for etching and removing at least a part of the periphery of the exposed surface of the wiring prior to the repair of the thinned portion by the repair unit. A semiconductor device manufacturing apparatus according to any one of claims 15 to 15.
[0029]
The semiconductor device manufacturing apparatus according to any one of claims 12 to 16, further comprising a heat treatment unit that heat-treats the substrate having the reduced thickness portion repaired by the repair unit. It is.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below. This embodiment is applied to a semiconductor device manufacturing apparatus in which wiring as a wiring material is formed by embedding copper as a wiring material in a fine concave portion for wiring provided on the surface of a substrate such as a semiconductor wafer. Of course, it can be used for wiring materials other than copper.
[0031]
FIG. 2 is a plan view of the semiconductor device manufacturing apparatus according to the embodiment of the present invention. As shown in FIG. 2, the substrate processing apparatus includes a rectangular housing 12 in which a transfer box 10 in which a plurality of substrates such as semiconductor wafers are housed can be attached and detached, for example, in a smiff box or the like. Inside the housing 12, there are provided a load / unload station 14 and a travelable transfer robot 16 that exchanges substrates between the load / unload station 14. On one side of the transfer robot 16 with the transfer robot 16 in between, an electrolytic plating unit 18 as a film forming unit for embedding, a cleaning / drying unit 20, a bevel etching / back surface cleaning unit 22, an etching unit 36, and A film thickness measuring device 24 is arranged in series, and on the other side, a heat treatment (annealing) unit 26, a pretreatment unit 28, an electroless plating unit (lid plating unit) 30 for forming a protective film, a repair unit 32, and a polishing Units 34 are arranged in series.
[0032]
Here, the housing 12 is subjected to a light shielding process, whereby the following steps in the housing 12 can be performed in a light-shielded state, that is, without light such as illumination light hitting the wiring. . In this way, by preventing light from being applied to the wiring, it is possible to prevent a light potential difference from being applied to the wiring made of, for example, copper, and corrosion of the wiring due to this light potential difference.
[0033]
Next, a series of processes for forming the copper wiring on the substrate on which the seed layer 6 is formed, shown in FIGS. 1A to 1D, by the substrate processing apparatus configured as described above, are shown in FIGS. Further description will be made with reference to FIG.
[0034]
First, the substrates W having the seed layer 6 formed on the surface are taken out one by one from the transport box 10 and loaded into the load / unload station 14. Then, the substrate W carried into the load / unload station 14 is transported to the film thickness measuring device 24 by the transport robot 16, and the initial film thickness (the film thickness of the seed layer 6) is measured by the film thickness measuring device 24, Thereafter, the substrate is reversed and conveyed to the electrolytic plating unit (film forming unit) 18 as necessary. In this electrolytic plating unit 18, as shown in FIG. 1B, a copper layer 7 is deposited on the surface of the substrate W, and copper is embedded.
[0035]
In this example, a film forming unit is constituted by one electrolytic plating unit 18 and the same plating solution is used. At first, copper is embedded in a portion having a small size by reducing the current density. By increasing the current density, copper is buried in a portion having a large dimension in a short time.
[0036]
The film forming unit may be constituted by an electroplating unit and an electroless plating unit, or the film forming unit may be constituted by arbitrarily combining a plating unit and a sputtering unit or a CVD unit. In this case, a substrate on which the seed layer 6 is not formed can be carried in, and a seed layer can be formed on the surface of the substrate by an electroless plating unit, a sputtering unit, or a CVD unit.
[0037]
Then, the substrate on which the copper layer 7 is formed is transported to the cleaning / drying unit 20 by the transport robot 16, and the substrate W is cleaned with pure water and spin-dried, or the electrolytic plating unit 18 has a spin-drying function. Is provided, the electrolytic plating unit 18 performs spin drying (liquid draining) of the substrate W, and transports the dried substrate to the bevel etching / back surface cleaning unit 22.
[0038]
In this bevel etching / back surface cleaning unit 22, unnecessary copper adhering to the bevel (edge) portion of the substrate W is removed by etching, and at the same time, the back surface of the substrate is cleaned with pure water or the like. When the robot 16 transports the substrate W to the cleaning / drying unit 20 and cleans the substrate W with pure water for spin drying, or when the bevel etching / back surface cleaning unit 22 has a spin drying function, The substrate W is spin-dried by the bevel etching / back surface cleaning unit 22, and the dried substrate is transported to the heat treatment unit 26 by the transport robot 16.
[0039]
The heat treatment unit 26 performs heat treatment (annealing) of the substrate W. And the board | substrate W after this heat processing is conveyed to the film thickness measuring device 24 with the conveyance robot 16, and the film thickness of copper is measured here, From the difference between this measurement result and the measurement result of the above-mentioned initial film thickness, The film thickness of the layer 7 (see FIG. 1 (b)) is obtained, and the plating time for the substrate is adjusted next, for example, according to the film thickness after the measurement. Perform additional film formation. Then, the substrate W after the film thickness measurement is transferred to the polishing unit 34 by the transfer robot 16.
[0040]
With this polishing unit 34, as shown in FIG. 1C, the unnecessary copper layer 7, seed layer 6 and barrier layer 5 deposited on the surface of the substrate W are removed by polishing to flatten the surface of the substrate W. . Thereby, as shown in FIG. 1C, a wiring (copper wiring) 8 composed of the seed layer 6 and the copper layer 7 is formed inside the insulating film (interlayer insulating film) 2. At this time, for example, the film thickness and the finish of the substrate are inspected by a monitor, and when the end point is detected by this monitor, the polishing is finished. Then, the polished substrate W is transported to the cleaning / drying unit 20 by the transport robot 16, and the substrate surface is cleaned with chemicals (post-processing) by the cleaning / drying unit 20 and further cleaned with pure water (rinse). dry.
[0041]
In this example, the surface of the substrate W is planarized by chemical mechanical polishing (CMP) in which oxidation by a chemical oxidant and physical removal by abrasive grains are combined. That is, for example, first, the slurry having a copper polishing rate relatively high with respect to the barrier material and the copper layer 7 formed on the polishing conditions other than the buried portion are removed, and then the polishing rate of the barrier material is relatively low with respect to copper The polishing conditions are divided into a plurality of stages such that the barrier layer 5 formed on the portion other than the buried portion is removed under high slurry and polishing conditions. In chemical mechanical polishing, a method using fixed abrasive grains and a method using no abrasive grains are also included.
[0042]
In place of chemical mechanical polishing, a composite electrolytic polishing method that combines anodic oxidation by electrolysis and physical removal by abrasive grains, or an electrolytic polishing method that combines anodic oxidation by electrolysis and chemical action of chemicals, and more Any combination of these may be used to planarize the surface of the substrate.
[0043]
In this way, when the surface of the substrate W is polished and flattened by chemical mechanical polishing or the like, and after the post-cleaning, if the wiring material copper and the barrier material coexist on the substrate surface, the polishing or post-cleaning is in progress Due to the potential difference between the two, for example, the copper wiring portion in contact with the barrier material is corroded, and local thinning occurs at the interface between the barrier layer 5 and the copper wiring 8 as shown in FIG. A portion (spike) 40 may be formed. As described above, when the thinned portion 40 is formed in the copper wiring 8, the reliability of the semiconductor device is greatly deteriorated such as an increase in wiring resistance and a poor adhesion between the wiring material and the film formed thereon. It becomes.
[0044]
In particular, the polishing method has been improved in line with the generation of finer design rules, for example, generations in which the width L of the wiring groove (wiring recess) 4 formed in the insulating film (interlayer insulating film) 2 is less than 0.1 μm. As the thickness decreases, the thinning of corrosion that has been concealed will surface and affect reliability. Also, as described below, when a protective film (lid) made of a refractory metal is selectively formed on the surface of the wiring by electroless plating to protect the wiring, depending on the processing conditions of this electroless plating, This corrosion thinning may be further promoted.
[0045]
Therefore, in this example, the thin portion 40 formed on the surface of the copper wiring 8 is repaired. That is, the substrate cleaned after the planarization and rinsed is transferred to the etching unit 36 by the transfer robot 16, and the surface of the substrate W is etched by the etching unit 36. Thereby, as shown in FIG.4 (b), the shape of the thinning part 40 is relieve | moderated. As described above, prior to the repair process of the thinned portion 40, the repair process can be facilitated by removing at least a part of the periphery of the copper wiring 8 by etching or the like and relaxing the shape of the thinned portion 40. it can. This etching is optionally performed.
[0046]
Thereafter, the etched substrate is transported to the cleaning / drying unit 20 by the transport robot 16 and the substrate W is cleaned with pure water and spin-dried, or the etching unit 36 has a spin-drying function. In this case, the substrate W is spin-dried by the etching unit 36 and the dried substrate is transported to the repair unit 32 by the transport robot 16.
[0047]
In this example, the repair unit 32 is composed of an electroless plating unit, and the repair unit (electroless plating unit) 32 performs copper electroless plating on the surface of the copper wiring 8, so that FIG. As shown in c), a copper repair film 42 is selectively formed mainly on the thinned portion 40 on the surface of the copper wiring 8. As a result, the thinned portion 40 is filled with the copper repair film 42, and at the same time, the thinned portion 40 is repaired so that the surface thereof is flush with the surface of the substrate W.
[0048]
At this time, for example, during the electroless plating, the surface of the copper wiring 8 other than the thinned portion 40 is rubbed with something like a polishing cloth, and a treatment such as suppressing the deposition of plating on the portion other than the portion to be repaired is used together Thus, the selectivity can be further increased.
[0049]
In this example, the repair unit 32 is configured by an electroless plating unit, but may be configured by an electroplating unit. Thus, in the case where the repair unit 32 is configured by an electrolytic plating unit, by selecting an additive with good embedding properties, it is possible to deposit the wiring material from the thinned portion and repair the thinned portion. In electroplating, it is necessary to cathodically polarize the wiring. For example, it is possible to supply power by contacting a pad portion of each chip on the substrate.
[0050]
The method of repairing the thinned portion formed on the exposed surface of the wiring by the flattening process such as polishing or post-cleaning needs to be able to mainly form the wiring material only on the thinned portion. Electroless plating or electrolytic plating can meet this requirement, and these methods are wet processes performed in a solution, so that consistency is achieved when polishing and post-cleaning are performed in the same apparatus. Easy to take.
[0051]
Next, the substrate with the reduced thickness portion 40 repaired is transported to the cleaning / drying unit 20 by the transport robot 16 as described above, and if necessary, the substrate W is cleaned with pure water and spin-dried. Alternatively, if the repair unit 32 has a spin drying function, the repair unit 32 spin-drys (liquid drains) the substrate W, and the dried substrate is transferred to the heat treatment unit 26 by the transport robot 16. Transport.
[0052]
The heat treatment unit 26 performs heat treatment (annealing) of the substrate W. By applying heat treatment to the substrate in this way, it is possible to improve the adhesion between the copper wiring 8 which is a non-repaired portion and the copper repair film 42 which is a repaired portion, and the film quality as a wiring can be improved. This heat treatment is optionally performed.
[0053]
Then, the substrate W after the heat treatment is transported to the pretreatment unit 28 by the transport robot 16, and the pretreatment unit 28 removes, for example, Pd catalyst on the substrate surface or the oxide film adhered to the exposed surface of the substrate. Etc. At least one of the plating pretreatments is performed. Then, the substrate after the plating pretreatment is transferred to the cleaning / drying unit 20 by the transfer robot 16 as described above, and the substrate W is cleaned with pure water and spin-dried, or the preprocessing unit 28 is used. If the substrate is provided with a spin drying function, the substrate W is spin-dried (liquid drained) by the pretreatment unit 28, and the dried substrate is electrolessly formed by the transfer robot 16 for forming a protective film. It is conveyed to a plating unit (lid plating unit) 30.
[0054]
With this electroless plating unit 30, as shown in FIG. 1D, for example, electroless Co—WP plating is performed on the exposed surface of the copper wiring 8, so that the exposed surface of the copper wiring 8 is exposed to the outside. Then, a protective film (lid) 9 made of a Co—WP alloy film is selectively formed to protect the copper wiring 8 with the protective film 9. The thickness of the protective film 9 is about 0.1 to 500 nm, preferably about 1 to 200 nm, and more preferably about 10 to 100 nm. At this time, for example, the film thickness of the protective film 9 is monitored, and when the film thickness reaches a predetermined value, that is, when an end point is detected, the electroless plating is terminated.
[0055]
In this manner, the protective film (lid) 9 made of a Co—WP alloy film is selectively formed on the surface of the copper wiring 8 in a state where the thinned portion 40 has been repaired in advance, whereby FIG. ), The protective film 9 can be formed on the surface of the copper wiring 8 while preventing voids from forming inside the copper wiring 8. As a result, the reliability as the wiring can be improved and the resistance of the wiring can be prevented from increasing.
[0056]
Then, after the electroless plating is completed, the substrate is transported to the cleaning / drying unit 20 by the transport robot 16, and the substrate surface is cleaned with a chemical solution by the cleaning / drying unit 20, and further washed with pure water (rinse). Spin at high speed to spin dry. Then, the substrate W after the spin drying is returned into the transport box 10 by the transport robot 16 via the load / unload station 14.
[0057]
In the above example, an example is shown in which the thinning portion is repaired after the surface of the substrate is etched to relax the shape of the thinning portion. Depending on the shape and depth of the thinned portion, the copper repair film 42 is formed on the surface of the copper wiring 8 without performing the etching process, that is, with the thinned portion 40 left as it is, as shown in FIG. It may be formed to repair the thinned portion 40.
[0058]
Further, as shown in FIG. 6A, when etching the substrate surface, the surface of the copper wiring 8 is concave, that is, the etching amount is larger in the central portion than in the outer peripheral portion. Etching is performed, and then, as shown in FIG. 6B, a copper repair film 42 may be formed on the surface of the copper wiring 8 to repair the thinned portion 40. Thereby, the reliability of restoration of a thinning part can be improved.
[0059]
Further, as shown in FIG. 7A, during the etching process of the substrate surface, the copper wiring 8 is removed by etching to a depth corresponding to the total thickness of the copper repair film 42 and the protective film 9. Then, as shown in FIG. 7B, a copper repair film 42 is formed on the surface of the copper wiring to repair the thinned portion, and then, as shown in FIG. 7C, this copper repair film 42 The protective film 9 may be formed on this surface so that the surface of the protective film 9 is flush with the surface of the interlayer insulating film 2. In this way, the surface of the protective film 9 is flush with the surface of the interlayer insulating film 2, and the surface is further flattened, so that the insulating film is formed, vias, trenches, etc. are formed by resist application and exposure. The subsequent steps can be facilitated.
Although the above example shows an example in which copper is used as the wiring material, copper alloy, silver, silver alloy, tungsten, tungsten alloy, or the like may be used in addition to copper.
[0060]
【The invention's effect】
As described above in detail, according to the present invention, the thinned portion formed on the exposed surface of the wiring along with the planarization when the wiring is formed by the damascene process is repaired, and the thinned portion is repaired. By performing the following process on the substrate, a buried wiring with few defects can be formed, and a highly reliable semiconductor device can be manufactured.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of wiring formation in a semiconductor device in order of steps.
FIG. 2 is a plan view of the semiconductor device manufacturing apparatus in the embodiment of the present invention.
FIG. 3 is a process flow diagram in the semiconductor device manufacturing apparatus shown in FIG. 2;
FIGS. 4A and 4B are cross-sectional views illustrating an example of a process of repairing a thinned portion of a substrate on which a thinned portion is formed to form a protective film in order of steps.
FIG. 5 is a cross-sectional view showing another example of repair of the thinned portion of the substrate on which the thinned portion is formed.
FIG. 6 is a cross-sectional view showing still another example of repair of the thinned portion of the substrate on which the thinned portion is formed in the order of processes.
FIG. 7 is a cross-sectional view showing still another example of repair of the thinned portion of the substrate on which the thinned portion is formed in the order of steps.
[Explanation of symbols]
2 Insulating film (interlayer insulating film)
3 Contact hole
4 Wiring groove
6 Seed layer
7 Copper layer
8 Wiring (copper wiring)
9 Protective film
10 Transport box
16 Transport robot
18 Electrolytic plating unit (deposition unit)
20 Cleaning / drying unit
22 Bevel etching and back surface cleaning unit
24 Film thickness measuring instrument
26 Heat treatment unit
28 Pretreatment unit
30 Electroless plating unit (lid plating unit)
32 Repair unit (electroless plating unit)
34 Polishing unit
36 Etching unit
40 Thinning part
42 Copper repair film

Claims

Prepare a substrate in which fine recesses for wiring are formed in the interlayer insulating film provided on the surface,
Forming a wiring material on the surface of the substrate and embedding the wiring material in the fine recesses;
Removing the wiring material excessively formed on the surface of the substrate and flattening to form a wiring made of the wiring material;
A method of manufacturing a semiconductor device, comprising: repairing a thinned portion formed on an exposed surface of the wiring in the planarization process.

2. The method of manufacturing a semiconductor device according to claim 1, wherein a minimum dimension of the fine concave portion for wiring is 0.1 [mu] m or less.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the thinned portion formed on the exposed surface of the wiring is repaired by electroless plating or electrolytic plating.

4. The method of manufacturing a semiconductor device according to claim 1, wherein at least a part of the periphery of the exposed surface of the wiring is removed by etching prior to repair of the thinned portion. 5.

5. The method of manufacturing a semiconductor device according to claim 1, wherein after the reduced thickness portion is repaired, a heat treatment is performed on the substrate.

6. The method of manufacturing a semiconductor device according to claim 1, wherein the wiring material is formed by a sputtering method, a CVD method, a plating method, or a combination thereof.

6. The method of manufacturing a semiconductor device according to claim 1, wherein the wiring material is formed by a method including a plating method in which the plating conditions are changed to two or more.

The method of manufacturing a semiconductor device according to claim 1, wherein the wiring material is made of aluminum, copper, silver, or an alloy thereof.

9. The method of manufacturing a semiconductor device according to claim 1, wherein the wiring material is planarized by a chemical mechanical polishing method, a composite electrolytic polishing method, an electrolytic polishing method, or a combination thereof. .

The protective film is selectively formed on the exposed surface of the wiring by electroless plating after repairing the thinned portion formed on the exposed surface of the wiring. A method for manufacturing a semiconductor device.

The method for manufacturing a semiconductor device according to claim 10, wherein the protective film is formed so that a surface thereof is flush with a surface of the interlayer insulating film.

A film forming unit for forming a wiring material on the surface of a substrate having a fine recess for wiring formed in an interlayer insulating film and embedding the wiring material in the fine recess;
A polishing unit for removing the wiring material excessively formed on the surface of the substrate and flattening the wiring material to form the wiring material;
An apparatus for manufacturing a semiconductor device, comprising: a repair unit that repairs a thinned portion formed on an exposed surface of the wiring by a planarization process by the polishing unit.

13. The semiconductor device manufacturing apparatus according to claim 12, wherein the film forming unit comprises an electrolytic plating unit, an electroless plating unit, or a combination of both.

The semiconductor device manufacturing apparatus according to claim 12, wherein the repair unit is an electrolytic plating unit or an electroless plating unit.

15. The semiconductor device manufacturing apparatus according to claim 12, further comprising an electroless plating unit that selectively forms a protective film on an exposed surface of the wiring repaired by the repair unit.

16. The semiconductor according to claim 12, further comprising an etching unit that etches and removes at least a part of the periphery of the exposed surface of the wiring prior to repairing the thinned portion by the repair unit. Equipment manufacturing equipment.

17. The semiconductor device manufacturing apparatus according to claim 12, further comprising a heat treatment unit that heat-treats the substrate having the reduced thickness portion repaired by the repair unit.