JP2002170951A - Ｍｏｓ構造を有する半導体装置の製造方法 - Google Patents
Ｍｏｓ構造を有する半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基体上に形成されるＭＯＳ型電解効果
トランジスタ（ＭＯＳＦＥＴ）の１／ｆノイズを低減し
且つその面積縮小を図る。 【解決手段】 シリコン基板１上に素子分離領域２を形
成し、Ｎウェル層３を形成した後、アクティブ領域に犠
牲酸化膜４を形成し、しきい値電圧Ｖｔｈ調整用のイオ
ン注入を行った後、フッ化水素酸を用いて犠牲酸化膜４
を除去する。続いて、シリコン基板１表面を、水が７０
〜９５容量％、３０重量％アンモニア水が１〜１０容量
％、３０重量％過酸化水素水が４〜２０容量％の組成
の、温度が摂氏２０〜９０度のアンモニア過酸化水素水
によって１〜６０分間洗浄する。その後、アクティブ領
域にゲート酸化膜６を形成しこの上にゲート電極９を形
成する。前記アンモニア過酸化水素水によって洗浄を行
うことによって、ゲート酸化膜６のトラップ準位が減少
するから、このトラップ準位に起因する１／ｆノイズを
低減することができる。
トランジスタ（ＭＯＳＦＥＴ）の１／ｆノイズを低減し
且つその面積縮小を図る。 【解決手段】 シリコン基板１上に素子分離領域２を形
成し、Ｎウェル層３を形成した後、アクティブ領域に犠
牲酸化膜４を形成し、しきい値電圧Ｖｔｈ調整用のイオ
ン注入を行った後、フッ化水素酸を用いて犠牲酸化膜４
を除去する。続いて、シリコン基板１表面を、水が７０
〜９５容量％、３０重量％アンモニア水が１〜１０容量
％、３０重量％過酸化水素水が４〜２０容量％の組成
の、温度が摂氏２０〜９０度のアンモニア過酸化水素水
によって１〜６０分間洗浄する。その後、アクティブ領
域にゲート酸化膜６を形成しこの上にゲート電極９を形
成する。前記アンモニア過酸化水素水によって洗浄を行
うことによって、ゲート酸化膜６のトラップ準位が減少
するから、このトラップ準位に起因する１／ｆノイズを
低減することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＭＯＳト
ランジスタを製造する場合のように、半導体基体上に絶
縁膜を形成するようにしたＭＯＳ構造を有する半導体装
置の製造方法に関する。
ランジスタを製造する場合のように、半導体基体上に絶
縁膜を形成するようにしたＭＯＳ構造を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上にＭＯＳ型電界効果
トランジスタ（ＭＯＳＦＥＴ）を形成する方法として
は、次のような方法が知られている。すなわち、半導体
基板上のＭＯＳＦＥＴのチャネルとなるアクティブ領域
に、犠牲酸化膜としてシリコン酸化膜を成長させ、しき
い値電圧調整用のホウ素等をイオン注入した後、フッ化
水素酸（フッ化水素水溶液）を用いて犠牲酸化膜を除去
し、再度アクティブ領域にゲート酸化膜を形成してい
る。
トランジスタ（ＭＯＳＦＥＴ）を形成する方法として
は、次のような方法が知られている。すなわち、半導体
基板上のＭＯＳＦＥＴのチャネルとなるアクティブ領域
に、犠牲酸化膜としてシリコン酸化膜を成長させ、しき
い値電圧調整用のホウ素等をイオン注入した後、フッ化
水素酸（フッ化水素水溶液）を用いて犠牲酸化膜を除去
し、再度アクティブ領域にゲート酸化膜を形成してい
る。
【０００３】つまり、犠牲酸化膜は、アクティブ領域に
しきい値電圧を調整するためのイオン注入を行う際のチ
ャネリングを防止するためのマスク酸化膜としても利用
されている。したがって、このままでは犠牲酸化膜をゲ
ート酸化膜として用いることができないため、この犠牲
酸化膜をフッ化水素酸洗浄によって除去した後、改めて
ゲート酸化膜を形成するようにしている。
しきい値電圧を調整するためのイオン注入を行う際のチ
ャネリングを防止するためのマスク酸化膜としても利用
されている。したがって、このままでは犠牲酸化膜をゲ
ート酸化膜として用いることができないため、この犠牲
酸化膜をフッ化水素酸洗浄によって除去した後、改めて
ゲート酸化膜を形成するようにしている。
【０００４】
【発明が解決しようとする課題】ところで、ＭＯＳＦＥ
Ｔを用いてアナログ回路を構成する場合には、ＭＯＳＦ
ＥＴの１／ｆノイズ（フリッカノイズ）が問題となって
いる。この１／ｆノイズは、ＭＯＳＦＥＴの寸法を大き
くすることにより低減させることができることが知られ
ている。しかしながら、アナログ回路を構成する場合
等、寸法の小さなＭＯＳＦＥＴを用いる場合には、１／
ｆノイズを低減させることができないという問題があ
る。
Ｔを用いてアナログ回路を構成する場合には、ＭＯＳＦ
ＥＴの１／ｆノイズ（フリッカノイズ）が問題となって
いる。この１／ｆノイズは、ＭＯＳＦＥＴの寸法を大き
くすることにより低減させることができることが知られ
ている。しかしながら、アナログ回路を構成する場合
等、寸法の小さなＭＯＳＦＥＴを用いる場合には、１／
ｆノイズを低減させることができないという問題があ
る。
【０００５】そこで、この発明は、上記従来の未解決の
課題に着目してなされたものであって、半導体基体上に
形成されたＭＯＳＦＥＴ等の半導体装置の１／ｆノイズ
を低減し且つ面積縮小を図ることの可能なＭＯＳ構造を
有する半導体装置の製造方法を提供することを目的とし
ている。
課題に着目してなされたものであって、半導体基体上に
形成されたＭＯＳＦＥＴ等の半導体装置の１／ｆノイズ
を低減し且つ面積縮小を図ることの可能なＭＯＳ構造を
有する半導体装置の製造方法を提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】前記ＭＯＳＦＥＴの１／
ｆノイズは、ゲート酸化膜／シリコン界面にごく近い層
のゲート酸化膜内で、キャリアがトラップされたり、ト
ラップされたキャリアが放出されたりすることによって
発生することが知られている。そこで、このゲート酸化
膜／シリコン界面近傍での酸化膜中のトラップ準位密度
を低減させることが、１／ｆノイズを低減させるために
は有効であることに着目し、以下のような発明を完成さ
せた。
ｆノイズは、ゲート酸化膜／シリコン界面にごく近い層
のゲート酸化膜内で、キャリアがトラップされたり、ト
ラップされたキャリアが放出されたりすることによって
発生することが知られている。そこで、このゲート酸化
膜／シリコン界面近傍での酸化膜中のトラップ準位密度
を低減させることが、１／ｆノイズを低減させるために
は有効であることに着目し、以下のような発明を完成さ
せた。
【０００７】上記目的を達成するために、本発明の請求
項１に係るＭＯＳ構造を有する半導体装置の製造方法
は、半導体基体上に絶縁膜を形成し、当該絶縁膜上にゲ
ート電極を形成してなるＭＯＳ構造を有する半導体装置
の製造方法において、前記絶縁膜を形成する前に、前記
半導体基体表面を、水が７０〜９０容量％、３０重量％
アンモニア水が１〜１０容量％、３０重量％過酸化水素
水が４〜２０容量％の組成であり且つ温度が摂氏２０〜
９０度のアンモニア過酸化水素水によって、１〜６０分
間洗浄するようにしたことを特徴としている。
項１に係るＭＯＳ構造を有する半導体装置の製造方法
は、半導体基体上に絶縁膜を形成し、当該絶縁膜上にゲ
ート電極を形成してなるＭＯＳ構造を有する半導体装置
の製造方法において、前記絶縁膜を形成する前に、前記
半導体基体表面を、水が７０〜９０容量％、３０重量％
アンモニア水が１〜１０容量％、３０重量％過酸化水素
水が４〜２０容量％の組成であり且つ温度が摂氏２０〜
９０度のアンモニア過酸化水素水によって、１〜６０分
間洗浄するようにしたことを特徴としている。
【０００８】また、請求項２に係るＭＯＳ構造を有する
半導体装置の製造方法は、前記半導体基体は、シリコン
基体であることを特徴としている。また、請求項３に係
るＭＯＳ構造を有する半導体装置の製造方法は、前記絶
縁膜は、シリコンを熱酸化してなるシリコン酸化膜であ
ることを特徴としている。さらに、請求項４に係るＭＯ
Ｓ構造を有する半導体装置の製造方法は、前記半導体装
置は、アナログ回路を構成する半導体装置であることを
特徴としている。
半導体装置の製造方法は、前記半導体基体は、シリコン
基体であることを特徴としている。また、請求項３に係
るＭＯＳ構造を有する半導体装置の製造方法は、前記絶
縁膜は、シリコンを熱酸化してなるシリコン酸化膜であ
ることを特徴としている。さらに、請求項４に係るＭＯ
Ｓ構造を有する半導体装置の製造方法は、前記半導体装
置は、アナログ回路を構成する半導体装置であることを
特徴としている。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、図１（ａ）に示すように、
例えばＰ型のシリコン基板１上に、公知のＬＯＣＯＳま
たはＳＴＩ（シャロー・トレンチ・アイソレーション）
等の方法により素子分離領域２を形成した後、Ｎウェル
層３を形成する。
に基づいて説明する。まず、図１（ａ）に示すように、
例えばＰ型のシリコン基板１上に、公知のＬＯＣＯＳま
たはＳＴＩ（シャロー・トレンチ・アイソレーション）
等の方法により素子分離領域２を形成した後、Ｎウェル
層３を形成する。
【００１０】なお、素子を形成する基体として、シリコ
ン基板そのものを用いてもよいが、絶縁基板上に単結晶
シリコン層を形成し、この単結晶シリコン層を素子形成
用の基体とする、いわゆるＳＯＩ（シリコン・オン・イ
ンシュレータ）構造などでも適用できる。次に、ＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）のチャネルと
なる、素子分離領域２以外のシリコン基板１が露出して
いるアクティブ領域に、チャネリング防止用の犠牲酸化
膜４として例えばシリコン酸化膜を形成する。そして、
しきい値電圧Ｖｔｈ調整用のホウ素等のイオン注入を行
う。（図１（ｂ））。
ン基板そのものを用いてもよいが、絶縁基板上に単結晶
シリコン層を形成し、この単結晶シリコン層を素子形成
用の基体とする、いわゆるＳＯＩ（シリコン・オン・イ
ンシュレータ）構造などでも適用できる。次に、ＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）のチャネルと
なる、素子分離領域２以外のシリコン基板１が露出して
いるアクティブ領域に、チャネリング防止用の犠牲酸化
膜４として例えばシリコン酸化膜を形成する。そして、
しきい値電圧Ｖｔｈ調整用のホウ素等のイオン注入を行
う。（図１（ｂ））。
【００１１】次に、犠牲酸化膜４が形成されたシリコン
基体１を、フッ化水素（ＨＦ）を１．５重量％を含むフ
ッ化水素酸の入った洗浄層に２分間漬け、犠牲酸化膜４
を除去する。続いて、水が８９容量％、３０重量％アン
モニア水が９容量％、３０重量％過酸化水素水が２容量
％の組成の温度が摂氏８０度のアンモニア過酸化水素水
によって、１０分間洗浄する。
基体１を、フッ化水素（ＨＦ）を１．５重量％を含むフ
ッ化水素酸の入った洗浄層に２分間漬け、犠牲酸化膜４
を除去する。続いて、水が８９容量％、３０重量％アン
モニア水が９容量％、３０重量％過酸化水素水が２容量
％の組成の温度が摂氏８０度のアンモニア過酸化水素水
によって、１０分間洗浄する。
【００１２】これにより、犠牲酸化膜４が除去された
後、その表面が前記アンモニア過酸化水素水によって洗
浄された状態となる（図１（ｃ））。また、前記しきい
値電圧Ｖｔｈ調整用のイオン注入によってアクティブ領
域にはホウ素ドープ層５が形成された状態となる。次
に、アンモニア過酸化水素水によってその表面が洗浄さ
れた状態のシリコン基体１に対し、公知の方法によって
熱酸化を行い、アクティブ領域にゲート酸化膜６として
シリコン酸化膜を形成する（図１（ｄ））。このとき、
シリコン基体１の表面は、アンモニア過酸化水素水によ
って洗浄された状態であり、この状態で熱酸化が行われ
るから、シリコン基体１の表面に薄い化学酸化膜が成長
し、この化学酸化膜がシリコン表面を保護した状態で、
ゲート酸化膜６が形成されることになり、トラップ準位
の少ないゲート酸化膜が形成されることになる。
後、その表面が前記アンモニア過酸化水素水によって洗
浄された状態となる（図１（ｃ））。また、前記しきい
値電圧Ｖｔｈ調整用のイオン注入によってアクティブ領
域にはホウ素ドープ層５が形成された状態となる。次
に、アンモニア過酸化水素水によってその表面が洗浄さ
れた状態のシリコン基体１に対し、公知の方法によって
熱酸化を行い、アクティブ領域にゲート酸化膜６として
シリコン酸化膜を形成する（図１（ｄ））。このとき、
シリコン基体１の表面は、アンモニア過酸化水素水によ
って洗浄された状態であり、この状態で熱酸化が行われ
るから、シリコン基体１の表面に薄い化学酸化膜が成長
し、この化学酸化膜がシリコン表面を保護した状態で、
ゲート酸化膜６が形成されることになり、トラップ準位
の少ないゲート酸化膜が形成されることになる。
【００１３】続いて、公知の方法によってゲート材料と
して用いるポリシリコン層８を堆積させ、リン又はホウ
素のイオン注入、或いはオキシ塩化リンを用いたリン処
理によって前記ポリシリコン層８に不純物を導入する
（図２（ａ））。次に、公知のリソグラフィー、エッチ
ングによりポリシリコン層８からゲート電極９をパター
ニングする（図２（ｂ））。
して用いるポリシリコン層８を堆積させ、リン又はホウ
素のイオン注入、或いはオキシ塩化リンを用いたリン処
理によって前記ポリシリコン層８に不純物を導入する
（図２（ａ））。次に、公知のリソグラフィー、エッチ
ングによりポリシリコン層８からゲート電極９をパター
ニングする（図２（ｂ））。
【００１４】なお、ゲート電極９の上部に、ゲート電極
９の電気抵抗値を低下させる目的で高融点金属シリサイ
ドを形成しても良い。次に、公知の方法によって低濃度
イオンの注入を行い、低濃度拡散領域１０を形成した
後、サイドウォールスペーサ１１を形成する。そして、
高濃度イオンの注入を行って高濃度拡散領域１２を形成
し、ソース及びドレイン領域を形成する（図２
（ｃ））。
９の電気抵抗値を低下させる目的で高融点金属シリサイ
ドを形成しても良い。次に、公知の方法によって低濃度
イオンの注入を行い、低濃度拡散領域１０を形成した
後、サイドウォールスペーサ１１を形成する。そして、
高濃度イオンの注入を行って高濃度拡散領域１２を形成
し、ソース及びドレイン領域を形成する（図２
（ｃ））。
【００１５】最後に、公知の層間絶縁膜形成工程を行っ
て層間絶縁膜１３を形成し、金属配線形成以降の工程を
行ってコンタクトプラグ１４及び金属配線層１５を形成
する（図２（ｄ））。以上の工程にしたがってＭＯＳＦ
ＥＴを形成し、１／ｆノイズを測定した。なお、測定に
は、有効チャネル幅Ｗ＝１５μｍ、有効ゲート長Ｌ＝
０．５μｍのＰ型のＭＯＳＦＥＴを用い、周波数を１Ｈ
ｚから１０００Ｈｚまで変化させた場合のノイズレベル
を、１０サンプルについて測定した。
て層間絶縁膜１３を形成し、金属配線形成以降の工程を
行ってコンタクトプラグ１４及び金属配線層１５を形成
する（図２（ｄ））。以上の工程にしたがってＭＯＳＦ
ＥＴを形成し、１／ｆノイズを測定した。なお、測定に
は、有効チャネル幅Ｗ＝１５μｍ、有効ゲート長Ｌ＝
０．５μｍのＰ型のＭＯＳＦＥＴを用い、周波数を１Ｈ
ｚから１０００Ｈｚまで変化させた場合のノイズレベル
を、１０サンプルについて測定した。
【００１６】その結果、周波数１０Ｈｚにおけるノイズ
レベルは−１０５．４〜−１１０．２ｄＢＶｒｍｓであ
り、その平均は−１０７．７ｄＢＶｒｍｓであった。こ
れに対し、従来のアンモニア過酸化水素水洗浄を行わな
い方法、つまり、フッ化水素酸で犠牲酸化膜を除去した
後、フッ化水素酸を作用させたままの状態の半導体基体
表面にゲート酸化膜を形成するようにして生成したＰ型
のＭＯＳＦＥＴについて、上記と同様の条件でノイズレ
ベルを測定したところ、周波数１０Ｈｚにおけるノイズ
レベルは−９２．５〜−９７．２ｄＢＶｒｍｓであり、
その平均は−９４．１ｄＢＶｒｍｓであった。
レベルは−１０５．４〜−１１０．２ｄＢＶｒｍｓであ
り、その平均は−１０７．７ｄＢＶｒｍｓであった。こ
れに対し、従来のアンモニア過酸化水素水洗浄を行わな
い方法、つまり、フッ化水素酸で犠牲酸化膜を除去した
後、フッ化水素酸を作用させたままの状態の半導体基体
表面にゲート酸化膜を形成するようにして生成したＰ型
のＭＯＳＦＥＴについて、上記と同様の条件でノイズレ
ベルを測定したところ、周波数１０Ｈｚにおけるノイズ
レベルは−９２．５〜−９７．２ｄＢＶｒｍｓであり、
その平均は−９４．１ｄＢＶｒｍｓであった。
【００１７】したがって、従来の方法を用いた場合に比
較して本発明によるアンモニア過酸化水素水洗浄を行っ
た方がノイズレベルを低減することができることが確認
できた。このように、絶縁膜形成工程の前に、半導体基
体をアンモニア過酸化水素水により洗浄することによっ
て、半導体基体表面に薄い化学酸化膜を成長させるよう
にし、この化学酸化膜によって半導体基体表面を保護し
つつゲート酸化膜を形成するから、トラップ準位の少な
いゲート酸化膜を成長させることができる。
較して本発明によるアンモニア過酸化水素水洗浄を行っ
た方がノイズレベルを低減することができることが確認
できた。このように、絶縁膜形成工程の前に、半導体基
体をアンモニア過酸化水素水により洗浄することによっ
て、半導体基体表面に薄い化学酸化膜を成長させるよう
にし、この化学酸化膜によって半導体基体表面を保護し
つつゲート酸化膜を形成するから、トラップ準位の少な
いゲート酸化膜を成長させることができる。
【００１８】よって、ＭＯＳＦＥＴの１／ｆノイズを低
減することができ、ＭＯＳＦＥＴのチャネル幅やゲート
長を大きくしなくても１／ｆノイズを低減することがで
きる。したがって、ＭＯＳＦＥＴのゲート寸法が小さく
ても１／ｆノイズの低いＭＯＳＦＥＴを得ることができ
る。したがって、１／ｆノイズを低減すると共にＭＯＳ
ＦＥＴのゲート寸法を小さくすることが可能となり、有
効面積を縮小することができる。
減することができ、ＭＯＳＦＥＴのチャネル幅やゲート
長を大きくしなくても１／ｆノイズを低減することがで
きる。したがって、ＭＯＳＦＥＴのゲート寸法が小さく
ても１／ｆノイズの低いＭＯＳＦＥＴを得ることができ
る。したがって、１／ｆノイズを低減すると共にＭＯＳ
ＦＥＴのゲート寸法を小さくすることが可能となり、有
効面積を縮小することができる。
【００１９】よって、アナログ回路に適用可能な１／ｆ
ノイズを満足するＭＯＳＦＥＴを、従来に比較して大幅
に少ない有効面積で実現することができ、このＭＯＳＦ
ＥＴを利用することによって、高精度なアナログ回路を
得ることができると共にその面積縮小化を図ることがで
きる。なお、上記実施の形態においては、ＭＯＳ型電界
効果トランジスタに適用した場合について説明したが、
これに限るものではなく、コンデンサ等ＭＯＳ構造を有
する半導体装置であれば適用することができる。
ノイズを満足するＭＯＳＦＥＴを、従来に比較して大幅
に少ない有効面積で実現することができ、このＭＯＳＦ
ＥＴを利用することによって、高精度なアナログ回路を
得ることができると共にその面積縮小化を図ることがで
きる。なお、上記実施の形態においては、ＭＯＳ型電界
効果トランジスタに適用した場合について説明したが、
これに限るものではなく、コンデンサ等ＭＯＳ構造を有
する半導体装置であれば適用することができる。
【００２０】
【発明の効果】以上説明したように、本発明の請求項１
乃至請求項４に係るＭＯＳ構造を有する半導体装置の製
造方法によれば、半導体基体上に絶縁膜を形成する前
に、半導体気体表面を、アンモニア過酸化水素水によっ
て洗浄するようにしたから、後の絶縁膜を形成する工程
において、半導体基体表面に薄い化学酸化膜が成長した
状態で絶縁膜が形成されることになり、半導体基体表面
が化学酸化膜によって保護されることになるから、トラ
ップ準位の少ない絶縁膜を形成することができる。よっ
て、このトラップ準位に起因する１／ｆノイズを低減す
ることができ、ＭＯＳＦＥＴを構成する場合等には、そ
の有効面積を増加することなく１／ｆノイズを低減する
ことができるから、面積縮小化を図ることができ、これ
を用いてアナログ回路を構成すれば、面積が増加するこ
となく、高精度なアナログ回路を実現することができ
る。
乃至請求項４に係るＭＯＳ構造を有する半導体装置の製
造方法によれば、半導体基体上に絶縁膜を形成する前
に、半導体気体表面を、アンモニア過酸化水素水によっ
て洗浄するようにしたから、後の絶縁膜を形成する工程
において、半導体基体表面に薄い化学酸化膜が成長した
状態で絶縁膜が形成されることになり、半導体基体表面
が化学酸化膜によって保護されることになるから、トラ
ップ準位の少ない絶縁膜を形成することができる。よっ
て、このトラップ準位に起因する１／ｆノイズを低減す
ることができ、ＭＯＳＦＥＴを構成する場合等には、そ
の有効面積を増加することなく１／ｆノイズを低減する
ことができるから、面積縮小化を図ることができ、これ
を用いてアナログ回路を構成すれば、面積が増加するこ
となく、高精度なアナログ回路を実現することができ
る。
【図１】本発明を適用したＭＯＳ型電界効果トランジス
タの製造工程の一部を示す断面図である。
タの製造工程の一部を示す断面図である。
【図２】図１の続きである。
【符号の説明】 １ シリコン基板 ２ 素子分離領域 ４ 犠牲酸化膜 ５ ホウ素ドープ層 ６ ゲート酸化膜 ９ ゲート電極 １０ 低濃度拡散領域 １１ サイドウォールスペーサ １２ 高濃度拡散領域 １３ 層間絶縁膜 １４ コンタクトプラグ １５ 金属配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 29/78 ３０１Ｇ 29/786 ６１７Ｖ 21/336 Ｆターム(参考） 5F038 AC03 AC18 DF02 EZ17 EZ20 5F040 DA03 DC01 EC01 EC07 EC13 EF02 EH07 EK01 EK05 FA03 FB02 FC00 5F043 AA02 BB27 DD02 GG10 5F058 BA20 BE10 BJ01 5F110 CC02 EE05 EE09 EE14 EE31 EE42 FF02 FF23 FF35 GG02 GG12 GG32 GG52 HJ13 HM15 HM17 NN02 NN62 NN65 NN66 QQ11
Claims (4)
- 【請求項１】 半導体基体上に絶縁膜を形成し、当該絶
縁膜上にゲート電極を形成してなるＭＯＳ構造を有する
半導体装置の製造方法において、 前記絶縁膜を形成する前に、前記半導体基体表面を、水
が７０〜９０容量％、３０重量％アンモニア水が１〜１
０容量％、３０重量％過酸化水素水が４〜２０容量％の
組成であり且つ温度が摂氏２０〜９０度のアンモニア過
酸化水素水によって、１〜６０分間洗浄するようにした
ことを特徴とするＭＯＳ構造を有する半導体装置の製造
方法。 - 【請求項２】 前記半導体基体は、シリコン基体である
ことを特徴とする請求項１記載のＭＯＳ構造を有する半
導体装置の製造方法。 - 【請求項３】 前記絶縁膜は、シリコンを熱酸化してな
るシリコン酸化膜であることを特徴とする請求項１又は
２記載のＭＯＳ構造を有する半導体装置の製造方法。 - 【請求項４】 前記半導体装置は、アナログ回路を構成
する半導体装置であることを特徴とする請求項１乃至３
の何れかに記載のＭＯＳ構造を有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367164A JP2002170951A (ja) | 2000-12-01 | 2000-12-01 | Ｍｏｓ構造を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000367164A JP2002170951A (ja) | 2000-12-01 | 2000-12-01 | Ｍｏｓ構造を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002170951A true JP2002170951A (ja) | 2002-06-14 |
Family
ID=18837649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000367164A Withdrawn JP2002170951A (ja) | 2000-12-01 | 2000-12-01 | Ｍｏｓ構造を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002170951A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490303B1 (ko) * | 2002-12-03 | 2005-05-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100765620B1 (ko) | 2006-07-26 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
| JP2007324589A (ja) * | 2006-05-22 | 2007-12-13 | Samsung Electronics Co Ltd | 動作特性とフリッカーノイズ特性が向上したアナログトランジスタを備える半導体素子及びその製造方法 |
| JP2013162089A (ja) * | 2012-02-08 | 2013-08-19 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2013172001A (ja) * | 2012-02-21 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-12-01 JP JP2000367164A patent/JP2002170951A/ja not_active Withdrawn
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| US8445968B2 (en) | 2006-05-22 | 2013-05-21 | Samsung Electronics Co., Ltd. | Semiconductor device having analog transistor with improved operating and flicker noise characteristics and method of making same |
| KR100765620B1 (ko) | 2006-07-26 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
| JP2013162089A (ja) * | 2012-02-08 | 2013-08-19 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2013172001A (ja) * | 2012-02-21 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
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