JP2001345452A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】薄膜トランジスタのシャントトランジスタを形
成するために、単純にＰＲ工程を用いて絶縁膜にコンタ
クトホールを形成するのでは、工程数の増大となってし
まう。ＰＲ工程を用いずにゲート配線とソース・ドレイ
ン配線とを接続する方法として、レーザにより２つの配
線をショートさせる方法が考えられるが、レーザ照射部
分のゲート配線も除去され、断線に到るという不具合が
発生する。 【解決手段】レーザ溶接する個所の一方の配線は必ず透
明金属膜２と低抵抗金属膜３を積層し、かつ、一方の配
線と絶縁膜５を介して配置される他方の配線とを重畳さ
せる構造としたことで、レーザ溶接しても断線が生じ
ず、レーザ光９を走査することにより１回のレーザ走査
で複数の溶接個所を溶接することが可能となった。
成するために、単純にＰＲ工程を用いて絶縁膜にコンタ
クトホールを形成するのでは、工程数の増大となってし
まう。ＰＲ工程を用いずにゲート配線とソース・ドレイ
ン配線とを接続する方法として、レーザにより２つの配
線をショートさせる方法が考えられるが、レーザ照射部
分のゲート配線も除去され、断線に到るという不具合が
発生する。 【解決手段】レーザ溶接する個所の一方の配線は必ず透
明金属膜２と低抵抗金属膜３を積層し、かつ、一方の配
線と絶縁膜５を介して配置される他方の配線とを重畳さ
せる構造としたことで、レーザ溶接しても断線が生じ
ず、レーザ光９を走査することにより１回のレーザ走査
で複数の溶接個所を溶接することが可能となった。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴと略称して用いる場合がある）の製造方
法、特に、ＴＦＴパターン周辺の静電気保護回路（以
下、シャントトランジスタと称する）の製造プロセスに
関するものである。
（以下、ＴＦＴと略称して用いる場合がある）の製造方
法、特に、ＴＦＴパターン周辺の静電気保護回路（以
下、シャントトランジスタと称する）の製造プロセスに
関するものである。
【０００２】
【従来の技術】液晶パネルは近年、大型化、薄膜化が進
んできていると同時に、静電破壊という常に解決しなけ
ればならない問題も有している。この目的のために、通
常、液晶パネルのゲート端子は、図７のゲート端子近傍
の等価回路図に示すように、ゲート配線１０４はゲート
端子から内部のＴＦＴアレイ領域に裸で配線されるので
はなく、接地電位である共通配線１２０との間にシャン
トトランジスタ、ＴＦＴ１２１、１２３を配置した上で
内部素子と接続される構成を採る。ドレイン端子に関し
ても同じ構成を採る。
んできていると同時に、静電破壊という常に解決しなけ
ればならない問題も有している。この目的のために、通
常、液晶パネルのゲート端子は、図７のゲート端子近傍
の等価回路図に示すように、ゲート配線１０４はゲート
端子から内部のＴＦＴアレイ領域に裸で配線されるので
はなく、接地電位である共通配線１２０との間にシャン
トトランジスタ、ＴＦＴ１２１、１２３を配置した上で
内部素子と接続される構成を採る。ドレイン端子に関し
ても同じ構成を採る。
【０００３】また、このシャントトランジスタには、内
部に用いられる薄膜トランジスタと同じ薄膜トランジス
タを用い、この薄膜トランジスタのゲート電極とソース
・ドレイン配線１０８とを短絡させることによりシャン
トトランジスタを形成している。
部に用いられる薄膜トランジスタと同じ薄膜トランジス
タを用い、この薄膜トランジスタのゲート電極とソース
・ドレイン配線１０８とを短絡させることによりシャン
トトランジスタを形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、薄膜ト
ランジスタの製造プロセスにおいて、上記シャントトラ
ンジスタを形成するために、図８（ａ）、（ｂ）に示す
ように、単純にＰＲ工程を用いて絶縁膜１０５にコンタ
クトホール１１５を形成し、コンタクトホール１１５を
介してゲート配線１０４とソース・ドレイン配線１０８
とを接続するのでは、工程数の増大となってしまう。
ランジスタの製造プロセスにおいて、上記シャントトラ
ンジスタを形成するために、図８（ａ）、（ｂ）に示す
ように、単純にＰＲ工程を用いて絶縁膜１０５にコンタ
クトホール１１５を形成し、コンタクトホール１１５を
介してゲート配線１０４とソース・ドレイン配線１０８
とを接続するのでは、工程数の増大となってしまう。
【０００５】ここで、ＰＲ工程を用いずに、例えば、ゲ
ート配線１０４とソース・ドレイン配線１０８とを接続
する方法として、レーザにより２つの配線をショートさ
せる方法が考えられるが、図８（ｃ）に示すように、例
えば、透明基板１０１側からＣｒ等の金属からなるゲー
ト配線１０４にレーザを照射すると、照射部分の絶縁膜
１０５を除去して、その側壁沿いにゲート配線１０４と
ソース・ドレイン配線１０８とが短絡するが、同時に、
レーザ照射部分１１６のゲート配線１０４も除去され、
断線に到るという不具合が発生する。
ート配線１０４とソース・ドレイン配線１０８とを接続
する方法として、レーザにより２つの配線をショートさ
せる方法が考えられるが、図８（ｃ）に示すように、例
えば、透明基板１０１側からＣｒ等の金属からなるゲー
ト配線１０４にレーザを照射すると、照射部分の絶縁膜
１０５を除去して、その側壁沿いにゲート配線１０４と
ソース・ドレイン配線１０８とが短絡するが、同時に、
レーザ照射部分１１６のゲート配線１０４も除去され、
断線に到るという不具合が発生する。
【０００６】本発明の目的は、薄膜トランジスタの製造
方法において、ＴＦＴパターン周辺の静電気保護回路を
レーザを用いて形成するに当たり、安定して、再現性良
く形成できる薄膜トランジスタの製造方法を提供するこ
とにある。
方法において、ＴＦＴパターン周辺の静電気保護回路を
レーザを用いて形成するに当たり、安定して、再現性良
く形成できる薄膜トランジスタの製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタは、基板と、前記基板の上に形成された下層配
線と、前記下層配線を含む前記基板の表面を覆う層間絶
縁膜と、前記層間絶縁膜の上に形成され前記層間絶縁膜
を介して前記下層配線と重畳する重なり領域を有する上
層配線とを含む薄膜トランジスタであって、前記下層配
線は少なくとも前記重なり領域において、下層に透明金
属材料からなる下敷金属を有することを特徴とし、前記
重なり領域は、幅２０μｍ以上、長さ２０μｍ以上の矩
形をなす、というものである。
ンジスタは、基板と、前記基板の上に形成された下層配
線と、前記下層配線を含む前記基板の表面を覆う層間絶
縁膜と、前記層間絶縁膜の上に形成され前記層間絶縁膜
を介して前記下層配線と重畳する重なり領域を有する上
層配線とを含む薄膜トランジスタであって、前記下層配
線は少なくとも前記重なり領域において、下層に透明金
属材料からなる下敷金属を有することを特徴とし、前記
重なり領域は、幅２０μｍ以上、長さ２０μｍ以上の矩
形をなす、というものである。
【０００８】本発明の第２の薄膜トランジスタは、基板
と、前記基板の上に形成された下層配線と、前記下層配
線を含む前記基板の表面を覆う層間絶縁膜と、前記層間
絶縁膜の上に形成され前記下層配線と重畳する重なり領
域を有する上層配線とを含む薄膜トランジスタであっ
て、前記上層配線は少なくとも前記重なり領域におい
て、下層に半導体膜からなる下敷半導体膜を有すること
を特徴とし、前記下敷半導体膜は、前記重なり領域より
も内側に設けられ、前記半導体膜は、薄膜トランジスタ
のチャネル部及びオーミックコンタクト部を構成する、
というものである。
と、前記基板の上に形成された下層配線と、前記下層配
線を含む前記基板の表面を覆う層間絶縁膜と、前記層間
絶縁膜の上に形成され前記下層配線と重畳する重なり領
域を有する上層配線とを含む薄膜トランジスタであっ
て、前記上層配線は少なくとも前記重なり領域におい
て、下層に半導体膜からなる下敷半導体膜を有すること
を特徴とし、前記下敷半導体膜は、前記重なり領域より
も内側に設けられ、前記半導体膜は、薄膜トランジスタ
のチャネル部及びオーミックコンタクト部を構成する、
というものである。
【０００９】上記本発明の第１、２の薄膜トランジスタ
において、前記下層配線は薄膜トランジスタのゲート電
極を、前記層間絶縁膜は薄膜トランジスタのゲート絶縁
膜を、前記上層配線は薄膜トランジスタのソース・ドレ
イン配線をそれぞれ構成し、前記重なり領域は、静電気
保護回路を構成する薄膜トランジスタのゲート電極とソ
ース・ドレイン配線との重なり領域である、というもの
である。
において、前記下層配線は薄膜トランジスタのゲート電
極を、前記層間絶縁膜は薄膜トランジスタのゲート絶縁
膜を、前記上層配線は薄膜トランジスタのソース・ドレ
イン配線をそれぞれ構成し、前記重なり領域は、静電気
保護回路を構成する薄膜トランジスタのゲート電極とソ
ース・ドレイン配線との重なり領域である、というもの
である。
【００１０】本発明の第１の薄膜トランジスタの製造方
法は、基板と、前記基板の上に形成された下層配線と、
前記下層配線を含む前記基板の表面を覆う層間絶縁膜
と、前記層間絶縁膜の上に形成され前記下層配線と重畳
する重なり領域を有する上層配線とからなり、少なくと
も前記重なり領域において前記下層配線が下層に透明金
属材料からなる下敷金属を有する薄膜トランジスタを用
意し、前記基板側から前記重なり領域の前記下層配線に
レーザを照射することにより、前記下層配線と前記上層
配線とを短絡させることを特徴とし、前記重なり領域
は、幅２０μｍ以上、長さ２０μｍ以上の矩形をなす、
というものである。
法は、基板と、前記基板の上に形成された下層配線と、
前記下層配線を含む前記基板の表面を覆う層間絶縁膜
と、前記層間絶縁膜の上に形成され前記下層配線と重畳
する重なり領域を有する上層配線とからなり、少なくと
も前記重なり領域において前記下層配線が下層に透明金
属材料からなる下敷金属を有する薄膜トランジスタを用
意し、前記基板側から前記重なり領域の前記下層配線に
レーザを照射することにより、前記下層配線と前記上層
配線とを短絡させることを特徴とし、前記重なり領域
は、幅２０μｍ以上、長さ２０μｍ以上の矩形をなす、
というものである。
【００１１】本発明の第２の薄膜トランジスタの製造方
法は、基板と、前記基板の上に形成された下層配線と、
前記下層配線を含む前記基板の表面を覆う層間絶縁膜
と、前記層間絶縁膜の上に形成され前記下層配線と重畳
する重なり領域を有する上層配線とからなり、少なくと
も前記重なり領域において前記上層配線が下層に半導体
膜からなる下敷半導体膜を有する薄膜トランジスタを用
意し、前記上層配線に前記基板と反対側から前記重なり
領域を包含する領域に渡って前記上層配線にレーザを照
射することにより、前記下層配線と前記上層配線とを短
絡させることを特徴とし、前記下敷半導体膜は、前記重
なり領域よりも内側に設けられ、前記上層配線に前記基
板と反対側から前記重なり領域を包含する領域に渡って
前記上層配線にレーザを照射することにより、前記重な
り領域から前記下敷半導体膜を除いた領域内において前
記層間絶縁膜を除去すると同時に前記下層配線と前記上
層配線とを短絡させる、というものである。
法は、基板と、前記基板の上に形成された下層配線と、
前記下層配線を含む前記基板の表面を覆う層間絶縁膜
と、前記層間絶縁膜の上に形成され前記下層配線と重畳
する重なり領域を有する上層配線とからなり、少なくと
も前記重なり領域において前記上層配線が下層に半導体
膜からなる下敷半導体膜を有する薄膜トランジスタを用
意し、前記上層配線に前記基板と反対側から前記重なり
領域を包含する領域に渡って前記上層配線にレーザを照
射することにより、前記下層配線と前記上層配線とを短
絡させることを特徴とし、前記下敷半導体膜は、前記重
なり領域よりも内側に設けられ、前記上層配線に前記基
板と反対側から前記重なり領域を包含する領域に渡って
前記上層配線にレーザを照射することにより、前記重な
り領域から前記下敷半導体膜を除いた領域内において前
記層間絶縁膜を除去すると同時に前記下層配線と前記上
層配線とを短絡させる、というものである。
【００１２】上記本発明の第１、２の薄膜トランジスタ
の製造方法において、前記下層配線は薄膜トランジスタ
のゲート電極を、前記層間絶縁膜は薄膜トランジスタの
ゲート絶縁膜を、前記上層配線は薄膜トランジスタのソ
ース・ドレイン配線をそれぞれ構成し、前記重なり領域
は、静電気保護回路を構成する薄膜トランジスタのゲー
ト電極とソース・ドレイン配線との重なり領域であり、
前記静電気保護回路は、薄膜トランジスタを搭載する基
板の周辺に規則的に配置された外部端子に対応して規則
的に繰り返し配置されており、レーザを前記繰り返し方
向に走査することにより１回の走査で複数の静電気保護
回路に対して前記複数の静電気保護回路を構成する薄膜
トランジスタのゲート電極とソース・ドレイン配線とを
短絡させることにより得られ、前記薄膜トランジスタの
ゲート電極とソース・ドレイン配線とを短絡させる個所
以外の領域を走査する前記レーザが前記ソース・ドレイ
ン配線と交差する領域においても、前記ゲート電極と同
時に形成されるダミーゲート配線と前記ソース・ドレイ
ン配線との重なり領域が配置され、一適用形態として、
前記重なり領域におけるソース・ドレイン配線の下に
は、半導体膜からなる下敷半導体膜が敷かれる、という
ものである。
の製造方法において、前記下層配線は薄膜トランジスタ
のゲート電極を、前記層間絶縁膜は薄膜トランジスタの
ゲート絶縁膜を、前記上層配線は薄膜トランジスタのソ
ース・ドレイン配線をそれぞれ構成し、前記重なり領域
は、静電気保護回路を構成する薄膜トランジスタのゲー
ト電極とソース・ドレイン配線との重なり領域であり、
前記静電気保護回路は、薄膜トランジスタを搭載する基
板の周辺に規則的に配置された外部端子に対応して規則
的に繰り返し配置されており、レーザを前記繰り返し方
向に走査することにより１回の走査で複数の静電気保護
回路に対して前記複数の静電気保護回路を構成する薄膜
トランジスタのゲート電極とソース・ドレイン配線とを
短絡させることにより得られ、前記薄膜トランジスタの
ゲート電極とソース・ドレイン配線とを短絡させる個所
以外の領域を走査する前記レーザが前記ソース・ドレイ
ン配線と交差する領域においても、前記ゲート電極と同
時に形成されるダミーゲート配線と前記ソース・ドレイ
ン配線との重なり領域が配置され、一適用形態として、
前記重なり領域におけるソース・ドレイン配線の下に
は、半導体膜からなる下敷半導体膜が敷かれる、という
ものである。
【００１３】
【発明の実施の形態】次に、本発明の第１の実施形態を
図１〜４を参照して説明する。ここでは、従来のシャン
トトランジスタの説明で用いた図７、８における部品と
同じ部品に相当する部品に対しては、図７、８における
番号から１００を引いた番号を用いて付している。図１
は、第１の実施形態の基板周辺のゲート端子側の薄膜ト
ランジスタの様子を配線・電極をメインとして示す模式
平面図であり、図２は、図１における切断線Ａ−Ａ’、
図３は、図１における切断線Ｂ−Ｂ’における模式断面
図である。
図１〜４を参照して説明する。ここでは、従来のシャン
トトランジスタの説明で用いた図７、８における部品と
同じ部品に相当する部品に対しては、図７、８における
番号から１００を引いた番号を用いて付している。図１
は、第１の実施形態の基板周辺のゲート端子側の薄膜ト
ランジスタの様子を配線・電極をメインとして示す模式
平面図であり、図２は、図１における切断線Ａ−Ａ’、
図３は、図１における切断線Ｂ−Ｂ’における模式断面
図である。
【００１４】まず、ガラス等の透明基板１の上に、配線
材料としてＩＴＯ（インジウム錫酸化物）等の透明金属
膜２をマグネトロンスパッタ法等を用いて成膜する。膜
厚は特に問わないが、透過率が低下しない０．０５μｍ
程度が望ましい。
材料としてＩＴＯ（インジウム錫酸化物）等の透明金属
膜２をマグネトロンスパッタ法等を用いて成膜する。膜
厚は特に問わないが、透過率が低下しない０．０５μｍ
程度が望ましい。
【００１５】次に、洗浄を実施して低抵抗配線金属膜３
をマグネトロンスパッタ法等を用い成膜する。金属材料
は特に問わないがＣｒなどの材料を用いるのが好まし
い。また、配線膜厚としては、後工程でレーザ等を照射
して上層配線とショートさせるため、Ｃｒの場合であれ
ば０．２μｍ以上が好ましい。
をマグネトロンスパッタ法等を用い成膜する。金属材料
は特に問わないがＣｒなどの材料を用いるのが好まし
い。また、配線膜厚としては、後工程でレーザ等を照射
して上層配線とショートさせるため、Ｃｒの場合であれ
ば０．２μｍ以上が好ましい。
【００１６】次に、フォトリソグラフィ法をもちいてレ
ジストパターンを形成する。次に、レジストパターンを
マスクとして、先ず低抵抗配線金属膜３をウェットエッ
チング、又は、ドライエッチングでエッチングした後、
透明金属膜２をウェットエッチング、又は、ドライエッ
チングでエッチングする。最後に、レジストパターンの
剥離を行ないゲート配線４を完成させる。
ジストパターンを形成する。次に、レジストパターンを
マスクとして、先ず低抵抗配線金属膜３をウェットエッ
チング、又は、ドライエッチングでエッチングした後、
透明金属膜２をウェットエッチング、又は、ドライエッ
チングでエッチングする。最後に、レジストパターンの
剥離を行ないゲート配線４を完成させる。
【００１７】次に、絶縁膜５ 半導体層並びにリンドー
プしたｎ型半導体層を成膜した後に、ｎ型半導体層と半
導体層をフォトリソグラフィ法を用いて島状にパターン
ニングし、島状半導体膜１２を形成する。
プしたｎ型半導体層を成膜した後に、ｎ型半導体層と半
導体層をフォトリソグラフィ法を用いて島状にパターン
ニングし、島状半導体膜１２を形成する。
【００１８】次に、信号線となるソース・ドレイン配線
８をパターンニングする。配線材料の構成はゲート配線
４を構成する低抵抗金属膜３と同じで構わない。また、
異なる材料でもよい。
８をパターンニングする。配線材料の構成はゲート配線
４を構成する低抵抗金属膜３と同じで構わない。また、
異なる材料でもよい。
【００１９】ゲート配線４とソース・ドレイン配線８の
交差領域で、後工程においてレーザ照射するゲート配線
４とソース・ドレイン配線８との重なり領域の形状は、
２０μｍ×２０μｍ以上の形状とすることが好ましい。
交差領域で、後工程においてレーザ照射するゲート配線
４とソース・ドレイン配線８との重なり領域の形状は、
２０μｍ×２０μｍ以上の形状とすることが好ましい。
【００２０】次に、ソース・ドレイン配線８の間のｎ型
半導体層と半導体層の一部をエッチングする（図示は省
略する）。
半導体層と半導体層の一部をエッチングする（図示は省
略する）。
【００２１】次に、図２（ａ）に示すように、レーザ光
９を透明基板１の背面側から照射してゲート配線４のう
ちレーザ溶接部分１０の低抵抗金属膜３を溶解し、さら
に、絶縁膜５を貫通して、図２（ｂ）に示すように、低
抵抗金属膜３をソース・ドレイン配線８とショートさせ
る。このとき、レーザ光９は、図１の模式平面図に示す
ように、薄膜トランジスタ２１、２２が等間隔で繰り返
し配置された繰り返し方向に、レーザ光９を図１のレー
ザ走査線１６のように走査し、この図においては、ＴＦ
Ｔ２１、２２のそれぞれのゲート配線４とソース・ドレ
イン配線８とがショートする。
９を透明基板１の背面側から照射してゲート配線４のう
ちレーザ溶接部分１０の低抵抗金属膜３を溶解し、さら
に、絶縁膜５を貫通して、図２（ｂ）に示すように、低
抵抗金属膜３をソース・ドレイン配線８とショートさせ
る。このとき、レーザ光９は、図１の模式平面図に示す
ように、薄膜トランジスタ２１、２２が等間隔で繰り返
し配置された繰り返し方向に、レーザ光９を図１のレー
ザ走査線１６のように走査し、この図においては、ＴＦ
Ｔ２１、２２のそれぞれのゲート配線４とソース・ドレ
イン配線８とがショートする。
【００２２】同様にして、薄膜トランジスタ２１、２２
とペアで配置されたそれぞれＴＦＴ２３、２４に対して
も、同じ繰り返し方向にレーザ光９を図１のレーザ走査
線１７のように走査して、ＴＦＴ２３、２４のそれぞれ
のソース・ドレイン配線８を共通配線２０と、図３
（ａ）、（ｂ）に示すようにショートさせる。ここで、
共通配線２０は、ゲート配線４と同じ工程で同時に形成
される。
とペアで配置されたそれぞれＴＦＴ２３、２４に対して
も、同じ繰り返し方向にレーザ光９を図１のレーザ走査
線１７のように走査して、ＴＦＴ２３、２４のそれぞれ
のソース・ドレイン配線８を共通配線２０と、図３
（ａ）、（ｂ）に示すようにショートさせる。ここで、
共通配線２０は、ゲート配線４と同じ工程で同時に形成
される。
【００２３】次に、窒化膜等のパッシベーション膜１４
を成膜し、ＴＦＴ２１、２３及びＴＦＴ２２、２４で構
成する静電気保護用のシャントトランジスタを形成し、
シャントトランジスタは、それぞれのゲート端子に対応
して形成される。
を成膜し、ＴＦＴ２１、２３及びＴＦＴ２２、２４で構
成する静電気保護用のシャントトランジスタを形成し、
シャントトランジスタは、それぞれのゲート端子に対応
して形成される。
【００２４】これにより、例えばシャントトランジスタ
は、図７に示すような双方向トランジスタとなり、ゲー
ト端子に高電圧が印加しても、シャントトランジスタで
高電圧を吸収することにより、内部素子の破壊を防止す
ることが可能となる。
は、図７に示すような双方向トランジスタとなり、ゲー
ト端子に高電圧が印加しても、シャントトランジスタで
高電圧を吸収することにより、内部素子の破壊を防止す
ることが可能となる。
【００２５】ここで、図１（ｂ）は、図１（ａ）で示し
たＴＦＴ２１、２２、２３、２４のソース・ドレイン電
極の取り出し方向を（紙面に向かって）横方向から縦方
向に変えたときの薄膜トランジスタの様子を配線・電極
をメインとして示す模式平面図であり、図１（ａ）の変
形例として示しており、図１（ａ）の場合と同様に、レ
ーザ走査線１６、１７に沿ってレーザ照射することによ
り、シャントトランジスタを形成する。
たＴＦＴ２１、２２、２３、２４のソース・ドレイン電
極の取り出し方向を（紙面に向かって）横方向から縦方
向に変えたときの薄膜トランジスタの様子を配線・電極
をメインとして示す模式平面図であり、図１（ａ）の変
形例として示しており、図１（ａ）の場合と同様に、レ
ーザ走査線１６、１７に沿ってレーザ照射することによ
り、シャントトランジスタを形成する。
【００２６】次に、第１の実施形態の、特に、レーザ光
９の照射前後の静電気保護用のシャントトランジスタ近
傍の変化の様子について、図２、３を参照して説明す
る。
９の照射前後の静電気保護用のシャントトランジスタ近
傍の変化の様子について、図２、３を参照して説明す
る。
【００２７】図２（ａ）に示すように、レーザ光９の照
射により上下配線をショートさせる領域は、必ずゲート
配線４、絶縁膜５、ドレイン配線８の積層構造となって
いて、ゲート配線４の上方にドレイン配線８が無い、或
いは、ドレイン配線８の下方にゲート配線４が無い、と
いう構成にはならない配線レイアウトとしている。
射により上下配線をショートさせる領域は、必ずゲート
配線４、絶縁膜５、ドレイン配線８の積層構造となって
いて、ゲート配線４の上方にドレイン配線８が無い、或
いは、ドレイン配線８の下方にゲート配線４が無い、と
いう構成にはならない配線レイアウトとしている。
【００２８】また、図１（ａ）に示すように、レーザ走
査線１６に位置するソース・ドレイン配線８で、短絡さ
せる個所以外の領域でレーザ走査線１６と交差してしま
うソース・ドレイン配線８の下にも、断線防止用ゲート
配線領域２５を設けた構造としている。
査線１６に位置するソース・ドレイン配線８で、短絡さ
せる個所以外の領域でレーザ走査線１６と交差してしま
うソース・ドレイン配線８の下にも、断線防止用ゲート
配線領域２５を設けた構造としている。
【００２９】上記積層構造を形成した後にレーザ光９で
ゲート配線４とドレイン配線８との熱溶接を実施する。
レーザ溶接後の模式断面図を図２（ｂ）に示す。
ゲート配線４とドレイン配線８との熱溶接を実施する。
レーザ溶接後の模式断面図を図２（ｂ）に示す。
【００３０】本実施形態で用いたレーザ光は、１０μｍ
×１０ｍｍの線状であるが、レーザ照射装置は特に問わ
ない。レーザ照射はゲート配線４またはドレイン配線８
のどちらから照射しても構わない。
×１０ｍｍの線状であるが、レーザ照射装置は特に問わ
ない。レーザ照射はゲート配線４またはドレイン配線８
のどちらから照射しても構わない。
【００３１】図３（ａ）、（ｂ）は、ＴＦＴ２３、２４
のソース・ドレイン配線８と共通配線２０とを、図１に
示すレーザ走査線１７に沿ってレーザ光９を照射してシ
ョートさせるときのレーザ照射前後の模式断面図を示し
ている。
のソース・ドレイン配線８と共通配線２０とを、図１に
示すレーザ走査線１７に沿ってレーザ光９を照射してシ
ョートさせるときのレーザ照射前後の模式断面図を示し
ている。
【００３２】図８（ｃ）に示す従来の構造の場合、本発
明のような線状レーザ照射を実施すると、照射部のゲー
ト配線１０４は蒸発し、ゲート配線１０４が断線しま
う。本発明では、ゲート配線４を構成する低抵抗金属膜
３の下側に透明金属膜２を配置することで、レーザ照射
したときに、透明金属膜２はレーザ光９を透過して損傷
しないが、低抵抗金属膜３及び低抵抗金属膜３とソース
・ドレイン配線８とに挟まれた絶縁膜５のみ選択的に溶
解することが確認できた。
明のような線状レーザ照射を実施すると、照射部のゲー
ト配線１０４は蒸発し、ゲート配線１０４が断線しま
う。本発明では、ゲート配線４を構成する低抵抗金属膜
３の下側に透明金属膜２を配置することで、レーザ照射
したときに、透明金属膜２はレーザ光９を透過して損傷
しないが、低抵抗金属膜３及び低抵抗金属膜３とソース
・ドレイン配線８とに挟まれた絶縁膜５のみ選択的に溶
解することが確認できた。
【００３３】これにより、レーザ光９を照射した部分
は、図２（ｂ）に示すように、上層のソース・ドレイン
配線８を構成する金属と下層の低抵抗金属膜３とが接続
し、かつ、透明金属膜２を下敷金属膜とすることにより
ゲート配線４の配線が確保される構造となる。
は、図２（ｂ）に示すように、上層のソース・ドレイン
配線８を構成する金属と下層の低抵抗金属膜３とが接続
し、かつ、透明金属膜２を下敷金属膜とすることにより
ゲート配線４の配線が確保される構造となる。
【００３４】溶接完了後洗浄を実施した方が好ましい。
また、洗浄実施後に上層部にＳｉＮｘ膜などからなるパ
ッシベーション膜１４を成膜し、液晶パネル製造時の水
分等が配線の溶接部に付着して配線が消失しないように
するべきである。
また、洗浄実施後に上層部にＳｉＮｘ膜などからなるパ
ッシベーション膜１４を成膜し、液晶パネル製造時の水
分等が配線の溶接部に付着して配線が消失しないように
するべきである。
【００３５】本発明の第１の実施形態の効果として、通
常これまでのシャントトランジスタは、図８（ｂ）に示
すように、コンタクトホール１１５を形成してゲート配
線１０４とソース・ドレイン配線１０８とを接続してい
た。
常これまでのシャントトランジスタは、図８（ｂ）に示
すように、コンタクトホール１１５を形成してゲート配
線１０４とソース・ドレイン配線１０８とを接続してい
た。
【００３６】従来例を示す図８（ｂ）では、ＳｉＮｘ
膜、或いは、ＳｉＮｘ／ＳｉＯ2積層膜（下層がＳｉＯ2
を意味する）、或いは、ＳｉＯ2膜からなる絶縁膜１０
５をＰＲ工程でドライエッッチングまたはウェットエッ
チングでエッチングした後、絶縁膜１０５にコンタクト
ホール１１５を形成し、その後、ソース・ドレイン配線
１０８をパターンニングしてコンタクトホール１１５を
通してソース・ドレイン配線１０８とゲート配線１０４
とを接続していた。
膜、或いは、ＳｉＮｘ／ＳｉＯ2積層膜（下層がＳｉＯ2
を意味する）、或いは、ＳｉＯ2膜からなる絶縁膜１０
５をＰＲ工程でドライエッッチングまたはウェットエッ
チングでエッチングした後、絶縁膜１０５にコンタクト
ホール１１５を形成し、その後、ソース・ドレイン配線
１０８をパターンニングしてコンタクトホール１１５を
通してソース・ドレイン配線１０８とゲート配線１０４
とを接続していた。
【００３７】本発明では、従来の製造方法において必要
とされたコンタクトホール形成のための１ＰＲ工程の削
減が可能となる。更に、本発明ではレーザ溶接する個所
の一方の配線は必ず透明金属膜と低抵抗金属膜を積層
し、かつ、一方の配線と絶縁膜を介して配置される他方
の配線とを重畳させる構造としたことで、レーザ溶接し
ても断線が生じず、レーザ光を走査することにより１回
のレーザ走査で複数の溶接個所を溶接することが可能と
なった。
とされたコンタクトホール形成のための１ＰＲ工程の削
減が可能となる。更に、本発明ではレーザ溶接する個所
の一方の配線は必ず透明金属膜と低抵抗金属膜を積層
し、かつ、一方の配線と絶縁膜を介して配置される他方
の配線とを重畳させる構造としたことで、レーザ溶接し
ても断線が生じず、レーザ光を走査することにより１回
のレーザ走査で複数の溶接個所を溶接することが可能と
なった。
【００３８】また、従来例を示す図８（ａ）では、ゲー
ト配線１０４とソース・ドレイン配線１０８との交差領
域の形状が１０μｍ×１０μｍ以下であったが、本発明
では、ゲート配線４とソース・ドレイン配線８との交差
領域の形状を２０μｍ×２０μｍ以上とし、かつ、絶縁
膜５の膜厚を厚くしたことでレーザ溶接時の金属配線の
容積を確保でき、確実にゲート配線４とソース・ドレイ
ン配線８との接続が可能となった。
ト配線１０４とソース・ドレイン配線１０８との交差領
域の形状が１０μｍ×１０μｍ以下であったが、本発明
では、ゲート配線４とソース・ドレイン配線８との交差
領域の形状を２０μｍ×２０μｍ以上とし、かつ、絶縁
膜５の膜厚を厚くしたことでレーザ溶接時の金属配線の
容積を確保でき、確実にゲート配線４とソース・ドレイ
ン配線８との接続が可能となった。
【００３９】また、従来の方法では、ゲート配線とソー
ス・ドレイン配線をスポット的に溶接するリペア方法は
あったが、本発明のように、レーザ走査して溶接部分を
一括して溶接することで、溶接時間の短縮も可能となっ
た。
ス・ドレイン配線をスポット的に溶接するリペア方法は
あったが、本発明のように、レーザ走査して溶接部分を
一括して溶接することで、溶接時間の短縮も可能となっ
た。
【００４０】ここで、図４は、第１の実施形態のパネル
周辺のドレイン端子側の薄膜トランジスタの様子を配線
・電極をメインとして示す模式平面図であり、図４
（ａ）は、薄膜トランジスタのソース・ドレイン電極の
取り出し方向を（紙面に向かって）縦方向に取り出す場
合を示し、図４（ｂ）は、横方向から取り出す場合を示
す模式平面図である。このドレイン端子側においても、
ゲート端子側と同様の方法により、レーザ走査線１８、
１９に沿ってレーザ照射して、シャントトランジスタを
形成する。
周辺のドレイン端子側の薄膜トランジスタの様子を配線
・電極をメインとして示す模式平面図であり、図４
（ａ）は、薄膜トランジスタのソース・ドレイン電極の
取り出し方向を（紙面に向かって）縦方向に取り出す場
合を示し、図４（ｂ）は、横方向から取り出す場合を示
す模式平面図である。このドレイン端子側においても、
ゲート端子側と同様の方法により、レーザ走査線１８、
１９に沿ってレーザ照射して、シャントトランジスタを
形成する。
【００４１】次に、本発明の第２の実施形態を図５、６
を参照して説明する。ここでは、従来のシャントトラン
ジスタの説明で用いた図７、８における部品と同じ部品
に相当する部品に対しては、図７、８における番号から
５０を引いた番号を用いて付している。図５は、第２の
実施形態のパネル周辺のゲート端子側の薄膜トランジス
タの様子を配線・電極をメインとして示す模式平面図で
あり、図６は、図５における切断線Ｃ−Ｃ’における模
式断面図である。
を参照して説明する。ここでは、従来のシャントトラン
ジスタの説明で用いた図７、８における部品と同じ部品
に相当する部品に対しては、図７、８における番号から
５０を引いた番号を用いて付している。図５は、第２の
実施形態のパネル周辺のゲート端子側の薄膜トランジス
タの様子を配線・電極をメインとして示す模式平面図で
あり、図６は、図５における切断線Ｃ−Ｃ’における模
式断面図である。
【００４２】第１の実施形態と同様に、ゲート配線５４
（或いは、共通配線７０）、絶縁膜５５、ソース・ドレ
イン配線５８が順に積層した領域を設けておき、レーザ
走査線６６、６７に沿ってレーザ溶接を実施している。
（或いは、共通配線７０）、絶縁膜５５、ソース・ドレ
イン配線５８が順に積層した領域を設けておき、レーザ
走査線６６、６７に沿ってレーザ溶接を実施している。
【００４３】図６に、ソース・ドレイン配線５８の下に
半導体膜、ｎ型半導体膜からなる島状半導体膜６２を配
置した構造を示す。島状半導体膜６２はゲート配線５４
とソース・ドレイン配線５８が交差する領域に配置さ
れ、かつ、島状半導体膜６２の形状は、交差領域の形状
よりも必ず小さく、内側になるようにパターンニングす
る。
半導体膜、ｎ型半導体膜からなる島状半導体膜６２を配
置した構造を示す。島状半導体膜６２はゲート配線５４
とソース・ドレイン配線５８が交差する領域に配置さ
れ、かつ、島状半導体膜６２の形状は、交差領域の形状
よりも必ず小さく、内側になるようにパターンニングす
る。
【００４４】島状半導体膜６２は透明基板５１上方から
のレーザ光５９を吸収するため、島状半導体膜６２の上
にレーザ光５９を照射しても島状半導体膜６２の上のレ
ーザ溶接部分６０のソース・ドレイン配線５８は溶解せ
ずに残り、溶接領域のソース・ドレイン配線５８は、島
状半導体膜６２の側壁に沿ってゲート配線５４と溶接さ
れ、接続される。
のレーザ光５９を吸収するため、島状半導体膜６２の上
にレーザ光５９を照射しても島状半導体膜６２の上のレ
ーザ溶接部分６０のソース・ドレイン配線５８は溶解せ
ずに残り、溶接領域のソース・ドレイン配線５８は、島
状半導体膜６２の側壁に沿ってゲート配線５４と溶接さ
れ、接続される。
【００４５】以上のように、本実施形態においては、レ
ーザ溶接する個所の一方の配線をレーザ溶接領域よりも
小さい島状半導体膜を覆う形状に金属配線を形成する構
造とし、かつ、一方の配線と絶縁膜を介して配置される
他方の配線とを重畳させる構造としたことで、レーザ溶
接による接続部が島状半導体膜の側壁に沿って形成さ
れ、第１の実施形態による溶接よりもより確実な接続が
可能となる。また、レーザ照射による断線も生ずること
は無く、レーザ光を走査することにより１回のレーザ走
査で複数の溶接個所を溶接することも可能となる。
ーザ溶接する個所の一方の配線をレーザ溶接領域よりも
小さい島状半導体膜を覆う形状に金属配線を形成する構
造とし、かつ、一方の配線と絶縁膜を介して配置される
他方の配線とを重畳させる構造としたことで、レーザ溶
接による接続部が島状半導体膜の側壁に沿って形成さ
れ、第１の実施形態による溶接よりもより確実な接続が
可能となる。また、レーザ照射による断線も生ずること
は無く、レーザ光を走査することにより１回のレーザ走
査で複数の溶接個所を溶接することも可能となる。
【００４６】
【発明の効果】上述のように、本発明の薄膜トランジス
タ及びその製造方法によれば、レーザ溶接する個所の一
方の配線は必ず透明金属膜と低抵抗金属膜を積層し、か
つ、一方の配線と絶縁膜を介して配置される他方の配線
とを重畳させる構造としたことで、レーザ溶接しても断
線が生じず、レーザ光を走査することにより１回のレー
ザ走査で複数の溶接個所を溶接することが可能となっ
た。
タ及びその製造方法によれば、レーザ溶接する個所の一
方の配線は必ず透明金属膜と低抵抗金属膜を積層し、か
つ、一方の配線と絶縁膜を介して配置される他方の配線
とを重畳させる構造としたことで、レーザ溶接しても断
線が生じず、レーザ光を走査することにより１回のレー
ザ走査で複数の溶接個所を溶接することが可能となっ
た。
【００４７】また、本発明の別の薄膜トランジスタ及び
その製造方法によれば、レーザ溶接する個所の一方の配
線をレーザ溶接領域よりも小さい半導体膜を覆う形状に
金属配線を形成する構造とし、かつ、一方の配線と絶縁
膜を介して配置される他方の配線とを重畳させる構造と
したことで、レーザ溶接しても断線が生じず、レーザ光
を走査することにより１回のレーザ走査で複数の溶接個
所を溶接することが可能となった。
その製造方法によれば、レーザ溶接する個所の一方の配
線をレーザ溶接領域よりも小さい半導体膜を覆う形状に
金属配線を形成する構造とし、かつ、一方の配線と絶縁
膜を介して配置される他方の配線とを重畳させる構造と
したことで、レーザ溶接しても断線が生じず、レーザ光
を走査することにより１回のレーザ走査で複数の溶接個
所を溶接することが可能となった。
【図１】本発明の第１の実施形態の薄膜トランジスタの
ゲート端子側の模式平面図である。
ゲート端子側の模式平面図である。
【図２】図１の切断線に沿った模式断面図である。
【図３】図１の別の切断線に沿った模式断面図である。
【図４】本発明の第１の実施形態の薄膜トランジスタの
ドレイン端子側の模式平面図である。
ドレイン端子側の模式平面図である。
【図５】本発明の第２の実施形態の薄膜トランジスタの
ゲート端子側の模式平面図である。
ゲート端子側の模式平面図である。
【図６】図５の切断線に沿った模式断面図である。
【図７】液晶パネルに用いられるシャントトランジスタ
を示す等価回路図である。
を示す等価回路図である。
【図８】従来の液晶パネルに用いられるシャントトラン
ジスタ近傍の模式平面図及び模式断面図である。
ジスタ近傍の模式平面図及び模式断面図である。
１、５１、１０１ 透明基板 ２ 透明金属膜 ３ 低抵抗配線金属膜 ４、５４、１０４ ゲート配線 ５、５５、１０５ 絶縁膜 ８、５８、１０８ ソース・ドレイン配線 ９、５９ レーザ光 １０、６０ レーザ溶接部分 １２、６２ 島状半導体膜 １６、１７、１８、１９、６６、６７ レーザ走査線 ２０、７０、１２０ 共通配線 ２１、２２、２３、２４、７１、７２、７３、７４、１
２１、１２２、１２３、１２４ ＴＦＴ ２５、７５ 断線防止用ゲート配線領域 １１５ コンタクトホール １１６ レーザ照射部分
２１、１２２、１２３、１２４ ＴＦＴ ２５、７５ 断線防止用ゲート配線領域 １１５ コンタクトホール １１６ レーザ照射部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０２Ｆ 1/1368 Ｇ０２Ｆ 1/136 ５００ Ｆターム(参考） 2H092 JA24 JA37 JA41 JA47 MA05 MA13 MA17 MA30 NA14 5F033 GG04 HH17 JJ17 KK17 KK38 MM05 NN12 PP15 QQ07 QQ08 QQ09 QQ10 QQ11 QQ19 QQ53 QQ75 QQ83 RR04 RR06 VV06 VV11 VV15 XX33 XX36 5F038 AV03 BH07 BH13 CA02 EZ06 EZ20 5F110 AA22 AA26 BB01 CC07 DD02 EE04 EE07 EE14 EE37 EE44 HK04 HM19 NN80 QQ16 QQ30
Claims (17)
- 【請求項１】 基板と、前記基板の上に形成された下層
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記層間絶縁
膜を介して前記下層配線と重畳する重なり領域を有する
上層配線とを含む薄膜トランジスタであって、前記下層
配線は少なくとも前記重なり領域において、下層に透明
金属材料からなる下敷金属を有することを特徴とする薄
膜トランジスタ。 - 【請求項２】 基板と、前記基板の上に形成された下層
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記下層配線
と重畳する重なり領域を有する上層配線とを含む薄膜ト
ランジスタであって、前記上層配線は少なくとも前記重
なり領域において、下層に半導体膜からなる下敷半導体
膜を有することを特徴とする薄膜トランジスタ。 - 【請求項３】 前記下敷半導体膜は、前記重なり領域よ
りも内側に設けられる請求項２記載の薄膜トランジス
タ。 - 【請求項４】 前記半導体膜は、薄膜トランジスタのチ
ャネル部及びオーミックコンタクト部を構成する請求項
３記載の薄膜トランジスタ。 - 【請求項５】 前記下層配線は薄膜トランジスタのゲー
ト電極を、前記層間絶縁膜は薄膜トランジスタのゲート
絶縁膜を、前記上層配線は薄膜トランジスタのソース・
ドレイン配線をそれぞれ構成する請求項１、２、３又は
４記載の薄膜トランジスタ。 - 【請求項６】 前記重なり領域は、静電気保護回路を構
成する薄膜トランジスタのゲート電極とソース・ドレイ
ン配線との重なり領域である請求項１、２、３、４又は
５記載の薄膜トランジスタ。 - 【請求項７】 前記重なり領域は、幅２０μｍ以上、長
さ２０μｍ以上の矩形をなす請求項１記載の薄膜トラン
ジスタ。 - 【請求項８】 基板と、前記基板の上に形成された下層
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記下層配線
と重畳する重なり領域を有する上層配線とからなり、少
なくとも前記重なり領域において前記下層配線が下層に
透明金属材料からなる下敷金属を有する薄膜トランジス
タを用意し、前記基板側から前記重なり領域の前記下層
配線にレーザを照射することにより、前記下層配線と前
記上層配線とを短絡させることを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項９】 基板と、前記基板の上に形成された下層
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記下層配線
と重畳する重なり領域を有する上層配線とからなり、少
なくとも前記重なり領域において前記上層配線が下層に
半導体膜からなる下敷半導体膜を有する薄膜トランジス
タを用意し、前記上層配線に前記基板と反対側から前記
重なり領域を包含する領域に渡って前記上層配線にレー
ザを照射することにより、前記下層配線と前記上層配線
とを短絡させることを特徴とする薄膜トランジスタの製
造方法。 - 【請求項１０】 前記下敷半導体膜は、前記重なり領域
よりも内側に設けられる請求項９記載の薄膜トランジス
タの製造方法。 - 【請求項１１】 前記上層配線に前記基板と反対側から
前記重なり領域を包含する領域に渡って前記上層配線に
レーザを照射することにより、前記重なり領域から前記
下敷半導体膜を除いた領域内において前記層間絶縁膜を
除去すると同時に前記下層配線と前記上層配線とを短絡
させる請求項１０記載の薄膜トランジスタの製造方法。 - 【請求項１２】 前記下層配線は薄膜トランジスタのゲ
ート電極を、前記層間絶縁膜は薄膜トランジスタのゲー
ト絶縁膜を、前記上層配線は薄膜トランジスタのソース
・ドレイン配線をそれぞれ構成する請求項８、９、１０
又は１１記載の薄膜トランジスタの製造方法。 - 【請求項１３】 前記重なり領域は、静電気保護回路を
構成する薄膜トランジスタのゲート電極とソース・ドレ
イン配線との重なり領域である請求項８、９、１０、１
１又は１２記載の薄膜トランジスタの製造方法。 - 【請求項１４】 前記静電気保護回路は、薄膜トランジ
スタを搭載する基板の周辺に規則的に配置された外部端
子に対応して規則的に繰り返し配置されており、レーザ
を前記繰り返し方向に走査することにより１回の走査で
複数の静電気保護回路に対して前記複数の静電気保護回
路を構成する薄膜トランジスタのゲート電極とソース・
ドレイン配線とを短絡させる請求項１３記載の薄膜トラ
ンジスタの製造方法。 - 【請求項１５】 前記薄膜トランジスタのゲート電極と
ソース・ドレイン配線とを短絡させる個所以外の領域を
走査する前記レーザが前記ソース・ドレイン配線と交差
する領域においても、前記ゲート電極と同時に形成され
るダミーゲート配線と前記ソース・ドレイン配線との重
なり領域が配置される請求項１４記載の薄膜トランジス
タの製造方法。 - 【請求項１６】 前記重なり領域におけるソース・ドレ
イン配線の下には、半導体膜からなる下敷半導体膜が敷
かれる請求項１５記載の薄膜トランジスタの製造方法。 - 【請求項１７】 前記重なり領域は、幅２０μｍ以上、
長さ２０μｍ以上の矩形をなす請求項８記載の薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166217A JP2001345452A (ja) | 2000-06-02 | 2000-06-02 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166217A JP2001345452A (ja) | 2000-06-02 | 2000-06-02 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345452A true JP2001345452A (ja) | 2001-12-14 |
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ID=18669571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166217A Pending JP2001345452A (ja) | 2000-06-02 | 2000-06-02 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345452A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013127A (ja) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 集積回路装置、集積回路装置の作製方法 |
| JP2008020772A (ja) * | 2006-07-14 | 2008-01-31 | Epson Imaging Devices Corp | 液晶表示パネル |
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| KR100866941B1 (ko) * | 2006-05-19 | 2008-11-05 | 미쓰비시덴키 가부시키가이샤 | 액정표시장치 및 그 결함화소 수복방법 |
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2000
- 2000-06-02 JP JP2000166217A patent/JP2001345452A/ja active Pending
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| JP2007013127A (ja) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 集積回路装置、集積回路装置の作製方法 |
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