JP2001015912A - Multilayered printed wiring board and production thereof - Google Patents
Multilayered printed wiring board and production thereofInfo
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】ＩＣチップなどの電子部品を
載置するパッケージ基板に用い得る多層プリント配線板
に関し、特にコア基板に層間樹脂絶縁層をビルドアップ
してなる多層プリント配線板及び多層プリント配線板の
製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed wiring board which can be used for a package substrate on which electronic components such as IC chips are mounted, and more particularly to a multilayer printed wiring board and a multilayer printed wiring formed by building up an interlayer resin insulating layer on a core substrate. The present invention relates to a method for manufacturing a plate.
【０００２】[0002]
【従来の技術】従来、ビルドアップ多層プリント配線板
は、例えば、特開平９−１３００５０号に開示される方
法にて製造されている。すなわち、スルーホールを形成
したコア基板の上に層間樹脂絶縁層を積層し、該層間樹
脂絶縁層の上に回路パターンを形成する。これを繰り返
すことにより、ビルドアップ多層プリント配線板が得ら
れる。2. Description of the Related Art Conventionally, build-up multilayer printed wiring boards have been manufactured, for example, by the method disclosed in Japanese Patent Application Laid-Open No. Hei 9-130050. That is, an interlayer resin insulating layer is laminated on a core substrate in which a through hole is formed, and a circuit pattern is formed on the interlayer resin insulating layer. By repeating this, a build-up multilayer printed wiring board is obtained.
【０００３】[0003]
【発明が解決しようとする課題】現在、コア基板にスル
ーホールを形成する際に、ドリルにより通孔を穿設して
いる。このため、通孔の径として、３００μｍが最小限
界であり、スルーホールの密度をドリル径で決定される
値以上高めることができなかった。このため、コア基板
にレーザにより通孔を穿設する方法が検討されている
が、コア基板は１mm程度の厚みがあるため、微細な通孔
を形成することは難しかった。At present, when a through hole is formed in a core substrate, a through hole is formed by a drill. For this reason, 300 μm is the minimum limit of the diameter of the through hole, and the density of the through hole cannot be increased beyond the value determined by the drill diameter. For this reason, a method of drilling through holes in the core substrate using a laser has been studied. However, since the core substrate has a thickness of about 1 mm, it was difficult to form fine through holes.
【０００４】一方、パッケージ基板として用いられる多
層プリント配線板では、ＩＣチップに発生する熱を効率
良く発散させる必要がある。ここで、多層プリント配線
板は、１mm程度の積層樹脂板からなるコア基板に、数１
０μｍの層間樹脂絶縁層及び配線層を積層してなる。こ
のため、多層プリント配線板の厚みとしては、コア基板
が大半を占めることになる。即ち、コア基板が、多層プ
リント配線板の厚みを厚くし、熱伝導性を下げさせる原
因となっていた。On the other hand, in a multilayer printed wiring board used as a package substrate, it is necessary to efficiently radiate heat generated in an IC chip. Here, the multilayer printed wiring board is formed by adding a number 1
It is formed by laminating a 0 μm interlayer resin insulating layer and a wiring layer. Therefore, the core substrate occupies most of the thickness of the multilayer printed wiring board. That is, the core substrate increases the thickness of the multilayer printed wiring board and causes a decrease in thermal conductivity.
【０００５】本発明は上述した課題を解決するためなさ
れたものであり、その目的とするところは、スルーホー
ルの配設密度を高め得ると共に、厚みを薄くできる多層
プリント配線板及び該多層プリント配線板の製造方法を
提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a multilayer printed wiring board capable of increasing the arrangement density of through holes and reducing the thickness thereof, and the multilayer printed wiring board. An object of the present invention is to provide a method for manufacturing a plate.
【０００６】[0006]
【課題を解決するための手段】上述した課題を解決する
ため、請求項１の多層プリント配線板では、コア基板
に、層間樹脂絶縁層及びコア基板をビルドアップしてな
ることを技術的特徴とする。According to a first aspect of the present invention, there is provided a multilayer printed wiring board comprising a core substrate on which an interlayer resin insulating layer and a core substrate are built up. I do.
【０００７】また、請求項２は、複数のコア基板を、反
りの発生する方向を相互に異ならしめ積層したことを技
術的特徴とする。[0008] A second aspect of the present invention is characterized in that a plurality of core substrates are laminated with warping directions different from each other.
【０００８】請求項３は、前記複数のコア基板の内、少
なくとも１枚を最外層に配置すると共に、該最外層のコ
ア基板の表面に、当該コア基板上のパッドを被覆しない
ように開口を設けてソルダーレジストを配設したことを
技術的特徴とする。According to a third aspect of the present invention, at least one of the plurality of core substrates is arranged on an outermost layer, and an opening is formed on a surface of the outermost core substrate so as not to cover a pad on the core substrate. It is a technical feature that the solder resist is provided.
【０００９】請求項４は、少なくとも以下の（Ａ）〜
（Ｄ）の工程を備えることを特徴とする多層プリント配
線板の製造方法にある： （Ａ）コア基板の上層に、樹脂絶縁層となる樹脂フィル
ムを貼る工程； （Ｂ）前記樹脂フィルムに、レーザで非貫通孔を形成す
る工程； （Ｃ）前記樹脂絶縁層の非貫通孔に導体を形成してバイ
アホールとする工程； （Ｄ）前記樹脂絶縁層の上にコア基板を貼る工程。[0009] Claim 4 is at least the following (A)-
The method for producing a multilayer printed wiring board comprises the step of (D): (A) a step of pasting a resin film to be a resin insulating layer on an upper layer of a core substrate; (B) a step of: Forming a non-through hole with a laser; (C) forming a conductor in the non-through hole of the resin insulating layer to form a via hole; and (D) pasting a core substrate on the resin insulating layer.
【００１０】請求項５は、少なくとも以下の（Ａ）〜
（Ｆ）の工程を備えることを特徴とする多層プリント配
線板の製造方法： （Ａ）第１のコア基板の上層に、樹脂絶縁層となる樹脂
フィルムを貼る工程； （Ｂ）前記樹脂フィルムに、レーザで非貫通孔を形成す
る工程； （Ｃ）前記樹脂絶縁層の非貫通孔に導体を形成してバイ
アホールとする工程； （Ｄ）前記樹脂絶縁層の上に第２のコア基板を貼る工
程； （Ｅ）前記第２のコア基板にレーザで非貫通孔を形成す
る工程； （Ｆ）前記第２のコア基板の非貫通孔に導体を形成して
バイアホールとする工程。[0010] Claim 5 includes at least the following (A) to
(F) a method of manufacturing a multilayer printed wiring board, comprising: (A) a step of attaching a resin film to be a resin insulating layer to an upper layer of the first core substrate; (B) a step of: Forming a non-through hole with a laser; (C) forming a conductor in the non-through hole of the resin insulating layer to form a via hole; and (D) forming a second core substrate on the resin insulating layer. (E) a step of forming a non-through hole in the second core substrate with a laser; (F) a step of forming a conductor in the non-through hole of the second core substrate to form a via hole.
【００１１】請求項１の多層プリント配線板及び請求項
４，５の多層プリント配線板の製造方法では、複数のコ
ア基板を用いて多層プリント配線板の強度を保つため、
コア基板を薄く形成することが可能となり、多層プリン
ト配線板の厚みを減らすことができる。また、コア基板
の厚みを半分以下にできるため、従来のコア基板と比較
してレーザにより穿設する通孔の深さが半分以下にな
る。従って、レーザにより容易に微細な非貫通孔を穿設
でき、小径のスルーホールを形成することが可能になる
ので、多層プリント配線板の集積度を高めることができ
る。更に、コア基板が多層になるので、コア基板を構成
する樹脂間の金属層で配線を取り回すことができ、多層
プリント配線板の層数を削減することができる。In the method for manufacturing a multilayer printed wiring board according to the first aspect and the multilayer printed wiring board according to the fourth and fifth aspects, in order to maintain the strength of the multilayer printed wiring board using a plurality of core substrates,
The core substrate can be formed thin, and the thickness of the multilayer printed wiring board can be reduced. Further, since the thickness of the core substrate can be reduced to half or less, the depth of the through hole formed by the laser can be reduced to half or less as compared with the conventional core substrate. Therefore, a fine non-through hole can be easily formed by laser, and a small-diameter through hole can be formed, so that the integration degree of the multilayer printed wiring board can be increased. Further, since the core substrate has a multilayer structure, wiring can be routed with a metal layer between resins constituting the core substrate, and the number of layers of the multilayer printed wiring board can be reduced.
【００１２】請求項２の多層プリント配線板では、複数
のコア基板を、反りの発生する方向を相互に異ならしめ
積層してあるため、多層プリント配線板に反りを発生さ
せることを防ぎ得る。In the multilayer printed wiring board according to the second aspect, since a plurality of core substrates are laminated with the directions in which the warpage is generated different from each other, it is possible to prevent the multilayer printed wiring board from being warped.
【００１３】請求項３の多層プリント配線板では、最外
層にコア基板を配置し、コア基板に直接パッドを配設す
るため、層間樹脂絶縁層上にパッドを配設するのと比較
し、コア基板にパッドを強度に接合させれる。従って、
ソルダーレジストでパッドの一部を押さえることが不要
となり、ソルダーレジスト層をコア基板上のパッドを被
覆しないように開口を設けて配設できる。このため、ソ
ルダーレジストの開口よりもパッドを小径にでき、多層
プリント配線板の高集積化を実現できる。In the multilayer printed wiring board according to the third aspect, the core substrate is disposed on the outermost layer and the pads are disposed directly on the core substrate. Pads can be strongly bonded to the substrate. Therefore,
It is not necessary to press a part of the pad with the solder resist, and the solder resist layer can be provided with an opening so as not to cover the pad on the core substrate. For this reason, the pad can be made smaller in diameter than the opening of the solder resist, and high integration of the multilayer printed wiring board can be realized.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。先ず、本発明の第１実施形態に
係る多層プリント配線板の構成について、断面図を示す
図５（Ｂ）を参照して説明する。図５（Ｂ）に示すよう
に、多層プリント配線板９０では、下層用コア基板１０
にスルーホール２０及びランド２１が形成されている。
更に、下層用コア基板１０上には、ビルドアップ配線層
８０Ａが形成されている。ビルドアップ配線層８０Ａ
は、導体回路３６とビア３４が形成された層間樹脂絶縁
層２４、導体回路４６とビア４４が形成された層間樹脂
絶縁層３８と、その上層のランド５６とビア５４が形成
された上層用コア基板５０から成る。更に表面及び裏面
には、ソルダーレジスト層２６，６６が形成されてい
る。該ソルダーレジスト層２６、６６の非貫通孔２６
ａ、６６ａを介して、ランド２１，５６に半田バンプ７
０が形成されている。Embodiments of the present invention will be described below with reference to the drawings. First, the configuration of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIG. As shown in FIG. 5B, in the multilayer printed wiring board 90, the lower core substrate 10
, A through hole 20 and a land 21 are formed.
Further, on the lower core substrate 10, a build-up wiring layer 80A is formed. Build-up wiring layer 80A
Is an interlayer resin insulation layer 24 having a conductor circuit 36 and a via 34 formed therein, an interlayer resin insulation layer 38 having a conductor circuit 46 and a via 44 formed thereon, and an upper layer core having a land 56 and a via 54 formed thereon. It consists of a substrate 50. Furthermore, solder resist layers 26 and 66 are formed on the front and back surfaces. The non-through holes 26 of the solder resist layers 26 and 66
a, 66a, and the solder bumps 7 on the lands 21, 56.
0 is formed.
【００１５】本実施形態の多層プリント配線板９０にお
いては、下層用コア基板１０に、層間樹脂絶縁層２４，
３８及び上層用コア基板５０がビルドアップして形成さ
れている。即ち、複数のコア基板１０、５０を用いて多
層プリント配線板の強度を保つため、コア基板を薄く形
成することが可能となり、多層プリント配線板の厚みを
薄くすることができる。従って、熱伝導性を高めること
ができる。また、薄いコア基板１０、５０を用いるた
め、レーザにより容易に微細な非貫通孔１０ａ、５０ａ
を穿設でき、小径のスルーホール１４、バイアホール５
４を形成することが可能になるので、多層プリント配線
板の集積度を高めることができる。In the multilayer printed wiring board 90 of the present embodiment, the interlayer resin insulating layer 24,
38 and an upper layer core substrate 50 are formed by building up. That is, in order to maintain the strength of the multilayer printed wiring board using the plurality of core substrates 10 and 50, the core substrate can be formed thin, and the thickness of the multilayer printed wiring board can be reduced. Therefore, heat conductivity can be improved. Further, since the thin core substrates 10 and 50 are used, fine non-through holes 10a and 50a can be easily formed by laser.
Can be drilled, and small diameter through holes 14 and via holes 5
4, it is possible to increase the degree of integration of the multilayer printed wiring board.
【００１６】本実施形態の多層プリント配線板９０にお
いては、上層用コア基板５０と下層用コア基板１０とを
反りの発生する方向を相互に異ならしめるように積層し
てある。具体的には、下層用コア基板１０は図５（Ｂ）
中の右端及び左端の上方へ反る向きに配置され、上層用
コア基板５０は図中の、手前側の端部及び奥側の端部が
下方へ反る向きに配置されている。これにより、厚さの
薄いコア基板５０、１０を用いて、多層プリント配線板
９０に反りが発生することを防いでいる。In the multilayer printed wiring board 90 of the present embodiment, the upper core substrate 50 and the lower core substrate 10 are laminated so that the directions in which warpage occurs are different from each other. Specifically, the lower core substrate 10 is formed as shown in FIG.
The upper and lower core substrates 50 are arranged so that the front end and the rear end in the drawing are warped downward. This prevents the multilayer printed wiring board 90 from being warped using the core substrates 50 and 10 having a small thickness.
【００１７】更に、本実施形態の多層プリント配線板で
は、最外層にコア基板１０、５０を配置し、コア基板に
パッド２１、５６を直接配設する。このため、従来技術
のビルドアップ式多層プリント配線板のように層間樹脂
絶縁層上にパッドを配設するのと比較し、コア基板にパ
ッドを強度に接合させ得る。即ち、層間樹脂絶縁層は、
熱収縮によって大きく動くのに対して、コア基板は、熱
収縮の際にも大きく動くことがない。従って、図５
（Ｂ）中のソルダーレジスト６６の開口６６ａの平面図
である図５（Ａ）に示すように、ソルダーレジスト２
６、６６でパッド２１，５６を押さえることが不要とな
り、パッド２１，５６を被覆しないように開口２６ａ、
６６ａを配設できる。このため、ソルダーレジストの開
口２６ａ、６６ａよりもパッド２１，５１を小径にで
き、多層プリント配線板の高集積化を実現している。Further, in the multilayer printed wiring board of the present embodiment, the core substrates 10 and 50 are disposed on the outermost layer, and the pads 21 and 56 are directly disposed on the core substrate. For this reason, the pads can be bonded to the core substrate more strongly than when pads are provided on the interlayer resin insulating layer as in the conventional build-up type multilayer printed wiring board. That is, the interlayer resin insulation layer
While the core substrate largely moves due to heat shrinkage, the core substrate does not move significantly during heat shrinkage. Therefore, FIG.
As shown in FIG. 5A which is a plan view of the opening 66a of the solder resist 66 in FIG.
It is not necessary to press the pads 21 and 56 with 6, 66, and the openings 26a and 26a are not covered with the pads 21 and 56.
66a can be provided. Therefore, the pads 21 and 51 can be made smaller in diameter than the openings 26a and 66a of the solder resist, and high integration of the multilayer printed wiring board is realized.
【００１８】ひき続き、上述した多層プリント配線板の
製造方法について、図１〜図５を参照して説明する。 （１）絶縁樹脂からなる下層用コア基板１０を出発材料
とする（図１の工程（Ａ））。ここで、コア基板として
は、ガラスクロス又アライミドクロス等の心材にエポキ
シ、ＢＴ（ビスマレイミドトリアジン）、ポリイミド、
オレフィンを浸漬してなるものを用いる。Subsequently, a method of manufacturing the above-described multilayer printed wiring board will be described with reference to FIGS. (1) The lower core substrate 10 made of an insulating resin is used as a starting material (step (A) in FIG. 1). Here, as the core substrate, epoxy, BT (bismaleimide triazine), polyimide,
A material obtained by immersing an olefin is used.
【００１９】（２）まず、この下層用コア基板１０にレ
ーザで通孔１０ａを形成する（工程（Ｂ））。そして、
下層用コア基板１０を無電解銅めっき水溶液に浸漬し
て、該下層用コア基板１０の表面に無電解銅めっき膜１
２を析出することで、スルーホール１４を形成する。
（工程（Ｃ））。(2) First, through holes 10a are formed in the lower core substrate 10 by laser (step (B)). And
The lower core substrate 10 is immersed in an aqueous electroless copper plating solution to form an electroless copper plating film 1 on the surface of the lower core substrate 10.
By depositing 2, a through hole 14 is formed.
(Step (C)).
【００２０】（３）さらにその上に、所定パターンのレ
ジスト１６をドライフィルム又は液体レジストを塗布し
て形成する。（工程（Ｄ））。(3) A resist 16 having a predetermined pattern is formed thereon by applying a dry film or a liquid resist. (Step (D)).
【００２１】（４）次いで、レジスト非形成部分に電解
銅めっきを施し、電界銅めっき膜１８を形成する（工程
（Ｅ））。(4) Next, electrolytic copper plating is performed on the non-resist-forming portion to form an electrolytic copper plating film 18 (step (E)).
【００２２】（５）その後、レジスト１６を除去してか
ら、レジスト１６下の無電解銅めっき膜１８をライトエ
ッチングで除去し、ランド２１を形成する（工程
（Ｆ））。そして、銅または銀等の金属ペースト２２を
スルーホール１４に充填する（図２の工程（Ｇ））。こ
こでは、金属ペーストを充填しているが、樹脂をソルダ
ーレジスト４内に充填することも可能である。(5) After removing the resist 16, the electroless copper plating film 18 under the resist 16 is removed by light etching to form a land 21 (step (F)). Then, a metal paste 22 such as copper or silver is filled in the through holes 14 (step (G) in FIG. 2). Here, the metal paste is filled, but it is also possible to fill the solder resist 4 with resin.
【００２３】（６）次に、下層用コア基板１０の上面に
層間樹脂絶縁層２４を形成する。そして下面にソルダー
レジスト層２６を形成する（工程（Ｈ））。層間樹脂絶
縁層２４には、エポキシ、ＢＴ、ポリイミド、オレフィ
ンなどの熱硬化性樹脂あるいは、熱硬化性樹脂と熱可遂
性樹脂との混合物から成るフィルムを張り付ける。ま
た、ソルダーレジスト層２６には、例えば、ビスフェノ
ールＡ型エポキシ樹脂、ビスフェノールＡ型エポキシ樹
脂のアクリレート、ノボラック型エポキシ樹脂、ノボラ
ック型エポキシ樹脂のアクリレートをアミン系硬化剤や
イミダゾール硬化剤などで硬化させた樹脂を使用でき
る。更に、これら樹脂をフィルムにしたものを用いるこ
ともできる。(6) Next, an interlayer resin insulating layer 24 is formed on the upper surface of the lower core substrate 10. Then, a solder resist layer 26 is formed on the lower surface (step (H)). A film made of a thermosetting resin such as epoxy, BT, polyimide, or olefin, or a mixture of a thermosetting resin and a heat-setting resin is attached to the interlayer resin insulating layer 24. For the solder resist layer 26, for example, bisphenol A-type epoxy resin, acrylate of bisphenol A-type epoxy resin, novolak-type epoxy resin, and acrylate of novolak-type epoxy resin are cured with an amine-based curing agent or an imidazole curing agent. Resin can be used. Further, those resins in the form of a film can also be used.
【００２４】（７）そして、層間樹脂絶縁層２４を熱硬
化した後にレーザで非貫通孔２４ａを形成する（工程
（Ｉ））。(7) Then, after the interlayer resin insulating layer 24 is thermally cured, a non-through hole 24a is formed by a laser (step (I)).
【００２５】（８）次に、層間樹脂絶縁層２４の上に無
電解銅めっきを施し、無電解銅めっき膜２８を形成する
（工程（Ｊ））。(8) Next, electroless copper plating is performed on the interlayer resin insulating layer 24 to form an electroless copper plating film 28 (step (J)).
【００２６】（９）さらにその上に、所定パターンのレ
ジスト３０をドライフィルム又は液体レジストを塗布し
て形成する（工程（Ｋ））。(9) A resist 30 having a predetermined pattern is formed thereon by applying a dry film or a liquid resist (step (K)).
【００２７】（１０）引き続き、レジスト非形成部分に
電解銅めっきを施し、電界銅めっき膜３２を形成する
（工程（Ｌ））。そして、レジスト３０を溶剤で除去し
てから、レジスト３０下の無電解銅めっき膜２８をライ
トエッチングで除去し、ビア３４と導体回路３６を形成
する（図３の工程（Ｍ））。(10) Subsequently, electrolytic copper plating is performed on the non-resist forming portion to form an electrolytic copper plating film 32 (step (L)). Then, after removing the resist 30 with a solvent, the electroless copper plating film 28 under the resist 30 is removed by light etching to form a via 34 and a conductor circuit 36 (step (M) in FIG. 3).
【００２８】（１１）さらに、その上に層間樹脂絶縁層
３８を形成する（工程（Ｎ））。(11) Further, an interlayer resin insulating layer 38 is formed thereon (step (N)).
【００２９】（１２）更に、前述（７）〜（１０）の工
程を繰り返し、層間樹脂絶縁層３８上に無電解銅めっき
膜４８及び電解銅めっき膜４２からなるビア４４と導体
回路４６とを形成する（工程（Ｏ））。(12) Further, the above steps (7) to (10) are repeated to form a via 44 and a conductor circuit 46 comprising an electroless copper plating film 48 and an electrolytic copper plating film 42 on the interlayer resin insulation layer 38. It is formed (step (O)).
【００３０】（１３）その後、該層間樹脂絶縁層３８上
にＢステージ状態（半硬化状態）の上層用コア基板５０
を貼りつける（工程（Ｐ））。このコア基板は、下層用
コア基板１０と同じものでも異なるものでもよい。な
お、上層用コア基板５０は、下層用コア基板１０の反り
の発生する方向と相互に異なるように貼り付ける。これ
により多層プリント配線板に反りを発生させることを防
ぐことができる。(13) Thereafter, the upper core substrate 50 in the B-stage state (semi-cured state) is placed on the interlayer resin insulation layer 38.
(Step (P)). This core substrate may be the same as or different from the lower layer core substrate 10. The upper core substrate 50 is attached so as to be different from the direction in which the lower core substrate 10 warps. This can prevent the multilayer printed wiring board from warping.
【００３１】（１４）そして、上層用コア基板５０にＣ
Ｏ2レーザ、ＹＡＧレーザ、エキシマレーザ、又はＵＶ
レーザで非貫通孔５０ａを形成する（工程（Ｑ））。(14) The upper core substrate 50 has C
O 2 laser, YAG laser, excimer laser, or UV
A non-through hole 50a is formed by laser (step (Q)).
【００３２】（１５）その後、上層用コア基板５０の上
に無電解銅めっきを施し、無電解銅めっき膜５８を形成
する（図４の工程（Ｒ））。(15) Thereafter, electroless copper plating is performed on the upper core substrate 50 to form an electroless copper plating film 58 (step (R) in FIG. 4).
【００３３】（１６）更に、（９）〜（１０）のの工程
を繰り返し、上層用コア基板５０上に電解銅めっき膜５
９を設け、無電解銅めっき膜５８及び電解銅めっき膜５
９から成るビア５４、ランド５６を形成する（工程
（Ｓ））。(16) Further, the steps (9) to (10) are repeated to form the electrolytic copper plating film 5 on the upper core substrate 50.
9, an electroless copper plating film 58 and an electrolytic copper plating film 5
Then, a via 54 and a land 56 made of N.9 are formed (step (S)).
【００３４】（１７）次に、ビア６０内に金属ペースト
６０を充填する。そして、上層用コア基板５０上にソル
ダーレジスト層６６を形成する（工程（Ｔ））。(17) Next, the via 60 is filled with the metal paste 60. Then, a solder resist layer 66 is formed on the upper core substrate 50 (step (T)).
【００３５】（１８）その後、ランド２１，５１を露出
させるよう、ソルダーレジスト層２６、６６にレーザで
非貫通孔２６ａ、６６ａを形成する（工程（Ｕ））。な
お、この例では、ソルダーレジスト層２６を形成した
後、ビルドアップ層２４、３８を形成した。この代わり
に、最後にソルダーレジスト層２６，６６を形成する場
合には、非貫通孔２６ａ、６６ａをフォトリソグラフィ
ーで穿設してもよい。(18) Thereafter, non-through holes 26a and 66a are formed in the solder resist layers 26 and 66 by laser so as to expose the lands 21 and 51 (step (U)). In this example, after forming the solder resist layer 26, the build-up layers 24 and 38 were formed. Alternatively, when the solder resist layers 26, 66 are formed last, the non-through holes 26a, 66a may be formed by photolithography.
【００３６】（１９）そして、ソルダーレジスト層２
６，６６の非貫通孔２６ａ、６６ａに、半田ペーストを
印刷し、リフローすることにより、半田バンプ７０を形
成する（図５（Ｂ）参照）。(19) The solder resist layer 2
Solder paste is printed on the non-through holes 26a and 66a at 6, 66 to form a solder bump 70 by reflow (see FIG. 5B).
【００３７】（第２実施形態）第１実施形態とほぼ同様
であるが、図１の工程（Ｂ）に示すように下層用コア基
板１０にレーザで通孔を形成した後に、銅または銀等の
金属ペースト２２を通孔に充填する。（図６の工程
（Ａ））。次に、下層用コア基板１０を無電解銅めっき
水溶液に浸漬して、該下層用コア基板１０の表面に無電
解銅めっき膜１２を形成する（工程（Ｂ））。その後、
下層用コア基板１０の両面をパターン状にエッチングす
る（工程（Ｃ））。以後の工程は、第１実施形態と同様
である。(Second Embodiment) The second embodiment is almost the same as the first embodiment, except that holes are formed in the lower core substrate 10 by a laser as shown in step (B) of FIG. The metal paste 22 is filled into the holes. (Step (A) in FIG. 6). Next, the lower core substrate 10 is immersed in an electroless copper plating aqueous solution to form an electroless copper plating film 12 on the surface of the lower core substrate 10 (step (B)). afterwards,
Both surfaces of the lower layer core substrate 10 are etched in a pattern (step (C)). Subsequent steps are the same as in the first embodiment.
【００３８】（第３実施形態）第１実施形態とほぼ同様
であるが、金属ペーストを充填する代わりに、電解銅め
っき１８をレジスト非形成部分及びスルーホール１４内
に充填する（工程（Ｄ））。以後の工程は、第１実施形
態と同様である。(Third Embodiment) As in the first embodiment, instead of filling with a metal paste, electrolytic copper plating 18 is filled in the resist non-formed portion and in the through holes 14 (step (D)). ). Subsequent steps are the same as in the first embodiment.
【００３９】（第４実施形態）第４実施形態では、層間
樹脂絶縁層１２４，１３８が形成された下層用コア基板
１１０と、スルーホール２１４及びランド２２１が形成
された上層用コア基板１５０とを別々に製造する（工程
（Ｅ））。その後、下層用コア基板１１０に上層用コア
基板１５０を貼り付ける。（工程（Ｆ））。(Fourth Embodiment) In the fourth embodiment, the lower core substrate 110 on which the interlayer resin insulating layers 124 and 138 are formed and the upper core substrate 150 on which the through holes 214 and the lands 221 are formed. It is manufactured separately (step (E)). After that, the upper core substrate 150 is attached to the lower core substrate 110. (Step (F)).
【００４０】上述した実施形態では、コア基板を２枚用
いたが、３枚以上用いることも可能であり、各コア基板
間に層間樹脂絶縁層を設けることができる。また、上述
した実施形態では、最外層にコア基板を配設させたが、
コア基板の外側に更に層間樹脂絶縁層を積層し、最外層
の層間樹脂絶縁層上にソルダーレジスト層を設けること
も可能である。In the above-described embodiment, two core substrates are used, but three or more core substrates can be used, and an interlayer resin insulating layer can be provided between each core substrate. In the above-described embodiment, the core substrate is provided on the outermost layer.
It is also possible to further laminate an interlayer resin insulation layer outside the core substrate and provide a solder resist layer on the outermost interlayer resin insulation layer.
【図１】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。FIG. 1 is a manufacturing process diagram of a multilayer printed wiring board according to a first embodiment of the present invention.
【図２】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。FIG. 2 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment of the present invention.
【図３】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。FIG. 3 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment of the present invention.
【図４】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。FIG. 4 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment of the present invention.
【図５】図５（Ａ）は、本発明の第１実施形態に係る多
層プリント配線板のソルダーレジスト開口部の平面図で
あり、図５（Ｂ）は、断面図である。FIG. 5A is a plan view of a solder resist opening of the multilayer printed wiring board according to the first embodiment of the present invention, and FIG. 5B is a cross-sectional view.
【図６】図６（Ａ）、図６（Ｂ）及び図６（Ｃ）は、本
発明の第２実施形態に係る多層プリント配線板の製造工
程図であり、また、図６（Ｄ）は、本発明の第３実施形
態に係る多層プリント配線板の製造工程図であり、図６
（Ｅ）及び図６（Ｆ）は本発明の第４実施形態に係る多
層プリント配線板の製造工程図である。6 (A), 6 (B) and 6 (C) are manufacturing process diagrams of a multilayer printed wiring board according to a second embodiment of the present invention, and FIGS. 6 (D) and 6 (D). FIG. 6 is a manufacturing process diagram of the multilayer printed wiring board according to the third embodiment of the present invention.
(E) and FIG. 6 (F) are manufacturing process diagrams of the multilayer printed wiring board according to the fourth embodiment of the present invention.
１０ 下層用コア基板 １４ スルーホール ２１ ランド ２４ 層間樹脂絶縁層 ２６ ソルダーレジスト層 ２６ａ 非貫通孔 ３４ ビア ３６ 導体回路 ３８ 層間樹脂絶縁層 ４４ ビア ４６ 導体回路 ５０ 上層用コア基板 ５４ ビア ５６ ランド ６６ａ 非貫通孔 ７０ 半田バンプ ８０Ａ ビルドアップ配線層 １１０ 下層用コア基板 １１４ スルーホール １２１ 導体回路 １２４ 層間樹脂絶縁層 １３８ 層間樹脂絶縁層 １５０ 上層用コア基板 ２１４ スルーホール ２２１ 導体回路 DESCRIPTION OF SYMBOLS 10 Lower core substrate 14 Through hole 21 Land 24 Interlayer resin insulation layer 26 Solder resist layer 26a Non-through hole 34 Via 36 Conductor circuit 38 Interlayer resin insulation layer 44 Via 46 Conductor circuit 50 Upper core substrate 54 Via 56 Land 66a Non-through Hole 70 Solder bump 80A Build-up wiring layer 110 Lower core substrate 114 Through hole 121 Conductor circuit 124 Interlayer resin insulation layer 138 Interlayer resin insulation layer 150 Upper layer core substrate 214 Through hole 221 Conductor circuit
Claims (5)
板をビルドアップしてなることを特徴とする多層プリン
ト配線板。1. A multilayer printed wiring board comprising an interlayer resin insulating layer and a core substrate built up on a core substrate.
を相互に異ならしめ積層したことを特徴とする請求項１
に記載の多層プリント配線板。2. A stack of a plurality of core substrates with warping directions different from each other.
2. The multilayer printed wiring board according to item 1.
枚を最外層に配置すると共に、該最外層のコア基板の表
面に、当該コア基板上のパッドを被覆しないように開口
を設けてソルダーレジストを配設したことを特徴とする
請求項１又は２に記載の多層プリント配線板。3. At least one of the plurality of core substrates
3. The method according to claim 1, further comprising: disposing a solder resist on the outermost layer and providing an opening on the surface of the outermost core substrate so as not to cover pads on the core substrate. 2. The multilayer printed wiring board according to item 1.
を備えることを特徴とする多層プリント配線板の製造方
法： （Ａ）コア基板の上層に、樹脂絶縁層となる樹脂フィル
ムを貼る工程； （Ｂ）前記樹脂フィルムに、レーザで非貫通孔を形成す
る工程； （Ｃ）前記樹脂絶縁層の非貫通孔に導体を形成してバイ
アホールとする工程； （Ｄ）前記樹脂絶縁層の上にコア基板を貼る工程。4. A method for producing a multilayer printed wiring board, comprising at least the following steps (A) to (D): (A) A resin film to be a resin insulating layer is pasted on an upper layer of a core substrate. (B) a step of forming a non-through hole in the resin film by laser; (C) a step of forming a conductor in the non-through hole of the resin insulating layer to form a via hole; (D) the resin insulating layer Attaching a core substrate on top of
を備えることを特徴とする多層プリント配線板の製造方
法： （Ａ）第１のコア基板の上層に、樹脂絶縁層となる樹脂
フィルムを貼る工程； （Ｂ）前記樹脂フィルムに、レーザで非貫通孔を形成す
る工程； （Ｃ）前記樹脂絶縁層の非貫通孔に導体を形成してバイ
アホールとする工程； （Ｄ）前記樹脂絶縁層の上に第２のコア基板を貼る工
程； （Ｅ）前記第２のコア基板にレーザで非貫通孔を形成す
る工程； （Ｆ）前記第２のコア基板の非貫通孔に導体を形成して
バイアホールとする工程。5. A method for manufacturing a multilayer printed wiring board, comprising at least the following steps (A) to (F): (A) a resin to be a resin insulating layer on an upper layer of a first core substrate A step of attaching a film; (B) a step of forming a non-through hole in the resin film by laser; (C) a step of forming a conductor in the non-through hole of the resin insulating layer to form a via hole; Attaching a second core substrate on the resin insulating layer; (E) forming a non-through hole in the second core substrate with a laser; (F) conducting a conductor in the non-through hole of the second core substrate. Forming a via hole.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078816B2 (en) | 2004-03-31 | 2006-07-18 | Endicott Interconnect Technologies, Inc. | Circuitized substrate |
| US7145221B2 (en) | 2004-03-31 | 2006-12-05 | Endicott Interconnect Technologies, Inc. | Low moisture absorptive circuitized substrate, method of making same, electrical assembly utilizing same, and information handling system utilizing same |
| JP2007188986A (en) * | 2006-01-12 | 2007-07-26 | Tdk Corp | Multilayer circuit board, and method of manufacturing same |
| US7270845B2 (en) | 2004-03-31 | 2007-09-18 | Endicott Interconnect Technologies, Inc. | Dielectric composition for forming dielectric layer for use in circuitized substrates |
| CN100459824C (en) * | 2005-09-20 | 2009-02-04 | 陈文祺 | High-layer circuit board and its manufacturing method |
| US8188375B2 (en) | 2005-11-29 | 2012-05-29 | Tok Corporation | Multilayer circuit board and method for manufacturing the same |
-
1999
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078816B2 (en) | 2004-03-31 | 2006-07-18 | Endicott Interconnect Technologies, Inc. | Circuitized substrate |
| US7145221B2 (en) | 2004-03-31 | 2006-12-05 | Endicott Interconnect Technologies, Inc. | Low moisture absorptive circuitized substrate, method of making same, electrical assembly utilizing same, and information handling system utilizing same |
| US7270845B2 (en) | 2004-03-31 | 2007-09-18 | Endicott Interconnect Technologies, Inc. | Dielectric composition for forming dielectric layer for use in circuitized substrates |
| US7416996B2 (en) | 2004-03-31 | 2008-08-26 | Endicott Interconnect Technologies, Inc. | Method of making circuitized substrate |
| US7508076B2 (en) | 2004-03-31 | 2009-03-24 | Endicott Interconnect Technologies, Inc. | Information handling system including a circuitized substrate having a dielectric layer without continuous fibers |
| US8445094B2 (en) | 2004-03-31 | 2013-05-21 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with dielectric layer having dielectric composition not including continuous or semi-continuous fibers |
| CN100459824C (en) * | 2005-09-20 | 2009-02-04 | 陈文祺 | High-layer circuit board and its manufacturing method |
| US8188375B2 (en) | 2005-11-29 | 2012-05-29 | Tok Corporation | Multilayer circuit board and method for manufacturing the same |
| US8530752B2 (en) | 2005-11-29 | 2013-09-10 | Tdk Corporation | Multilayer circuit board and method for manufacturing the same |
| JP2007188986A (en) * | 2006-01-12 | 2007-07-26 | Tdk Corp | Multilayer circuit board, and method of manufacturing same |
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