FR3098014A1 - Composé intermétallique - Google Patents

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Abstract

Composé intermétallique La présente description concerne un procédé comprenant : a) déposer, sur une région semiconductrice (14B), une couche (20) de NiPt avec une concentration en atomes de Pt égale à 15% à plus ou moins 1% ; b) effectuer un recuit à une température de 260°C à plus ou moins 20°C, pendant une durée comprise entre 20 et 60 secondes. Figure pour l'abrégé : Fig. 2

Description

Composé intermétallique
La présente description concerne de façon générale les circuits intégrés, et plus particulièrement des circuits intégrés comprenant des composés intermétalliques obtenus à partir d'un semiconducteur et de nickel (Ni).
On connaît des circuits intégrés dans lesquels des composants sont formés à partir d'une couche semiconductrice. Pour contacter électriquement une région semiconductrice d'un tel composant, on prévoit de former, sur cette région, au moins à l'emplacement du contact électrique, un composé intermétallique. Le composé intermétallique est formé lors d'une étape de recuit, à partir du matériau semiconducteur de la région semiconductrice et d'un métal déposé sur cette région semiconductrice. Le composé intermétallique est alors un alliage de ce métal et du matériau semiconducteur de la région semiconductrice.
Dans le cas particulier où le métal est du nickel, les procédés connus de fabrication conduisent à un composé intermétallique souffrant de divers inconvénients.
Il existe un besoin d'un procédé conduisant à l'obtention d'un composé intermétallique à base de nickel palliant tout ou partie des inconvénients des composés intermétalliques à base de nickel obtenus par des procédés existants.
Il existe un besoin d'un circuit intégré comprenant un composé intermétallique à base de nickel palliant tout ou partie des inconvénients des circuits électroniques comprenant un composé intermétallique connu à base de nickel.
Un mode de réalisation pallie tout ou partie des inconvénients des procédés connus d'obtention d'un composé intermétallique à base de nickel.
Un mode de réalisation pallie tout ou partie des inconvénients des circuits intégrés comprenant un composé intermétallique connu à base de nickel.
Un mode de réalisation prévoit un procédé comprenant :
a) déposer, sur une région semiconductrice, une couche de NiPt avec une concentration en atomes de Pt égale à 15% à plus ou moins 1% ;
b) effectuer un recuit à une température de 260°C à plus ou moins 20°C, pendant une durée comprise entre 20 et 60 secondes.
Selon un mode de réalisation, le procédé comprend en outre, après l'étape b), une étape c) consistant à retirer par gravure la couche de NiPt.
Selon un mode de réalisation, le procédé comprend en outre, après l'étape c), une étape d) consistant à effectuer un autre recuit.
Selon un mode de réalisation, l'étape d) est effectuée à une température supérieure à 380°C.
Selon un mode de réalisation, la région semiconductrice a une structure cristalline épitaxiale.
Selon un mode de réalisation, la région semiconductrice est en Si, en Ge ou en SiGe, de préférence en SiGe.
Selon un mode de réalisation, le procédé comprend en outre, avant l'étape a), une étape consistant à former la région semiconductrice par épitaxie.
Selon un mode de réalisation, l'épitaxie est réalisée à partir d'une couche semiconductrice en Si, en Ge ou en SiGe, de préférence en Si.
Selon un mode de réalisation, la couche semiconductrice est un substrat massif ou repose sur une couche isolante reposant elle-même sur un substrat de support.
Un mode de réalisation prévoit un circuit intégré comprenant une région semiconductrice et une couche d'un composé intermétallique de NiSixGe(1-x), de NiGe, ou de NiSi reposant sur et en contact avec la région semiconductrice, dans lequel le Ni est en proportion stœchiométrique par rapport aux atomes semiconducteurs du composé intermétallique, et dans lequel le composé intermétallique a une structure cristalline alignée avec la structure cristalline de la région semiconductrice.
Selon un mode de réalisation, l'orientation cristalline du composé intermétallique est figée.
Selon un mode de réalisation, la couche du composé intermétallique comprend des atomes libres de Pt.
Selon un mode de réalisation, la concentration en atomes de Pt dans la couche du composé intermétallique est maximum à la surface de la couche du composé intermétallique, et est de préférence comprise entre 15 et 25 % en atomes de Pt.
Selon un mode de réalisation, le circuit est obtenu par la mise en œuvre du procédé décrit.
Selon un mode de réalisation, la région semiconductrice est une région de source ou de drain d'un transistor MOS.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 représente, en coupe et de manière schématique, un exemple d'un composant électronique d'un circuit intégré auquel s'appliquent les modes de réalisation décrits ;
la figure 2 représente, en coupe et de manière schématique, le composant de la figure 1 à une étape d'un mode de mise en oeuvre d'un procédé de fabrication d'un composé intermétallique à base de nickel ;
la figure 3 représente, en coupe et de manière schématique, le composant de la figure 1 à une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication d'un composé intermétallique à base de nickel ; et
la figure 4 représente, en coupe et de manière schématique, le composant de la figure 1 à une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication d'un composé intermétallique à base de nickel.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les circuits intégrés et les composants de tels circuits dans lesquels un composé intermétallique à base de nickel peut être prévu n'ont pas été détaillés, les modes de réalisation décrits étant compatibles avec les circuits intégrés usuels et les composants électroniques usuels de ces circuits.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La figure 1 représente, en coupe et de manière schématique, un exemple d'un composant électronique, ici un transistor MOS 1, d'un circuit intégré auquel s'appliquent les modes de réalisation décrits.
Le transistor 1 est formé dans et/ou sur une couche semiconductrice 10, par exemple en silicium-germanium (SiGe), en silicium (Si) ou en germanium (Ge), de préférence en silicium. Dans cet exemple, la couche semiconductrice 10 repose sur une couche isolante 11, reposant elle-même sur un substrat 12 de support, par exemple en silicium, les couches 10 et 11 formant une structure de type SOI (semiconducteur sur isolant – "Semiconductor on Insulator"). En variante, la couche semiconductrice 10 est un substrat semiconducteur massif.
Le transistor 1 appartient à un circuit intégré comprenant par exemple d'autres composants (non représentés) formés dans et/ou sur la couche 10. Dans cet exemple, le transistor 1 est isolé électriquement d'autres composants (non représentés) du circuit par des tranchées 13 remplies d'un isolant, par exemple d'oxyde de silicium (SiO2). Dans cet exemple où la couche 10 est de type SOI, les tranchées 13 traversent la couche 10 et, par exemple, la couche 11.
Le transistor 1 comprend deux régions semiconductrices 14 de source et drain. Les régions 14 sont séparées l'une de l'autre par une région de formation de canal 15 s'étendant dans la couche 10, dans cet exemple sur toute l'épaisseur de la couche 10. Des traits pointillés délimitent de manière très schématique la région 15 dans les figures. Une grille ou empilement de grille 16 repose sur et en contact avec la région 15. La grille 16 comprend une électrode conductrice de grille, par exemple en silicium polycristallin, et un isolant de grille, par exemple en oxyde de silicium, intercalé entre l'électrode de grille et la région 15 pour les isoler l'une de l'autre, l'électrode de grille et l'isolant de grille n'étant pas détaillés dans les figures. De manière classique, dans cet exemple, des espaceurs 17 en un matériau isolant recouvrent les flancs de la grille 16.
Chaque région 14 comprend une partie ou portion 14A de la couche 10. Dans cet exemple, chaque région 14 comprend en outre une région semiconductrice 14B reposant sur et en contact avec la couche 10, et plus particulièrement sur et en contact avec une partie 14A correspondante de la couche 10. Les régions 14B sont réalisées lors d'une étape d'épitaxie à partir de la couche 10. Les régions 14B sont par exemple en Si, en Ge ou en SiGe. De préférence, les régions 14B sont en SiGe, la concentration en atomes de Ge dans le SiGe étant par exemple comprise entre environ 20 % et environ 50 %, par exemple de l'ordre de 30 à 35 %, de préférence de l'ordre de 33 %, et plus préférentiellement égale à 33 %.
Chaque région 14 peut être dopée, de type N ou de type P, par exemple par implantation d'atomes dopants ou in situ lors de l'épitaxie des régions 14B.
Pour connecter électriquement le transistor 1, bien que cela ne soit pas représenté ici, on prévoit de former des vias conducteurs jusqu'à la grille 16 et jusqu'aux régions 14, et plus particulièrement ici, jusqu'aux régions semiconductrices 14B.
Préalablement à la formation des vias, on prévoit de former une couche d'un composé intermétallique en contact avec les régions 14, plus particulièrement ici sur les régions 14B, en déposant une couche comprenant du nickel sur les régions 14, plus particulièrement ici sur les régions 14B, et en effectuant un recuit. Lors du recuit, le composé intermétallique se forme à partir du matériau semiconducteur des régions 14, plus particulièrement ici des régions 14B, et du nickel déposé. Dans le cas où le matériau semiconducteur est du silicium, du germanium ou du silicium-germanium, le composé intermétallique obtenu est respectivement du siliciure, du germaniure, ou du germano-siliciure. Dans cet exemple, lors de ces étapes, la couche comprenant le nickel est également déposée sur la grille 16 et, le cas échéant, un composé intermétallique se forme alors au sommet de la grille 16.
Un inconvénient des composés intermétalliques connus à base de nickel est que l'alliage entre le semiconducteur et le métal peut s'agglomérer, notamment lors d'étapes ultérieures de recuit. De tels agglomérats comprennent généralement du NiSi ou du NiSiGe. Ces agglomérats dans le composé intermétallique conduisent à une détérioration des propriétés électriques et/ou physiques du composé intermétallique.
Un autre inconvénient des composés intermétalliques connus à base de nickel est que ces composés peuvent diffuser dans les régions semiconductrices qu'ils recouvrent. En particulier, dans le cas du transistor 1, les composés intermétalliques connus à base de nickel qui seraient formés sur les régions 14B peuvent diffuser jusque dans la région 15, conduisant une détérioration des propriétés électriques du transistor. Cela est plus particulièrement vrai quand le transistor est formé à partir d'une couche semiconductrice mince d'une structure SOI ou FDSOI (semiconducteur sur isolant totalement déplété - "Fully Depleted Semiconductor on Insulator"), dont l'épaisseur est inférieure à 20 nm, par exemple inférieure à 15 nm, par exemple égale à 11 nm, et que le composé intermétallique connu est formé sur une région semiconductrice épitaxiée à partir de la couche semiconductrice SOI, l'épaisseur de la région épitaxiée étant par exemple comprise entre environ 10 nm et environ 20 nm, de préférence comprise entre 10 et 20 nm, par exemple comprise entre environ 14 et 16 nm, de préférence comprise entre 14 et 16 nm.
Un mode de mise en oeuvre d'un procédé va maintenant être décrit en relation avec les figures 2 à 4. Dans cet exemple, le procédé est mis en oeuvre à partir du transistor 1 de la figure 1. Toutefois, ce procédé peut être mis en oeuvre pour former une couche d'un composé intermétallique à base de nickel sur une région semiconductrice en Si, Ge ou SiGe de n'importe quel autre type de composant électronique, par exemple une région semiconductrice d'un transistor FinFET, dès lors que la région semiconductrice a une structure cristalline de type épitaxiale, ou structure épitaxiale, c'est-à-dire une structure avec une maille cristalline régulière, ou, dit autrement, une structure monocristalline..
La figure 2 représente, en coupe et de manière schématique, le transistor 1 de la figure 1 à une étape d'un mode de mise en oeuvre d'un procédé de fabrication d'un composé intermétallique à base de nickel.
A l'étape de la figure 2, une couche 20 de NiPt, c'est-à-dire une couche constituée d'un alliage de nickel (Ni) et de platine (Pt), a été déposée sur les régions semicondutrices 14, et plus particulièrement ici sur les régions semiconductrice 14B. La couche 20 est par exemple déposée sur toute la surface exposée des régions 14B. De préférence, la couche 20 est déposée sur toute la structure, c'est-à-dire sur toute la tranche semiconductrice comprenant le transistor 1 et d'autres composants électroniques de circuits intégrés formés à partir de cette tranche semiconductrice. A titre d'exemple, la couche 20 est déposée de manière conforme. L'épaisseur de la couche 20 est par exemple comprise entre environ 5 nm et 15 nm, par exemple égale à environ 10 nm.
Le dépôt de la couche 20 est effectué de manière que la concentration en atome de Pt dans la couche 20 soit égale à 15 % à plus ou moins 1%, de préférence égale à 15 %.
De préférence, avant le dépôt de la couche 20, une étape de préparation des surfaces, ou étape de nettoyage, est prévue, par exemple pour retirer de l'oxyde s'étant formé sur la surface exposée des régions 14B. A titre d'exemple, une telle étape est effectuée avec une solution d'acide fluoridrique (HF), par exemple en trempant la tranche semiconductrice dans la solution.
De préférence, bien que cela ne soit pas illustré ici, une couche de nitrure de titane (TiN) est déposée sur toute la surface supérieure de la couche 20.
La figure 3 représente, en coupe et de manière schématique, le composant de la figure 1 à une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication d'un composé intermétallique à base de nickel. Plus particulièrement, la figure 3 représente le transistor 1 à une étape suivant l'étape décrite en relation avec la figure 2.
A l'étape de la figure 3, un recuit est effectué de sorte qu'une couche 30 de composé intermétallique à base de nickel se forme à partir du nickel de la couche 20 et du matériau semiconducteur avec lequel la couche 20 est en contact, au niveau chaque surface de contact, ou interface, entre la couche 20 et du matériau semiconducteur. A titre d'exemple, l'épaisseur de chaque couche 30 formée est comprise entre environ 5 nm et environ 12 nm, par exemple égale à environ 8 nm. Chaque couche 30 comprend du nickel et du matériau semiconducteur à partir duquel elle a été formée.
Dans l'exemple du transistor 1, une couche 30 se forme au niveau de la surface supérieure de chaque région semiconductrice 14B et au niveau des flancs de chaque région 14B, du côté opposé à la grille 16. Autrement dit, après ce recuit, chaque région semiconductrice 14B est recouverte d'une couche 30. Lorsque l'électrode de grille comprend du silicium polycristallin, une couche 30 se forme également au niveau du sommet de la grille 16, bien que la structure du composé intermétallique de la couche 30 au sommet de la grille 16 soit différente de celle du composé intermétallique des couches 30 formées sur les régions 14B.
Le recuit est mis en oeuvre à une température de 260°C à plus ou moins 20°C, par exemple à une température de 260°C à plus ou moins 10°C, de préférence à une température de 260°C. En outre le recuit a une durée comprise entre 20 et 60 secondes, par exemple une durée de 30 secondes à plus ou moins 10 secondes, par exemple à plus ou moins 5 secondes, de préférence une durée de 30 secondes.
Dans la suite de la description, on s'intéresse plus particulièrement aux couches 30 recouvrant les régions semiconductrices 14B.
A l'issue du recuit décrit en relation avec la figure 3, on obtient, au niveau des couches 30, des phases crystallines riches en nickel. Plus particulièrement, selon que les régions 14B sont en silicium, en germanium ou en silicium-germanium, on obtient des phases de type Ni2Si, Ni2Ge, ou Ni2SixGe( 1 - x ).
On notera que du platine est présent dans les couches 30, c'est-à-dire que les couches 30 peuvent comprendre des atomes de platine (Pt) libres, non liés au matériau des couches 30, par exemple du platine non lié à du NiSixGe( 1-x)dans le cas de couches 30 recouvrant et obtenues à partir de régions 14B en SixGe(1-x). La concentration atomique maximale en atomes de Pt dans les couches 30 recouvrant les régions semiconductrices 14B est maximale à la surface de la couche 30, et est par exemple égale à environ 20 %.
L'inventrice a constaté que la structure cristalline, ou maille cristalline, des couches 30 recouvrant les régions 14B est identique à la structure cristalline, ou maille cristalline, des régions 14B qu'elles recouvrent. Dit autrement, il n'y pas de discontinuité de maille cristalline entre les régions 14B et les couches 30 qui les recouvrent. Dit encore autrement, la structure cristalline du matériau des couches 30 recouvrant les régions 14B est alignée avec la structure cristalline du matériau semiconducteur des régions 14B. Dit encore autrement, le matériau des couches 30 formées à partir d'une région semiconductrice 14B présente une structure d'hétéroépitaxie avec le matériau semiconducteur à partir duquel il se forme.
Il en résulte que le composé intermétallique des couches 30 recouvrant les régions 14B est particulièrement stable, notamment du fait qu'il n'y a pas au sens littéral du terme d'interface entre le matériau intermétallique de la couche 30 et le matériau semiconducteur des régions 14B. Notamment, le composé intermétallique ici décrit est insensible au phénomène d'agglomérat et ne formera pas, dans les gammes de température appliquées au transistor 1, d'agglomérats dans les régions 14B. En outre, le composé intermétallique ne diffuse pas dans le matériau semiconducteur des régions 14, ni dans celui de la région 15.
A titre d'exemple, l'analyse de la structure cristalline du composé intermétallique des couches 30 peut être réalisée par microscopie électronique en transmission ou TEM ("Transmission Electronic Microscopy"), en mettant en oeuvre un procédé de cartographie automatique d'orientation et de phase cristalline ("automatic crystal orientation and phase mapping"), ou procédé ASTAR. Dans ce cas, la cartographie obtenue pour le composé intermétallique des couches 30 recouvrant les régions 14B montre une structure épitaxiale, sans aucun degré de liberté, et non pas une structure aléatoire, en fibre ou axiotaxiale.
La figure 4 représente, en coupe et de manière schématique, le transistor 1 de la figure 1 à une autre étape d'un mode de mise en oeuvre d'un procédé de fabrication d'un composé intermétallique à base de nickel. Plus particulièrement, la figure 4 représente le transistor 1 à une étape suivant l'étape décrite en relation avec la figure 3.
A cette étape la couche 20 a été retirée par gravure, de manière à retirer le matériau de la couche 20 n'ayant pas réagi avec du matériau semiconducteur lors de l'étape précédente, c'est-à-dire pour retirer l'excédent de platine et de nickel.
Lorsqu'une couche de nitrure de titane a été déposée sur toute la surface supérieure de la couche 20 à l'étape décrite en relation avec la figure 2, cette couche de nitrure de titane est également retirée par gravure, préalablement au retrait de la couche 20.
A l'étape de la figure 4, un autre recuit est de préférence mis en oeuvre, par exemple un recuit à une température supérieure à 380°C, par exemple pendant moins d'une minute. A titre d'exemple, ce deuxième recuit est effectué à une température de 390°C pendant par exemple 20 secondes, ou à une température de 420°C pendant par exemple 30 secondes.
L'inventrice a constaté que ce deuxième recuit, à une température plus élevée que le premier recuit conduit à la transformation des couches 30 de la figure 3 en couches 40, dans lesquelles la structure ou maille cristalline du composé intermétallique des couches recouvrant les régions semiconductrices 14B n'est pas modifiée. Cela permet de conserver les propriétés électriques et physiques de ce composé intermétallique qui ont été décrites en relation avec la figure 3, notamment en ce qui concerne la formation des agglomérats de NiSi et la diffusion du composé intermétallique dans les régions semiconductrices 14 et 15.
Autrement dit, si les régions 14B sont en silicium, ces couches 40 comprennent un atome de nickel pour un atome de silicium, si les régions 14B sont en germanium, les couches 40 comprennent un atome de nickel pour un atome de germanium, et si les régions 14B sont en silicium-germanium, les couches 40 comprennent un atome de nickel pour chaque atome de silicium et un atome de nickel pour chaque atome de germanium. Plus particulièrement, dans ce dernier cas, si on appelle x la proportion en silicium dans l'alliage silicium-germanium des régions 14B, c'est-à-dire que les régions 14B sont composées de SixGe( 1 - x), les couches 40 considérées ici sont en NiSixGe(1 - x). Par exemple, pour des régions 14B en silicium-germanium avec une concentration de 70% en atomes de germanium, les couches 40 recouvrant les régions 14B sont en NiSi0 ,3Ge0,7
On notera que la structure avantageuse du composé intermétallique des couches 40 finalement obtenues (couches 30 avant le deuxième recuit) recouvrant les régions semiconductrices 14B n'est pas obtenue si la concentration en platine dans la couche 20 et/ou les conditions (température et/ou durée) du premier recuit décrit en relation avec la figure 3 sont différentes de celles indiquées précédemment. En particulier, si la concentration en platine dans la couche 20 et/ou les conditions du premier recuit (figure 3) diffèrent de celles indiquées précédemment, la structure cristalline du composé intermétallique pourrait être au moins en partie détruite lors du deuxième recuit décrit en relation avec la figure 4, conduisant à la formation d'une structure cristalline moins bien ordonnées du type fibre au sein de la couche 40.
Bien que cela ne soit pas illustré, le procédé peut en outre comprendre, après l'étape décrite en relation avec la figure 4, tout ou partie des étapes successives suivantes :
- déposer, par exemple par dépôt conforme, une couche isolante, par exemple de SiO2, de manière à recouvrir le composant 1, par exemple une couche isolante dont l'épaisseur est supérieure à la hauteur du composant 1, c'est-à-dire à la hauteur de la grille 16 dans cet exemple ;
- aplanir la face exposée, c'est-à-dire la face supérieure, de cette couche isolante, par exemple par CMP (polissage mécano chimique – "Chemical Mecanical Polishing"), la face plane ainsi obtenue étant disposée au-dessus du niveau supérieur du composant 1, c'est-à-dire au-dessus du sommet de la grille 16 dans cet exemple ;
- graver des tranchées à travers la couche isolante aplanie, jusqu'aux couches 40 ; et
- remplir les tranchées d'un matériau conducteur pour former des via conducteurs en contact avec les couches 40, de tels via étant couramment appelés contacts.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, l'homme du métier est en mesure de mettre en oeuvre le procédé décrit ci-dessus dans le cas où le composé intermétallique à base de nickel est formé sur et à partir de n'importe quelle région semiconductrice en Si, en Ge ou en SiGe ayant une structure cristalline épitaxiale. On notera qu'une région semiconductrice ayant une structure cristalline épitaxiale ne signifie pas nécessairement que cette région a été formée par épitaxie, une région semiconductrice à structure cristalline épitaxiale pouvant par exemple être une portion d'un substrat semiconducteur massif ou d'une couche semiconductrice d'une structure de type SOI.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (15)

  1. Procédé comprenant :
    a) déposer, sur une région semiconductrice (14B), une couche (20) de NiPt avec une concentration en atomes de Pt égale à 15% à plus ou moins 1% ;
    b) effectuer un recuit à une température de 260°C à plus ou moins 20°C, pendant une durée comprise entre 20 et 60 secondes.
  2. Procédé selon la revendication 1, comprenant en outre, après l'étape b), une étape c) consistant à retirer par gravure la couche (20) de NiPt.
  3. Procédé selon la revendication 2, comprenant en outre, après l'étape c), une étape d) consistant à effectuer un autre recuit.
  4. Procédé selon la revendication 3, dans lequel l'étape d) est effectuée à une température supérieure à 380°C.
  5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la région semiconductrice (14B) a une structure cristalline épitaxiale.
  6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la région semiconductrice (14B) est en Si, en Ge ou en SiGe, de préférence en SiGe.
  7. Procédé selon l'une quelconque des revendications 1 à 6, comprenant en outre, avant l'étape a), une étape consistant à former la région semiconductrice (14B) par épitaxie.
  8. Procédé selon la revendication 7, dans lequel l'épitaxie est réalisée à partir d'une couche semiconductrice (10) en Si, en Ge ou en SiGe, de préférence en Si.
  9. Procédé selon la revendication 8, dans lequel la couche semiconductrice (10) est un substrat massif ou repose sur une couche isolante (11) reposant elle-même sur un substrat de support (12).
  10. Circuit intégré comprenant une région semiconductrice (14B) et une couche (40) d'un composé intermétallique de NiSixGe(1-x), de NiGe, ou de NiSi reposant sur et en contact avec la région semiconductrice (14B), dans lequel le Ni est en proportion stœchiométrique par rapport aux atomes semiconducteurs du composé intermétallique, et dans lequel le composé intermétallique a une structure cristalline alignée avec la structure cristalline de la région semiconductrice.
  11. Circuit selon la revendication 10, dans lequel l'orientation cristalline du composé intermétallique est figée.
  12. Circuit selon la revendication 10 ou 11, dans lequel la couche (40) du composé intermétallique comprend des atomes libres de Pt.
  13. Circuit selon la revendication 12, dans lequel la concentration en atomes de Pt dans la couche (40) du composé intermétallique est maximum à la surface de la couche (40) du composé intermétallique, et est de préférence comprise entre 15 et 25 % en atomes de Pt.
  14. Circuit selon l'une quelconque des revendications 10 à 13, obtenu par un procédé selon l'une quelconque des revendications 1 à 9.
  15. Circuit selon l'une quelconque des revendications 10 à 14, dans lequel la région semiconductrice (14B) est une région de source ou de drain d'un transistor MOS (1).
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