DE68928285T2

DE68928285T2 - System und Verfahren zur Durchführung der Fehlerkorrektur von Audiosignalen auf einem Standbild-Videoformatband

Info

Publication number: DE68928285T2
Application number: DE68928285T
Authority: DE
Inventors: Donald Eugene Morgan; Michael Barrett Shields
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-03-21
Filing date: 1989-03-20
Publication date: 1998-02-12
Anticipated expiration: 2009-03-21
Also published as: DE68928285D1; JPH0214690A; EP0334580A2; JP2900393B2; EP0334580A3; EP0334580B1; US4866719A

Description

Die Erfindung bezieht sich auf Systeme und Verfahren zur Durchführung einer Fehlerkorrektur für Videosignale, die mit Digitaldaten in einem neuen Standbild- Audio("SFAT")-Format codiert sind. Genauer gesagt bezieht sich die Erfindung auf Überspielverfahren und -systeme für Videoplatten (Videodisks), die eine Fehlerkorrektur für die Videosignale ausführen können, die mit Digitaldaten in einem Standbild- Audiobandformat codiert sind.
Es gibt bereits Techniken zur Codierung digitaler Daten in den aktiven Videobereichen der Videosignale entweder des NTSC-Formats (525 Zeilen pro Rahmen, mit einer Teilbildrate gleich 60 Hz), oder des PAL-Formats (625 Zeilen pro Rahmen, mit einer Teilbildrate gleich 50 Hz). Gemäß einem Typ dieser bekannten Techniken werden Audiosignale digitalisiert und in einem Standbild-Audio("SFA")-Format in den aktiven Videobereichen eines Videosignals codiert. Alternativ können Digitaldaten neben den digitalisierten Audiosignalen die aktiven Videobereiche eines SFA-Signals liegen. Solche Signale können dann in dem neuen SFAT-Format aufgezeichhet werden.
Das SFA-Format wird bezugnehmend auf Fig. 1 bis 4 beschrieben. Das neue SFAT- Format wird bezugnehmend auf Fig. 1, 5 und 6 beschrieben.
Fig. 1 zeigt einen Block von SFA- oder SFAT-Daten. Der Datenblock von Fig. 1 belegt nicht mehr als 39 Rahmen eines Standard-NTSC- oder -PAL-Videosignals. Ein Schwarz- Burst-Signal belegt die ersten vier Rahmen des Datenblocks. Die nächsten n Rahmen (wobei n eine ganze Zahl größer oder gleich 2 und kleiner oder gleich 32 ist) weisen digitalisierte codierte Audiodaten auf Jeder solcher Rahmen enthält 7,2 kByte an Daten. Wenn ein Standbild während der Wiedergabe des Audiosignals angezeigt werden soll, enthalten die letzten drei Rahmen des Datenblocks ein bekanntes Standbild-Videosignal. Ein Vorspann-Code wird an dem Beginn des ersten Audiodaten-Rahmens (Rahmen 5 in Fig. 1) aufgezeichnet, und ein Nachspann-Code wird an dem Ende des letzten Audiodaten- Rahmens aufgezeichnet. Um eine Sequenz an aufgezeichneten Datenblöcken des in Fig. 1 gezeigten Typs wiederzugeben, wird typischerweise ein in geeigneter Weise programmiertes Computersystem verwendet, um zu gewährleisten, daß die Audiodaten in der richtigen Reihenfolge wiedergegeben und den richtigen Bilder zugeordnet werden. Nun wird das Format eines einzelnen Rahmens von SFA-codierten Audiodaten bezugnehmend auf Fig. 2 und 3 beschrieben. Auch wenn der in Fig. 2 und 3 gezeigte Rahmen eine NTSC-Implementierung eines Rahmens von SFA-codierten Daten ist, erfolgt die PAL-Implementierung in ähnlicher Weise, und die Unterschiede zwischen den PAL- und NTSC-Implementierungen werden aus der folgenden Erläuterung ersichtlich. Die Audiodaten in einem SFA-Rahmen belegen zwei Teilbilder. Wie in Fig. 2 gezeigt weist bei der NTSC-Implementierung jedes Teilbild 240 Zeilen auf Jede Zeile enthält 15 Byte an SFA-codierten Audiodaten, so daß insgesamt 3600 Byte an codierten Audiodaten ein Teilbild belegen. Die Audiodaten, die jedes Teilbild belegen, wurden digitalisiert (typischerweise mit 12 Bit Auflösung und einer Abtastrate von 8 kHz) und dann einem adaptiven Differenz-Impulscode-Modulationsverfahren (mit typischerweise 4 Bit Auflösung und einer Abtastrate von 8 kHz) unterzogen. Fig. 3 zeigt die ersten 20 Zeilen des Rahmens von Fig. 2, und die Zeilennummer 252 bis 284 zwischen zwei Teilbildern des Rahmens von Fig. 2. Die Zeile 21 ist für den Vorspann reserviert, und die Zeile 525 ist für den Nachspann reserviert. Ein Weiß-Markierungssignal belegt die Zeile 11, 40 Bytes von jedem Code belegen jede der Zeilen 10 und 273 und 24 Bit eines Codes belegen jede der Zeilen 17 und 18.
Fig. 4 zeigt eine einzelne Zeile, die eines der Felder einer NTSC-Implementierung eines Rahmens mit SFA-codierten Daten aufweist. Das erste (linkeste) 10,725 µs lange Intervall der Zeile weist das in Fig. 4 gezeigte Horizontal-Synchronsignal auf Digitalisierte, binärcodierte Audiodaten (oder andere binärcodierte Digitaldaten) belegen die nächsten 50,84 µs der Zeile. Die letzten 1,97 µs bestehen aus einem Signal mit einer im wesentlichen Null-IRE-Amplitude.
Fig. 5 zeigt eine Zeile an SFAT-Daten. Die ersten (linken) 11,92 µs geben das horizontale Austastintervall. Zwei 8-Bit-Synchronisierungsbyte belegen die nächsten 16 Bit (ungefähr die nächsten 2 µs) der Zeile. Die ersten dieser Synchronisierungsbytes sind als "F0H" bekannt und weisen die in Fig. 5(a) gezeigte Form auf. Das zweite dieser Synchronisierungsbytes ist als "E2H" bekannt und weist die in Fig. 5(a) gezeigte Form auf Die nächsten 184 Bits der Zeile (von Bit 112 bis Bit 296) weisen duobinär-codierte Audiodaten auf. Das nächste Byte (von Bit 296 bis Bit 304) ist ein weiteres "E2H"- Synchronisierungsbyte. Die nächsten 184 Bit (von Bit 304 bis Bit 488) weisen duobinärcodierte Audiodaten auf. Die letzten 24 Bit der Zeile weisen ein horizontales Austastsignal auf
Ein Block der SFAT-Daten weist die in Fig. 1 gezeigte Gesamtanordnung auf. Im Gegensatz zu dem Block der SFA-Daten sind indessen fünf Vorspann-Zeilen am Beginn des ersten Rahmens der Standbild-Audiodaten in einem Block der SFAT-Daten vorgesehen. Im Gegensatz dazu ist in einem SFA-Datenblock nur eine Vorspann-Zeile an dem Beginn des ersten Rahmens der Standbild-Audiodaten vorgesehen.
Fig. 5(b) ist ein Beispiel von einem der fünf Vorspann-Zeilen, die den ersten Rahmen der codierten Audiodaten in einem Block der SFAT-Daten belegen. Die ersten (linken) 125 µs der Vorspann-Zeile geben das horizontale Austastintervall wie in der in Fig. 5 gezeigten Datenzeile an. Zwei 8-Bit-Synchronisierungsbytes belegen die nächsten 16 Bit (die nächsten 2 µs) der Vorspann-Zeile. Das erste dieser Synchronisierungsbytes ist ein F0H- Byte und weist die in Fig. 5(a) gezeigte Form auf. Das zweite dieser Synchronisierungs bytes ist ein E2H-Byte und weist die in Fig. 5(a) gezeigte Form auf. Die nächsten 40 Bits der Vorspann-Zeile (von Bit 112 bis Bit 152) weisen einen 5-Byte-Identifizierungscode auf. Nach den nächsten 24 Bits gibt es zwei 8-Bit zur zyklischen Blocksicherung (CRC) Codes und einen weiteren 8-Bit-E2H-Synchronisierungscode. Nach diesem E2H-Code weisen die nächsten 40 Bit (Bit 240 bis Bit 280) einen zweiten 5-Byte-Identifizierungscode auf. Dann liegen nach den nächsten 24 Bits zwei 8-Bit-CRC-Codes gefolgt durch einen 8- Bit-E2H-Code wiederum gefolgt durch einen dritten 5-Byte-Identifizierungscode (der Bit 368 bis Bit 408 belegt) vor. Schließlich gibt es nach den nächsten 64 Bits ein abschließendes Paar an 8-Bit-CRC-Codes, die durch 2,98 µs des horizontalen Austastsignals wie in der in Fig. 5 gezeigten Datenzeile gefolgt werden.
Das Format eines einzelnen Rahmens von SFAT-codierten Audiodaten wird nun bezugnehmend auf Fig. 6 erläutert. Jede in Fig. 6 gezeigte Zeile wird durch zwei Zeilenzahlen identifiziert, eine (in der rechten Spalte der Zeilenzahlen) entsprechend einer NTSC-Implementierung des SFAT-Formats, und die andere (in der linken Spalte der Zeilenzahlen) entsprechend einer PAL-Implementierung des SFA-Formats. Die Audiodaten in einem SFAT-Rahmen belegen zwei Teilbilder. Bei der NTSC- Implementierung weist das erste Teilbild 238 Zeilen und das zweite Teilbild 242 Zeilen auf. Bei der PAL-Implementierung weist jedes Feld 240 Zeilen auf. Die fünf unmittelbar dem ersten Teilbild der Daten vorhergehenden Zeilen (Zeilen 20 bis 24 bei der NTSC Implementierung und Zeilen 26 bis 30 bei der PAL-Implementierung) sind für Vorspanne reserviert (die jeweils das in Fig. 5(b) gezeigte Format aufweisen). Sowohl bei der PAL- wie auch bei der NTSC-Implementierung sind die jedes Teilbild belegenden Daten in drei Datenblöcke gruppiert. Beispielsweise weist bei der PAL-Implementierung die Daten, die die Zeilen 31 bis 110 (oder Zeilen 339 bis 418) belegen, einen ersten Block auf, die Daten, die die Zeilen 111 bis 190 (oder Zeilen 419 bis 498) belegen, sind in einem zweiten Block enthalten und die Daten, die die Zeilen 191 bis 270 (oder Zeilen 499 bis 578) belegen, sind in einem dritten Block enthalten.
Da die Daten, die die aktiven Videobereiche des SFAT-Rahmens belegen, duobinär codiert sind, können die Daten zweifach codiert sein unter Verwendung zweier bekannter Fehlerkorrekturcodes ECC1 und ECC2. Dies steht im Gegensatz zu den Daten, die die aktiven Videobereiche eines Rahmens der SFA-Daten belegen, die praktisch nur einfach codiert werden können unter Verwendung eines bekannten Fehlerkorrekturcodes ECC 1.
Bei einem Vorgang der Videodisk-Herstellung ist es bekannt, ein Stamm(Master)-Videoband zu erzeugen, auf den SFA-codierte Audiosignale (oder andere SFA-codierte Digitaldaten) aufgezeichnet sind. Ein Fehlerkorrekturcode (ECC1), der zur Codierung der Daten in den aktiven Videobereichen des aufgezeichneten Signals verwendet wird, erleichtert die Einschätzung der Qualität des Stamm-Videobands in einer Weise, die bezugnehmend auf Fig. 7 beschrieben wird.
Bei einem bekannten Videodisk-Herstellungssystem von Fig. 7 wird ein SFA-Format- Videosignal mit digitalisierten Audiodaten oder anderen Digitaldaten in seinen aktiven Videobereichen unter Verwendung eines Fehlerkbrrekturcodes ECC 1 in einer Codiereinheit 1 codiert, und das codierte Signal, das von der Einheit ausgegeben wird, wird auf dem Videoband in einem SFA-Format durch die Kopier-Bandeinheit 2 aufgezeichnet. In der Qualitäts-Prufeinheit 3 wird das in der Einheit 2 (mit dem SFA-Format) hergestellte Stamm-Videoband in einem Videobandgerät abgespielt, das mit einer bekannten SFA- Decodiereinheit (wie beispielsweise der DB-2040-Videoplatten-Decodierplatine von Sony Corporation) ausgerustet ist. Die Decodiereinheit verwendet den Fehlerkoffekturcode ECC 1 in einer bekannten Weise, um die Fehleffate für jeden Block der SFA-codierten Daten zu bestimmen, die auf dem Stamm-Band aufgezeichnet sind. Wenn die Fehlerraten ausreichend niedrig sind, wird das Stamm-Band zu der Platten-Kopiereinheit 4 gegeben. In der Einheit 4 wird die Information von dem Stamm-Band auf eine Videoplatte in dem SFA-Format übertragen. Diese Information in dem SFA-Format kann von der Platte durch einen bekannten Videoplattenspieler zurückgewonnen werden, der mit einer bekannten SFA-Codiereinheit 5 ausgestattet ist (die von der gleichen Art sein kann wie die, die in der Qualitäts-Prüfeinheit 3 ist).
Bekannte SFA-Decodiereinheiten 5 können den ECC 1-Code eines SFA-codierten Signals zur Korrektur von Fehlern verwenden, die während der kombinierten Band-Kopier-, Qualitätseinschätzungs- und Plattenwiedergabevorgänge erzeugt werden, die in den Einheiten 2, 3 und 4 ausgeführt werden.
Ein Nachteil der bekannten bezugnehmend auf Fig. 7 beschriebenen Videoplatten-Technik ist, daß die Qualitätseinschätzung inhärent einen Verschleiß und eine Abnutzung und einen Verschleiß für das Stamm-Band während der Wiedergabe in der Einheit 3 hinzufügt, und so selbst zu einer Fehlererzeugung beiträgt, obwohl sie zur Quantifizierung der Fehler dienen soll, die während der Herstellung des Stamm(Master)-Videobands erzeugt werden.
Gemäß einem Aspekt der vorliegenden Erfindung ist ein System zur Durchführung einer Fehlerkorrektur für ein Videosignal vorgesehen, das fehlercodierte Digitaldaten in wenigstens einem seiner aktiven Videobereiche aufweist, und das beispielsweise in einer Vorrichtung zur Aufzeichnung des Videosignals von einem Stamm-Band Verwendung findet, wobei das System aufweist:
eine Einrichtung zur Gewinnung der fehlercodierten Digitaldaten aus dem Videosignal, eine Fehlerkorrektureinheit, die die gewonnenen fehlercodierten Digitaldaten aufnimmt und eine Fehlerkorrektur für die erhaltenen Digitaldaten ausführt, und
eine Videosignal-Erzeugungseinrichtung, die die fehlerkorrigierten Daten aufnimmt und aus den fehlerkorrigierten Daten ein fehlerkorrigiertes Videosignal erzeugt, das die fehlerkorrigierten Daten in wenigstens einem seiner aktiven Videobereiche aufweist,
gekennzeichnet durch eine Einrichtung, der die gewonnenen fehlercodierten Digitaldaten von der Gewinnungseinrichtung zur Umsetzung der gewonnenen Digitaldaten in parallele Digitaldaten und zur Speicherung der parallelen Digitaldaten in einer Datenspeichereinheit zugeführt werden, und dadurch, daß
die Fehlerkorrektureinheit die gewonnenen fehlercodierten Digitaldaten zur Korrektur von der Speichereinheit erhält und die fehlerkorrigierten Daten zu der Speichereinheit zuruckgibt, daß die Videosignal-Erzeugungseinrichtung die fehlerkorrigierten Daten von der Speichereinheit erhält, und daß
das Videosignal zur Fehlerkorrektur ein SFAT-Format-Videosignal ist, dessen Datenzeilen in folgender Reihenfolge 88 Bits eines horizontalen Austastintervalls, 16 Bits eines Synchronisierungssignals, 184 duobinär-codierter Daten, 8 weitere Bits eines Synchronisierungssignals, 184 weitere Bits duobinär-codierter Daten und 24 weitere Bits eines horizontalen Austastsignals erhalten, wobei die duobinär-codierten Daten die fehlercodierten Digitaldaten enthalten.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Durchführung einer Fehlerkorrektur für ein Videosignal vorgesehen, das in wenigstens einem seiner aktiven Bereiche fehlercodierte Digitaldaten aufweist, wobei das Verfahren beispielsweise als Teil eines Verfahrens zur Aufzeichnung des Videosignals von einem Stamm(Master)-Band Verwendung findet, wobei das Verfahren die folgenden Schritte aufweist:
(a) Gewinnung der fehlercodierten Digitaldaten aus dem Videosignal,
(b) Durchführung einer Fehlerkorrektur mit den erhaltenen fehlercodierten Digitaldaten,
(c) Erzeugung eines fehlerkorrigierten Videosignais mit den fehlerkorrigierten Daten in wenigstens einem seiner aktiven Videobereiche, gekennzeichnet durch die folgenden Schritte:
(d) Umsetzen der gewonnenen fehlercodierten Digitaldaten von Schritt (a) in parallele Digitaldaten, und Speicherung der parallelen Digitaldaten in einer Speichereinheit vor dem Schritt (b), wobei
der Schritt (b) die Schritte des Auslesens der parallelen Digitaldaten, die in der Speichereinheit gespeichert sind, während des Schrittes (d) und die Zuruckgabe der fehlerkorrigierten Daten zu der Speichereinheit aufweist, wobei der Schritt (c) den Schritt des Auslesens der fehlerkorrigierten Daten von der Speichereinheit aufweist, und
das Videosignal ein SFAT-Videosignal ist, dessen Datenzeilen in der folgenden Reihenfolge 88 Bits eines horizontalen Austastintervalls, 16 Bits eines Synchronisierungssignals, 184 Bits duobinär-codierter Daten, 8 weitere Bits eines Synchronisierungssignals, 184 weitere Bits duobinär-codierter Daten und 24 weitere Bits eines horizontalen Austastsignals aufweisen, wobei die duobinär-codierten Daten weiterhin die fehlercodierten Digitaldaten enthalten.
Gemäß der Erfindung ist ein System und ein Verfahren zur Verarbeitung eines Videosignal des SFAT-Formats vorgesehen, das duobinäre Digitaldaten in seinen aktiven Videobereichen aufweist. Gemäß einem bevorzugten Ausfiihrungsbeispiel werden die digitalen Daten unter Verwendung zweier Fehlerkorrekturcodes (ECC 1 und ECC2) zweifachcodiert, und gemäß der Erfindung wird eine Fehlerkorrektur mit den zweifach fehlercodierten SFAT-Eingangssignalen unter Verwendung des Codes ECC2 ausgeführt und ein Videosignal ausgegeben, das von dem fehlerkorrigierten Eingangssignal rekonstruiert ist. Gemäß einer Abänderung dieses bevorzugten Ausführungsbeispiels weist das Ausgangssignal ein SFA-Format auf. Gemäß einer weiteren Abänderung des bevorzugten Ausführungsbeispiels weist das Ausgangssignal ein SFAT-Format auf. Gemäß einem bevorzugten Ausführungsbeispiel wird bei der Erfindung das ausgegebene Videosignal so moduliert, daß es entweder das SFA- oder das SFAT-Format aufweist. Wenn das Ausgangssignal dieses bevorzugten Ausführungsbeispiels auf einer Videodisk aufgezeichnet werden soll, erzeugt die Erfindung ein Ausgangssignal des SFA-Formats. Wenn das Ausgangssignal gemäß diesem bevorzugten Ausführungsbeispiel der Erfindung auf einem Videoband (beispielsweise als ein Eingangssignal für einen Band-zu-Band- Überspielvorgang) aufgezeichnet werden soll, erzeugt die Erfindung ein Ausgangssignal mit dem SFAT-Format. Wenn das Eingangssignal unter Verwendung zweier Fehlerkorrekturcodes (ECC 1 und ECC2) zweifach fehlercodiert wurde, kann gemäß der Erfindung aus einem solchen zweifach codierten Eingangssignal ein Videosignal des SFA- Formats erzeugt werden, das ECC1-fehlercodiert ist und das unter Verwendung des Fehlercodes ECC2 fehlerkorrigiert wurde. Diese Möglichkeit ist insbesondere von Vorteil, wenn die Erfindung bei einem Videoplatten-Mastersystem oder -verfahren angewendet wird. Gemäß der Erfindung kann auch (aus solch einem zweifach fehlercodierten SFAT- Eingangssignal) ein zweifach fehlercodiertes SFAT-Format-Videosignal erzeugt werden, das unter Verwendung des Fehlercodes ECC2 fehlerkorrigiert wurde.
Gemäß einem bevorzugten Ausführungsbeispiel führt die Erfindung weiterhin eine Fehlererfassung aus und erzeugt ein Signal, das die erfaßte Fehlerrate des- Eingangssignals anzeigt. Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung wird sowohl eine Fehlerkorrektur wie auch eine Fehlererfassung online in Echtzeit und automatisch ausgeführt.
Die Figuren zeigen:
Fig. 1 eine graphische Darstellung eines Videosignals des SFA-Formats, das mehrere Rahmen an Daten aufweist.
Fig. 2 einen einzigen Rahmen (mit 525 Zeilen) eines Videosignals des SFA-Formats.
Fig. 3 eine graphische Darstellung von einigen Zeilen, die den in Fig. 2 gezeigten Rahmen enthalten.
Fig. 4 eine graphische Darstellung einer einzigen Zeile eines Videosignals des SFA- Formats.
Fig. 5 eine einzige Zeile eines Videosignals mit dem SFAT-Format.
Fig. 5(a) zwei Synchronisierungsbytes, die in dem Signal von Fig. 5 enthalten sind.
Fig. 5(b) einen Abschnitt eines speziellen Typs an Videosignal, das das Zeilenformat von Fig. 5 aufweist und das als Vorspann-Zeile eines SFAT-Rahmens bekannt ist.
Fig. 6 einen einzigen Rahmen eines Videosignals des SFAT-Formats.
Fig. 7 ein Blockschaltbild eines bekannten Videodisk-Mastersystems.
Fig. 8 ein Blockschaltbild eines erfindungsgemäßen Videodisk-Mastersystems.
Fig. 9 ein Blockschaltbild eines bevorzugten Ausführungsbeispiels der erfindungsgemäßen Korrekturschaltung.
Fig. 10 ein Blockschaltbild des Demodulator-Bestandteils von Fig. 9.
Fig. 10(a) einen Schaltplan eines bevorzugten Ausführungsbeispiels des Blocks 104 von Fig. 10.
Fig. 10(b) einen Schaltplan eines bevorzugten Ausführungsbeispiels des Blocks 108 von Fig. 10.
Fig. 10(c) die zeitliche Beziehung einer Anzahl von Signalen, die in der Schaltung von Fig. 10(b) verarbeitet werden.
Fig. 11 ein Blockschaltbild des Modulators von Fig. 9.
Fig. 11(a) einen Schaltplan eines bevorzugten Ausführungsbeispiels der Schaltung 201 von Fig. 11.
Fig. 11(b) einen Schaltplan eines bevorzugten Ausführungsbeispiels von Schaltung 204 vonfig. 11.
Fig. 12 ein Blockschaltbild der Takt-Platine von Fig. 9.
Fig. 13 ein Blockschaltbild der Speicher-Platine von Fig. 9.
Fig. 14 ein Blockschaltbild der Fehlerkorrekturschaltung von Fig. 9.
Fig. 15 ein Blockschaltbild der CIRC-Prozessorschaltung von Fig. 14.
Fig. 16 ein Zeitverlaufs-Diagramm von Signalen des Typs, der beim Betrieb der Fehlerkorrekturschaltung von Fig. 14 verwendet wird.
Fig. 17 ein Zeitverlaufs-Diagramm von Signalen des Typs, der beim Betrieb der Fehlerkorrekturschaltung 14 verwendet wird.
Fig. 8 zeigt ein Blockschaltbild eines Videodisk-Mastersystems gemäß einem bevorzugten Ausführungsbeispiel der Erfindung. Ein Videosignal des SFAT-Formats mit duobinärcodierten Audioinformations- oder anderen duobinären Digitaldaten in seinen aktiven Videobereichen wird unter Verwendung eines ersten bekannten Fehlerkorrekturcodes (ECC1) in einer Codiereinheit 1 codiert. Das von der Codiereinheit 1 stammende codierte Signal wird dann unter Verwendung eines zweiten bekannten Fehlerkorrekturcodes (ECC2) in einer Codiereinheit 6 codiert. Das Signal von der Codiereinheit 6 enthält eine "innere" Schicht des Fehlerkorrekturcodes (ECC1) und eine "äußere" Schicht (ECC2). Die "innere" Schicht verbleibt ihit den Daten während des gesamten Videodisk- Mastervorgangs, in dem Sinne, daß die ECC1-codierten Daten abschließend in dem SFA- Format auf der Videodisk aufgezeichnet werden. Auch wenn die "äußere" Schicht zu dem Zweck der Korrektur der durch das Band verursachten Fehler hinzugefügt wird, die während des Videodisk-Mastervorgangs erzeugt werden, sind die zuletzt auf einer Videodisk aufgezeichneten des SFA-Formats keine ECC2-codierten Daten.
Gemäß einem bevorzugten Ausführungsbeispiel ist der ECC1 ein kreuzverschachtelter Reed-Solomon-Code und ECC2 ist ein kreuzverschachtelter Reed-Solomon-Code. Eine Codiereinheit, die als Codiereinheit 1 oder 6 verwendet werden kann, kann aus den bekannten verwendet werden, wie sie beispielsweise in der US-A-4,680,764 vom 14. Juli 1987, Suzuki, et al., beschrieben sind. Die zweifach codierten Signale von der Einheit 6 werden auf einem Videoband in dem SFAT-Format in der Master-Bandeinheit neu aufgezeichnet. Das in der Einheit 2 erzeugte Videoband wird dann zu dem Korrektursystem 7 (im folgenden manchmal als "Korrektur-Box" 7 bezeichnet) gegeben, in der es abgespielt wird. Das abgespielte (wiedergegebene) Videosignal wird demoduliert, die Fehler in den Daten, die die aktiven Bereiche des Signals belegen und in der Band- Mastereinheit 2 erzeugt wurden, werden erfaßt und korrigiert. Das Korrektursystem 7 kann in einer Betriebsart betrieben werden, gemäß der dann die fehlerkorrigierten Daten in ein SFA-Format-Videosignal umgesetzt werden und dann die fehlerkorrigierten SFA- Videosignal-Daten zu der Platten-Dupliziereinheit 4 gegeben werden. In der Einheit 4 wird das fehlerkorrigierte SFA-Format-Videosignal (das vorzugsweise ein einfach fehlercodiertes Signal unter Verwendung nur eines Fehlercodes ECC 1 ist) auf einer Videodisk aufgezeichnet. Die digitale Information, die auf der Videodisk aufgezeichnet ist, kann dann von der Disk in einem bekannten Videodisk-Abspielgerät wiedergewonnen werden, das mit einer bekannten SFA-Decodiereinheit desselben Typs ausgestattet ist, der bezugnehmend auf Fig. 7 erläutert wurde.
Alternativ kann das Fehlerkorrektursystem 7 in einer Betriebsart betrieben werden, in der es die fehlerkorrigierten Daten in ein Videosignal des SFAT-Formats umsetzt. Das fehlerkorrigierte Videosignal des SFAT-Formats von dem Korrektursystem 7 (das vorzugsweise ein zweifach fehlercodiertes Signal, bei dem sowohl der Code ECC 1 wie auch der Code ECC2 verwendet wird) kann zu der Codiereinheit 6 zur Codierung und darauffolgenden Wiederaufzeichnung auf dem Videoband in der Einheit 2 (beispielsweise als Teil eines Band-zu-Band-Überspielvorgangs) zurückgegeben werden. Alternativ kann das fehlerkorrigierte SFAT-Videosignal von dem Korrektursystem 7 direkt auf einem Videoband aufgezeichnet werden oder für jeden sonstigen Zweck verwendet werden.
Fig. 9 ist ein Blockschaltbild eines Systems gemäß der Erfindung, das zur Verwendung als Korrekturbox 7 in dem System von Fig. 8 verwendet werden kann. Ein SFAT-Format Videosignal (bezeichnet als "Videoeingang") wird zu der Video-Modulatoreinheit 10 gegeben. Gemäß einem bevorzugten Ausführungsbeispiel wird das eingegebene Videosignal auf einem Videoband (wie beispielsweise einem bekannten Band mit einer Breite von einem Zoll des C-Formats, das für einen Videodisk-Mastervorgang verwendet wird) aufgezeichnet, so daß das eingegebene Videosignal, das zu der Einheit 10 gegeben wurde, das Ausgangssignal der bekannten Videoband-Wiedergabeeinheit 9 ist. In der Einheit 10 wird das eingegebene Videosignal gehalten, gepuffert und zu der Demodulatoreinheit 11 gegeben. Die Einheit 10 verarbeitet weiterhin das eingegebene Videosignal, um die duobinär-codierte Information (die eine duobinär-codierte Audioinformation oder andere Digitaldaten sein kann) in seinen aktiven Videobereichen abzutrennen und diese digitale Information in einen ECL(emittergekoppelte Logik)-Datenstrom zu wandeln. Die Einheit 10 gibt dann diesen seriellen ECL-Datenstrom zu der Demodulatoreinheit 11 (weiter unten beschrieben). Die Einheit 10 erfaßt weiterhin das Synchronisierungsbyte E2H, das dem Beginn von jeder Zeile der SFAT-codierten Daten zugeordnet ist und gibt ein E2-Synchronisierungsflanken-Signal zu der Demodulatoreinheit 11, das die Mitte des Null-Durchgangsabschnitts des Synchronisierungsbytes identifiziert.
In der Demodulatoreinheit 11 werden die seriellen ECL-Daten von der Einheit 10 in einen Strom an seriellen TTL-Daten umgesetzt, die dann in eine parallele Form umgesetzt werden und als Antwort auf. Steuersignale von der CPU 12 zu der Speichereinheit 14 zur Speicherung gegeben werden. Eine CRC-Prüfüng wird bei jedem Zeilen-Vorgang der SFAT-codierten Daten ausgeführt und ein Bericht, ob jede zugeordnete Datenzeile gültig ist, wird zu der CPU 12 gegeben. Die Einheit 11 verarbeitet weiterhin das gehaltene Videosignal von der Einheit 10, um ein Weißreferenz-Pegelsignal ("Weiß-Ref") zu erzeugen, das zu der Einheit 10 gegeben wird, um in einer geeigneten Weise bei der Schaffüng von Referenzen zur Verwendung bei dem Vorgang der Wiedergewinnung der duobinär-codierten Daten von dem eingegebenen Videosignal verwendet zu werden.
Als Antwort auf die Steuersignale von der CPU-Einheit 12 bestimmt der ECC-Prozessor 15 die Fehlerrate der in der Speichereinheit 14 gespeicherten Daten und führt mit diesen Daten eine Fehlerkorrektur auf. Die ECC-Einheit 15 verwendet den bekannten Fehlercode, der im folgenden als "ECC2" bezeichnet wird, um die Daten zu verarbeiten. Die fehlerkorrigierten Daten von dem Prozessor 15 werden zu der Speichereinheit 14 zurückgegeben, so daß sie später zu einem geeigneten Zeitpunkt zu der Formatiereinheit 17 gegeben werden können. Wenn sie in einem ersten Modus betrieben wird, remoduliert die Einheit 17 die parallelen Daten von der Speichereinheit 14 in SFA-codierte Paralleldaten, setzt die SFA-Daten in einen Strom serieller SFA-Daten um und gibt den seriellen SFA-Datenstrom zu der Modulatoreinheit 10. Wenn sie in einer zweiten Betriebsart betrieben wird, remoduliert die Einheit 17 die Daten von dem Speicher 14 in SFAT-codierte Paralleldaten, setzt die SFAT-Daten in einen Strom serieller SFAT-Daten um und gibt den seriellen SFAT-Datenstrom zu der Einheit 17. Die Formatiereinheit 17 erhält ein stabilisiertes Taktsignal (vorzugsweise ein 8 MHz- oder ein 2 MHz-Taktsignal von der PLL-Oszillatoreinheit 13). Die Einheit 13 gibt weiterhin ein stabilisiertes Taktsignal von vorzugsweise 8 MHz zu der Demodulatoreinheit 11.
Eine Video-Modulatoreinheit setzt den seriellen Datenstrom des SFA(oder SFAT)- Formats von der Einheit 17 in ein Videosignal ("Videoausgang") um, das zur Aufzeichnung in einem Videobandrecorder oder einer Videoplatten-Dupliziereinheit geeignet ist.
Fig. 10 ist ein Blockschaltbild eines bevorzugten Ausführungsbeispiels einer Demodulatoreinheit 11. Die Demodulator-Taktphasenwahleinheit 104 erhält das E2-Sync-Flankensignal (sowie seine Invertierung), die in der Modulatoreinheit 10 erzeugt wird, sowie das Taktsignal vorzugsweise mit einer Frequenz von 8 MHz Die Taktphasenwahleinheit 104 weist vorzugsweise eine Vielfachtap-Aktivverzogerungsleitung auf, die das 8 MHz Taktsignal aufhimmt und eine Gruppe an verzögerten Taktsignalen ausgibt, die gegeneinander um einen vorbestimmten Wert verzögert sind. Das E2-Sync-Flankensignal identifiziert die Mitte des siebten Bits (s. Fig. 5(a)) des ersten E2H-Synchronisierungsbytes in jeder Datenzeile. Die Einheit 104 verwendet das E2-Sync-Flankensignal um den Demodulator-Taktzähler auf den Zählerstand 110 (entsprechend einem 110-ten Bit einer SFAT-codierten Datenzeile) zu einem Zeitpunkt zu klemmen, der mit dem Erhalten des 110-ten Bits der SFAT-codierten Datenzeile zusammenfällt, um den Demodulator-Takt mit den SFAT-Daten zu synchromsieren.
In Fig. 10(a) ist ein bevorzugtes Ausführungsbeispiel der Einheit 104 gezeigt. Eine Zehnfach-Aktivverzogerungsleitung 104a gibt acht verzögerte Taktsignale mit 15 ns Verzögerung zu einer Achtfach-Latchschaltung 104b des D-Typs und zu einer Datenwahlschaltung 104f aus. Ein weiteres Eingangssignal der Schaltung 104b ist das E2-Sync- Flankensignal. Das Ausgangssignal der Schaltung 104 wird zu einer Prioritäts- Codierschaltung 104c gegeben. Jedes der von der Schaltung 104c ausgegebenen vier Bits wird invertiert und zu einem 4-Bit-Amplitudenkomparator 104d gegeben. Das Ausgangssignal des Synchron-Aufwärtszählers 104e wird ebenfalls zu der Schaltung 104d gegeben. Die Schaltung 104e erhält die angezeigten voreingestellten Zählbits D&sub0; bis D&sub3;. Wenn die beiden Eingangssignale (mit jeweils vier Bits) ftir die Schaltung 104d die gleiche Zahl darstellt, wird ein Signal, das diesen Zustand anzeigt, durch den Invertierer 104g zu einem Eingang des NAND-Gatters 104h gegeben. Ein Taktimpuls wird periodisch zu dem anderen Eingang des Gatters 104h mit einer Periode gegeben, die der horizontalen Zeilenperiode des SFAT-Videosignals entspricht. Das Ausgangssignal des Gatters 104h wird zu dem Takteingang der Schaltung 104e wie gezeigt gegeben.Ein Signal, das anzeigt, ob das Eingangssignal der Schaltung 104d von der Schaltung 104e eine größere Zahl wiedergibt, als das Eingangssignal von der Schaltung 104c, wird zu dem Aufwärts/Abwärts-Eingang der Schaltung 104e gegeben. Drei Bits (B&sub0;, B&sub1; und B&sub2;) der vier Bits (B&sub0; bis B&sub3;), die durch den Zähler 104e ausgegeben werden, werden zu der Schaltung 104f wie gezeigt gegeben.
Das Taktsignal von der Einheit 104 wird zu dem Speicheradreßzähler 105, seriell zu dem Parallelumsetzer 110, der CRC-Prufeinheit 108, der Vorspann-Bereichtregister 112 und dem Zeilen/Rahmen-Zähler 109 gegeben. Der Zähler 109 erhält weiterhin Signale, die in einer FO-Hex-Erfassungseinheit 103 aus den seriellen TTL-Daten von der Schaltung 102 ermittelt werden, wobei jedes Signal das Auftreten des F0H-Synchronisierungsbytes (bezugnehmend auf Fig. 5(a) beschrieben) anzeigt. Die Zeilen/Rahmen-Signaleinheit 113 erhält die Zeilenzähl- und Rahmenzählsignale, die in dem Zähler 109 erzeugt werden. Als Antwort auf die Zeilenzähl- und die Rahmenzählsignale von dem Zähler 109 erzeugt die Einheit 113 ein "Blockhinweis"-Signal, das den Beginn des ersten der drei Datenblöcke in dem ersten Teilbild eines Rahmens der SFAT-Daten anzeigt. Die Block-Hinweissignale werden zu einem ECC-Sequenzer 16 und der Speichereinheit 14 gegeben.
Der Speicheradreßzähler 105 erzeugt Adreßsignale ("Adresse") und gibt diese zu dem Vorspannspeicher 110 und der CPU 12.
Die seriellen ECL-Daten von dem Modulator 10 werden zu der Einheit 102 gegeben, in der sie in serielle TTL-Daten umgesetzt werden. Die TTL-Daten werden von der Einheit 102 zu einem Seriell/Parallel-Umsetzer 107, einer CRC-Prufeinheit 108 und einem F0- Hex-Detektor 103 gegeben.
Die parallelen Daten von der Schaltung 107 werden zu einer Latch-Schaltung 111 gegeben und die parallelen Daten von der Latch-Schaltung 111 ("Daten") werden zu einer Vorspann-Speichereinheit 110 und der Speichereinheit 14 (in Fig. 9 gezeigt) geschickt.
Die CRC-Prüteinheit 108 prüft die Vorspanndaten des seriellen TTL-Datenstroms, der von der Einheit 102 herkommt, und gibt ein Signal (das Inverse des Signales "ER") zu der Rahmenmaskierungs-Logikeinheit 106 und dem Vorspann-Berichtregister 112 aus, das die Validität der Daten anzeigt. Ein CPU-Steuersignal (als CPU-Steuerung in Fig. 10 und "ID ER SMPL" in Fig. 10(b) bezeichnet) von der CPU 12 läßt das Register 112 einen Vorspannbericht (CPU-Daten) in einem Format zu der CPU 12 geben, das durch das CPU-Steuersignal bestimmt wird.
Fig. 10(b) ist ein Schaltplan eines bevorzugten Ausführungsbeispiels einer CRC-Prüfeinheit 108 und eines Vorspann-Berichtregisters. Der CRC-Prüfvorgang wird in einer bekannten Weise in einer integrierten Schaltung 108 ausgeführt, die vorzugsweise eine 74F402- Schaltung ist. Das Fehlersignal (das Inverse des Signales ER), das in der Schaltung 108a als Ergebnis dieses Vorgangs erzeugt wird, ist eine logische "Eins", wenn kein Fehler entdeckt wird, und eine logische "Null", wenn ein Fehler entdeckt wird. Jedes Fehlersignal wird zu dem Speicherregister 108c gegeben, das wie gezeigt mit dem Speicherregister 108d gekoppelt ist. Jedes der Register 108c und 108d ist vorzugsweise eine integrierte Schaltung LS299. Fig. 10(c) zeigt die zeitlichen Beziehungen verschiedener Signale, die in der Schaltung von Fig. 10(b) verarbeitet werden.
Die Schaltung 100 führt einen Sample/Hold-Vorgang mit dem Weiß-Markierungssignal aus, das die Zeilen 8 und 19 von jedem Rahmen des gehaltenen SFAT-Videosignals belegt, das von dem Modulator 10 aufgenommen wird. Das Weiß-Referenzsignal von der Schaltung 100 wird zu der Schaltung 200 des Modulators 10 gegeben.
Wenn der Weiß-Markierungsdetektor 101 das Auftreten eines gültigen Weiß- Markierungssignals erfaßt, sendet der Detektor ein geeignetes Signal zu der Rahmenmaskierungs-Logikschaltung 106. Die Logikeinheit 106 nimmt weiterhin Signale auf, die von der CRC-Prüfeinheit 108 zugeführt werden, und die das Ergebnis der Daten- Gültigkeitsprüfung wiedergeben, die in der Einheit 108 ausgeführt wird. Die Zeilenzahl- Komparatoreinheit 115 gibt ein " GÜLTIGE-ID-ZEILENZAHL"-Signal zu der Logikeinheit 106, wenn die Zeilenzahlen der Vorspann-Zeilen des Paralleldatenstroms von der Einheit 107 (d.h. die Zeilenzahlen in den Bytes 151, 279 und 407 von jeder in Fig. 5(b) gezeigten Vorspannzeile) mit den Zeilenzahlen des Zeilenzahlen-Taktsignals von dem Zähler 109 zusammenfallen.
Gemäß dem folgenden Algorithmus erzeugt die Logikeinheit 106 Maskierungssignale ("MASK") und gibt sie zu der CPU 12, um sie bei der Erzeugung von neuen Vorspannsignalen zu verwenden, die von der CPU 12 zu dem Vorspann-RAM 300 der Formatiereinheit 17 gegeben werden. Der Algorithmus ist speziell auf SFAT-Signale in dem NTSC- Format anwendbar, aber kann leicht ersichtlicherweise zur Anwendung für SFAT-Signale in dem PAL-Format abgeändert werden. Die Zeilen 1 bis 22 von jedem Rahmen sind immer maskiert (oder "ausgetastet"). Wenn die Einheit 101 ein gültiges Weiß- Maskierungssignal bei den Zeilen 18 und 19 des Rahmens erfaßt, dann werden die Zeilen 23 und 24 des Rahmens ebenfalls maskiert, und wenn die CRC-Prüfeinheit 108 keinen Datenfehler anzeigt, wird der gesamte Rahmen maskiert. Wenn die Einheit 101 kein gültiges Weiß-Markierungssignal in den Zeilen 18 und 19 erfaßt, und die CRC-Prüfeinheit 108 keinen Datenfehler anzeigt, sowie der Zeilenzahl-Komparator 115 ein "GÜLTIGE-ID- ZEILENZAHL"-Signal zu der Logikeinheit 106 gibt, dann wird der gesamte Rahmen maskiert.
Die ECL/TTL-Umsetzschaltung 102 erhält das ECL-Signalpaar (das Daten-Signal und sein Komplement) von der Schaltung 203 des Modulators 10, und setzt dieses Signalpaar in einen Strom serieller TTL-Daten um. Eine geeignete ECL/TTL-Umsetzschaltung kann aus den aus dem Stand der Technik bekannten ausgewählt werden.
Ein bevorzugtes Ausführungsbeispiel der Modulatoreinheit 10 ist in Fig. 11 gezeigt. Das Videosignal von der Videoband-Wiedergabeeinheit 9 wird zu der Video-Halteschaltung 205 gegeben, und eine verzögerte Version dieses Videosignals wird ebenfalls zu der Video-Halteeinheit 207 gegeben. Das gehaltene (geklemmte) Videosignal von der Schaltung 205 wird zu den Schaltungen 201 bis 204 gegeben, und wird in der Pufferschaltung 206 gepuffert und dann zu Schaltungen 100 und 101 innerhalb des Demodulators 11 gegeben. Das gehaltene verzögerte Videosignal von der Schaltung 207 zusammen mit einem gehaltenen Schwarz-Burstsignal ("SCHWARZ BURST" oder "BB") von der Video-Halteschaltung 208 werden zu dem Videoschalter 209 gegeben. Das Schwarz-Burstsignal von der Schaltung 208 wird weiterhin zu einer Sync- Abtrennschaltung 210 gegeben, in der es zur Erzeugung eines Synchronisierungssignal ("COMP SYNC") verwendet wird. Das COMP-SYNC-Signal wird dann zu der PLL- Oszillatoreinheit 13 gegeben, in der es zur Erzeugung eines stabilisierten Taktsignals verwendet wird.
Die Abschneide-Pegeleinstelleinheit 200 tastet das Weiß-Referenzsignal von der Sample/Hold-Schaltung 100 der Einheit 11 in ein7er bekannten Weise ab, um obere und untere Abschneidespannungsreferenzen zu schaffen, die zur Verwendung bei dem Vorgang der Wiedergewinnung der duobinär-codierten Daten von dem gehaltenen Videosignal von der Schaltung 205 geeignet sind. Die oberen und unteren Abschneidereferenzwerte werden zu einer Addiereinheit 201 gegeben. Eine mittlere Abschneidespannung mit einem ausgewählten Mittenspannungswert wird ebenfalls in der Schaltung 200 ermittelt und zu der E2-Hex-Erfassungseinheit 204 gegeben.
Die Einheit 201 ist ein Differenz-Videoverstärker mit einem Schneide-Offset- und Dual- Ausgang. Die Signale von der Einheit 201 werden zu dem Komparator 202 und der ECL- Daten-Aufbauschaltung 203 gegeben, in der die oberen Abschneidesignale mit den unteren Abschneidesignalen zur Erzeugung von ECL-Daten Exklusiv-ODER-verwertet werden. Das ECL-Datensignalpaar, nämlich die "+Daten" und die inversen "-Daten" von der Schaltung 203 wird zu der Demodulatoreinheit 111 gegeben.
Ein bevorzugtes Ausführungsbeispiel der E2-Hex-Erfassungseinheit 204 ist in Fig. 11(b) gezeigt. Die mittlere Spannungsreferenz von der Schaltung 200 und das gehaltene Videosignal von der Schaltung 205 werden in der Schaltung 204 wie folgt verarbeitet. Der Komparator der Schaltung 204 wird freigegeben, wenn E2H hoch ist, so daß das E2-Sync- Flankensignal von der Schaltung 204 die Mitte des siebten Bits wie in Fig. 5(a) gezeigt des ersten E2H-Synchronisierungsbytes in jeder Datenzeile anzeigt. Die Einheit 104 verwendet dieses E2-Synchronisierungs-Flankensignal, um den Demodulator-Taktzähler in der oben beschriebenen Weise zu kiemmen.
Fehlerkorrigierte, duobinär-codierte SFAT-Daten, die in der Formatiereinheit 17 (in einer weiter unten beschriebenen Weise) erzeugt werden, werden zur Modulierung eines Video- Trägersignals in der Daten-Umsetzschaltung 212 verwendet und das Videosignal von der Schaltung 212 wird gefiltert und in einer Schaltung 213 gehalten, bevor es den Videoschalter 209 erreicht. In gleicher Weise werden fehlerkorrigierte SFA-Daten, die in der Formatiereinheit 17 (in einer weiter unten beschriebenen Weise) erzeugt werden, zur Modulation eines Video-Trägersignals in der Daten-Umsetzschaltung 214 verwendet und das Videosignal von der Schaltung 214 wird in der Schaltung 215 gefiltert und gehalten, bevor es den Videoschalter 209 erreicht.
Als Antwort auf das Wahlsignal "SELECT" sendet der Schalter 209 zu der Video- Pufferschaltung 211 jegliches gewählte der vier Videosignale ("VIDEO", "BB", "SFAT" und "SFA"), das zu dem Schalter 209 gegeben wird.
Als nächstes wird bezugnehmend auf Fig. 12 ein bevorzugtes Ausführungsbeispiel der Formatiereinheit 17 von Fig. 9 gegeben. Die Wahisignale "SFA/SFAT" und "NTSC/PAL" werden von der CPU zu der Modus-Wahlschaltung 304 der Einheit 17 gegeben. Wenn das "SFA/SFAT"-Signal einen Betrieb in einem SFA-Modus anzeigt, sendet die Modus- Wahlschaltung 304 Modus-Wahlsignale zu dem Zeilenzähler 305 und dem Rahmenzähler 308, die die Zähler 305 und 308 (und die weiteren Bauteile der Einheit 17) die Remodulierung der parallelen Daten ("DATEN") von der Speichereinheit 14 in SFA- codierte Paralleldaten, die Umsetzung der SFA-Daten in einen Strom serieller SFA-Daten und die Weitergabe des seriellen SFA-Datenstroms zu der Modulatoreinheit 10 anweisen. Wenn das "SFA/SFAT"-Signal einen Betrieb in einem SFAT-Modus anzeigt, weist die Modus-Wahlschaltung 304 die Bauteile der Einheit 17 an, die Daten von dem Speicher 14 in SFAT-codierte Paralleldaten zurückzumodulieren, die SFAT-Daten in einen Strom serieller SFAT-Daten umzusetzen und den seriellen SFAT-Datenstrom zu der Einheit 17 zu geben. In gleicher Weise weist die Schaltung 304 als Antwort auf den Zustand des "NTSC/PAL"-Signals die Bauteile der Einheit 17 an, die Daten von dem Speicher 14 entweder in ein NTSC- oder ein PAL-Format zurückzumodulieren.
Der Zeilenzähler 305, der Rahmenzähler 308 und der Blockspeicher-Adreßzähler 307 der Formatiereinheit 17 erhalten jeweils ein stabilisiertes Taktsignal (vorzugsweise mit 8 MHz oder 2 MHz) von der PLL-Oszillatoreinheit 13. In dem Modus, der durch das Modus- Wahlsignal von der Einheit 304 festgelegt wird, sendet der Zeilenzähler 305 Taktsignale zu dem Zeilenmuster-ROM 306 und ein Rahmenzähler 308 sendet Taktsignale zu dem Rahmenmuster-ROM 309, wodurch die ROMS 306 und 309 in geeigneter Weise getaktete Modus-Wahlsignale ("SELECT"-Signale) zu dem Vorspann-RAM 300, der Parallel/Seriell-Umsetzschaltung 301, der Vorspann-Synchronisierungsquelle 303 und dem Blockspeicher-Adreßzähler 307 senden können. Der Blockspeicher-Adreßzähler 307 gibt Adreßsignale aus, die Blöcke von Daten innerhalb eines Teilbilds der aktiven Videobereiche eines Videosignals mit einem Format identifizieren, das durch die Modus- Wahleinheit 304 festgelegt ist. Die Adreßsignale von dem Zähler 307 werden zu dem Vorspann-RAM 300 gegeben.
Die parallelen Daten von der Speichereinheit 14 werden mit den Vorspann-Sync- Informationsdaten von der Vorspann-Synchronisierungsquelle 303 kombiniert, werden weiterhin mit Vorspann-Daten von dem Vorspann-RAM 300 gegeben. Die Vorspann- Daten werden zu dem Vorspann-RAM 300 von der CPU 12 gegeben und in dem RAM 300 gespeichert, bis sie durch die Sequenz der Adreßsignale ausgelesen-werden, die das RAM 300 von dem Zähler 307 erhält.
Die parallelen Daten von der Speichereinheit 14, die Vorspann-Daten und die Vorspann- Sync-Informationsdaten werden zusammen zu einem seriellen Datenstrom mit einem SFA- oder SFAT- oder einem PAL- oder NTSC-Format zusammengesetzt (wie es durch die SELECT-Signale von der ROM 306 und ROM 309 festgelegt wird). Jn einem Modus, in dem ein Strom von seriellen SFA-Daten von der Einheit 301 ausgegeben wird, wird ein solcher TTL-Seriell-Datenstrom zu dem Modulator 10 gesendet, um in der Schaltung 214 moduliert zu werden. In einem Modus, in dem ein Strom der seriellen Daten in einem SFAT-Format (aber nicht duobinär-codiert) von der Einheit 301 ausgegeben wird, wird ein solcher serieller Datenstrom zu der Duobinär-Umsetzlogikschaltung 302 gesendet, um in bekannter Weise in zwei Ströme von SFAT-Daten ("D0 SFAT-DATEN" und "D1 SFAT- DATEN") umgesetzt zu werden, die zur Erzeugung eines Stroms duobinär-codierte SFAT-Serielldaten addiert werden können. Die durch die Logikeinheit 302 ausgegebenen Signale werden zu dem Modulator 10 gegeben, um in der Schaltung 212 addiert und moduliert zu werden.
Fig. 13 zeigt ein bevorzugtes Ausführungsbeispiel der Speichereinheit 14 von Fig. 9. Die Paralleldaten von dem Demodulator 10 werden bei einer Daten-Multiplexeinheit 401 erhalten. Die Daten entsprechen den geradzahligen Blöcken und werden von den Daten entsprechend den ungeradzahligen Blöcken in der Einheit 401 abgetrennt, und sowohl die geradzahligen wie auch die ungeradzahligen Blockdaten von der Einheit 401 können in eine Speicherbankeinheit 404 geschrieben werden. Wie in Fig. 13 gezeigt weist die Einheit 404 vorzugsweise acht Speicherbänke auf. Daten können von der Einheit 404 ausgelesen werden, in der Einheit 401 gemultiplext werden und dann entweder zum dem ECC Prozessor 15 (wenn die Daten noch nicht fehlerkorrigiert wurden) oder zu der Modulatoreinheit 10 gegeben werden (wenn sie bereits fehlerkorrigiert wurden). Fehlerkorrigierte Daten von dem ECC-Prozessor 15 werden ebenfalls an der Einheit 401 erhalten, in der Einheit 401 in die geradzahligen und ungeradzahligen Blockbestandteile aufgetrennt und zu der Speichereinheit 404 gegeben.
Ein Block-Hinweissignal (das den Beginn von jedern der drei Blöcke der Daten innerhalb eines Teilbilds der Daten anzeigt, und das genauer weiter unten bezugnehmend auf Fig. 14 beschrieben werden wird) von der Demodulatoreinheit 11 wird zu der Block-Wahleinheit 403 gegeben, und dann wird der parallele Datenstrom, der von der Einheit 403 ausgegeben wird, zu der Speichereinheit 404 gegeben.
Adreßsignale von einem ECC-Prozessor 15 werden in geradzahlige und ungeradzahlige Bestandteile in einem Adreß-Multiplexer 400 getrennt und zu der Speichereinheit 404 gegeben. In gleicher Weise werden Adreßsignale von dem Demodulator 11 in geradzahlige und ungeradzahlige Bestandteile in einem Adreß-Mulitplexer 400 getrennt oder zu der Speichereinheit 404 gegeben.
Ein CPU-Zugriffsmultiplexer 402 erhält Daten von der CPU 12, trennt die Daten in geradzahlige und ungeradzahlige Block-Bestandteile und gibt die geradzahligen und ungeradzahligen Block-Bestandteile zu der Speichereinheit 404. Ungeradzahlige und geradzahlige Blockdaten, die von der Speichereinheit 402 ausgelesen werden, werden in der Einheit 402 gemultiplext und zu der CPU 12 gegeben. Adreßsignale von der CPU 12 werden in geradzahlige und ungeradzahlige Bestandteile in der Einheit 402 aufgetrennt und von der Einheit 402 zu der Speichereinheit 404 gegeben.
Fig. 14 zeigt ein bevorzugtes Ausführungsbeispiel des ECC-Prozessors 15 sowie des ECC- Sequenzers 16 von Fig. 9. Fig. 15 ist eine detailliertere Darstellung eines CIRC-Prozessors 501 von Fig. 14. Daten von dem Multiplexer 401 der Speiche reinheit 14 werden von dem Register 508 aufgenommen und zu einer Syndrom-Erzeugungseinheit 500 und einer Modulo-zwei-Additionseinheit 502 gegeben. Die Daten in jedern SFAT-Rahmen werden in zwei Teilbilder gruppiert, wobei jedes Teilbild aus drei Datenblöcken besteht. Jeder Block besteht aus 115 Gruppen und jede Gruppe besteht aus 32 Bytes. Jede Gruppe der 32 Bytes besteht aus 24 Byte Rohdaten plus 4 ("Innen"-Schicht)-C2-Paritätsbytes sowie 4 ("Außen"-Schicht)-C1-Paritätsbytes. Die 4 C2-Bytes und die 4 C1-Bytes sind Teil des ECC2-Codes, während die 24 Byte Rohdaten typischerweise ECC1-codierte SFA-Daten sind. Gemäß einem bevorzugten Ausfiihrungsbeispiel, bei dem der ECC2-Fehlercode ein Kreuzverschachtelungs-Reed-Solomon-Code ist, werden in jeder Schicht der Codierung sämtliche 3689 (32 x 115) Bytes in jedem Block codierter Daten verwürfelt oder verschlüsselt. Somit wird ein kurzzeitiger Ausfall des Videobands einen Verlust eines Bytes in verschiedenen Gruppen verursachen, oder es tritt der Fall auf, daß eine Gruppe mehrere Bytes verliert.
Zur ECC-Berechnung werden die 8-Bit-Datenwerte als Galois-Feld behandelt, was ein gutbekanntes finites abgeschlossenes Zahlensystem ist. Gemäß diesem speziellen Gabis- Feld wird die Addition zweier Werte durch einen bitweisen Exklusiv-ODER-Vorgang ausgeführt. Bei der Korrektur jeder Gruppe werden vier Polynom-Syndrome aus den Daten berechnet und in die ECC-Gleichungen eingegeben, die die Anzahl der vorliegenden Fehler und ihre Positionen bestimmen. Entweder ein oder zwei Fehler pro- Gruppe können gemäß dem bevorzugten Ausführungsbeispiel korrigiert werden, das bezugnehmend auf Fig. 14 bis 17 beschrieben wird.
Um eine Gruppe zu korrigieren, adressiert der ECC-Sequenzer 16 die Daten dieser Gruppe in dem RAM 14 mit dem Gruppenzähler 504 und dem Bytezähler 505. Die Adressen von den Zählern 504 und 505 werden zu einem Mapping-ROM 507 gegeben, indem sie in die verschachtelten Adressen übersetzt werden.
Jede der 115 Gruppen an Daten in einem Block wird vier Fehlerkorrektur-Durchläufen unterzogen. Jeder Durchlauf ist ein Vorgang bestehend aus 36 Schritten. Während der ersten 32 Schritte von jedem Durchgang wird jedes Byte einer Gruppe N in Syndrom- Generatoren 500 übertragen, wohingegen die Syndrome der vorhergehenden Gruppe (Gruppe N-1) durch den ECC-Prozessor 501 verarbeitet werden. Bei den letzten acht Schritten eines Durchlaufs werden die Berechnungsergebnisse (Fehlerparametersignale zS0, zS3, zA, zB, zC, i1, ei1, i2, ei2, j&sub2; und ej2), die von der Einheit 501 zu den Schieberegistern 510 bis 516 gegeben wurden, durch die Zustandsmaschine des ECC-Sequenzers 16 zur Adressierung und Korrektur bis zu zwei fehlerhaften Datenbytes in der vorhergehenden Gruppe (Gruppe N-1) verwendet. Die aktuelle Gruppenadresse wird durch den Subtrahierer 506 dekrementiert, die einzelne Byte-Position wird zu dem Register 519 oder dem Register 520 gegeben, der Korrekturwert "e" wird in dem Addierer 502 den ihm von der gewählten Position in dem RAM 14 zugeführten Daten hinzugefügt, die Summe (die korrigierten Daten) wird in dem Register 503 gespeichert und diese korrigierten Daten werden wiederum in die gleiche Stelle in dem RAM 14 neu eingeschrieben. Wie in der Zeitverlaufstabelle 16 gezeigt besteht jede Anordnung aus vier Durchläufen für eine Gruppe aus einem ersten Durchlauf ("C1 DURCHLAUF 1"), der die äußere Schicht C1 verwendet, gefolgt von einem zweiten Durchlauf ("C2 DURCHLAUF 1"), der die Innenschicht C2 verwendet, gefolgt von einem dritten Durchlauf ("C1 DURCHLAUF 2"), der C1 verwendet und wiederum gefolgt von einem vierten Durchlauf ("C2 DURCHLAUF 2"), der C2 verwendet. Die C2-Durchläufe unterscheiden sich von den C1-Durchläufen dadurch, daß jeder C2-Durchlauf nur 28 Bytes statt 32 Bytes verarbeitet. Die vier C1- Paritätsbytes werden nur in den C1-Durchläufen und nicht in den C2-Durchläufen verarbeitet. Wie in Fig. 17 gezeigt werden die ersten Speicher-Auslesezyklen (EC RD) in den C2-Durchläufen nicht ausgeführt. Weiterhin wird eine erste Verschachtelungstabelle innerhalb des ROMS 507 für die C1-Durchläufe und eine zweite Verschachtelungstabelle in dem ROM 507 für die C2-Durchläufe gewählt.
Die Syndrome S&sub0;, S&sub1;, S&sub2; und S&sub3; werden durch hardwaremäßige Multiplikator- Akkumulatoren in der Syndrom-Erzeugungseinheit 500 gemäß den folgenden Gleichungen erzeugt:
wobei "a" Elemente des Galois-Felds GF(2&sup8;) sind, wi sind die erhaltenen Daten, n = 32 für die C1-Durchläufe und n = 28 für die C2-Durchläufe. Diese Syndrome werden zu dem ECC-Prozessor 501 gegeben.
Fig. 15 ist ein Blockschaltbild eines ECC-Prozessors 501, das die Galois-Arithmetikelemente zur Berechnung der Fehlerparametersignale zS0, zS3, zA, zB, zC, i&sub1;, ei1, i&sub2;, ei2, j&sub2; und ej2 zeigt. Jedes Arithmetikelement kann in einer bekannten Weise unter Verwendung von ROMs implementiert werden. Ein Parameter i&sub1; ist die Stelle des fehlerhaften Bytes für den Fall nur eines Fehlers, wohingegen die Parameter i&sub2; und j&sub2; die Stellen für den Fall von zwei Fehlern sind. Die Parameter ei1, ei2 und ej2 sind die Korrekturwerte, die zu den fehlerhaften Bytes angefügt werden sollen. Jedes der Arithmetikelemente 600 schafft ein Einfach-Bit- Ausgangssignal, das anzeigt, ob das eingegebene Byte gleich Null ist. Die fünf Bits (zS0, zS3, zA, zB, und zC), die durch die Elemente 600 ausgegeben werden, werden in dem Register 510 zusammen mit den Ausgangssignalen der drei Amplituden-Komparatoren (nicht gezeigt) gesammelt, die erfassen, ob die Fehlerpositionen (i&sub1;, i&sub2; und j&sub2;) innerhalb des Bereichs der Gruppe sind (d.h., ob sie weniger als 32 für einen C1-Durchlauf oder weniger als 28 für einen C2-Durchlauf sind). Durch Auslesen des Registers 510 kann die Zustandsmaschine der Einheit 16 die Anzahl der Fehler gemäß der vorliegenden Regeln bestimmen: wenn A = B = C = 0 und SO = S&sub3; = 0 sind, dann liegt kein Fehler vor, wenn A = B = C = 0 und S&sub0; oder S&sub3; ≠ 0 ist, dann liegt ein Fehler vor, und wenn Aoder B oder C ≠ 0, dann liegen zwei Fehler vor (wobei A = S&sub0;S&sub2; + (Si)², B = S&sub1;S&sub2; + S&sub0;S&sub3; und C = S&sub1;S&sub3; + (S&sub2;)²). Das Register 510 wird bei dem 29. Schritt von jedem Durchlauf (wie in Fig. 17 gezeigt) ausgelesen, und die übrigen sieben Schritte in jedem Durchlauf hängen von der Anzahl der gefündenen Fehler ab (d.h., ob ein oder zwei Fehler korrigiert werden, während kein Vorgang ausgeführt wird, wenn kein Fehler oder mehr als zwei Fehler vorliegen).
Der Vorteil der Vier-Durchlauf-Sequenz zur Korrektur von jedem Block ist wie folgt. Der erste äußere Korrekturvorgang (der erste C1-Durchlauf) korrigiert einige Fehler und wird einige unkorrigierbare Fehler finden. Der nächste Durchlauf (der erste C2-Durchlauf) kann einige dieser Gruppe durch den zweiten C1-Durchlauf korrigierbar machen, während er einige andere Gruppen unter Verwendung von C2 unkorrigierbar ermittelt. Der zweite C1- Durchlauf kann wiederum einige der Gruppen verbessern, so daß sie unter Verwendung von C2 während des zweiten C2-Durchlaufs korrigierbar sind.
Jede Gruppe an vier Durchläufen wird durch Empfang des Schwarz-Hinweissignales von dem Demodulator 11 initiiert, wobei das Signal anzeigt, das ein Block des Speichers in dem RAM 14 mit unkorrigierten Daten gefüllt wurde und auf die Korrektur wartet.
Der Sequenzer 16 erhält ein 4-MHz-Taktsignal von der PLL-Schaltung 13. Solch ein 4- MHz-Takt gestattet der Korrekturvorrichtung, sämtliche vier Durchläufe in dem Block innerhalb von 4,16 ms auszuführen (d.h. bevor der nächste Block aufgefüllt ist).

Claims

1. System (7) zur Durchführung einer Fehlerkorrektur für ein Videosignal, das fehlercodierte Digitaldaten in wenigstens einem seiner aktiven Videobereiche aufweist, zur Verwendung beispielsweise in einer Vorrichtung zur Aufzeichnung des Videosignals von einem Master-Band, wobei das System aufweist:

eine Einrichtung (10) zur Gewinnung der fehlercodierten Digitaldaten aus dem Videosignal,

eine Fehlerkorrektureinheit (15), die die gewonnenen fehlercodierten Digitaldaten aufnimmt und eine Fehlerkorrektur für die erhaltenen Digitaldaten ausflihrt, und

eine Videosignal-Erzeugungseinrichtung (17), die die fehlerkorrigierten Daten aufnimmt und aus den fehlerkorrigierten Daten ein fehlerkorrigiertes Videosignal erzeugt, das die fehlerkorrigierten Daten in wenigstens einem seiner aktiven Videobereiche aufweist, gekennzeichnet durch

eine Einrichtung (11, 12), die die gewonnenen fehlercodierten Digitaldaten von der Gewinnungseinrichtung (10) aufnimmt zur Umsetzung der gewonnenen Digitaldaten in parallele Digitaldaten und zur Speicherung der parallelen Digitaldaten in einer Datenspeichereinheit (14), und dadurch, daß

die Fehlerkorrektureinheit (15) die gewonnenen fehlercodierten Digitaldaten zur Korrektur von der Speichereinheit (14) erhält und die fehlerkorrigierten Daten zu der Speichereinheit (14) zurückgibt, daß die Videosignal-Erzeugungseinrichtung (17) die fehlerkorrigierten Daten von der Speichereinheit (14) erhält, und daß

das Videosignal zur Fehlerkorrektur ein SFAT-Format-Videosignal ist, dessen Datenzeilen in folgender Reihenfolge 88 Bits eines horizontalen Austastintervalls, 16 Bits eines Synchronisierungssignals, 184 duobinär-codierter Daten, 8 weitere Bits eines Synchronisierungssignals, 184 weitere Bits duobinär-codierter Daten und 24 weitere Bits eines horizontalen Austastsignals erhalten, wobei die duobinär-codierten Daten die fehlercodierten Digitaldaten enthalten.

2. System nach Ahspruch 1, bei dem die duobinären Digitaldaten ein duobinär-digitalisiertes Audiosignal sind.

3. System nach Anspruch 1 oder 2, bei dem die duobinären Digitaldaten doppelt-fehlercodiert sind unter Verwendung zweier Fehlerkorrekturcodes (ECC1, ECC2), und die Fehlerkorrektureinheit (15) den ECC2- Fehlercode zur Korrektur der Digitaldaten von der Speichereinheit (14) verwendet.

4. System nach Anspruch 3, bei dem der ECC2-Fehlercode ein Kreuzverschachtelungs-Reed-Solomon-Code ist.

5. System nach einem der Ansprüche 1 bis 4, bei dem die Erzeugungseinrichtung (17) für das fehlerkorrigierte Videosignal ein SFAT- Format-Videosignal mit den fehlerkorrigierten Daten in wenigstens einem seiner aktiven Videobereiche erzeugt.

6. System nach einem der vorhergehenden Ansprüche, bei dem die Erzeugungseinrichtung (17) für ein fehlerkorrigiertes Videosignal ein SFA- Format-Videosignal mit den fehlerkorrigierten Daten in wenigstens einem seiner aktiven Bereiche erzeugt.

7. System nach Anspruch 5 oder 6, bei dem die Erzeugungseinrichtung (17) für ein fehlerkorrigiertes Videosignal in einem ersten Modus betreibbar ist, in dem sie das SFAT-Format-Videosignal erzeugt, und in einem zweiten Modus betreibbar ist, in dem sie das SFA-Format-Videosignal erzeugt.

8. System nach einem der vorhergehenden Ansprüche, weiterhin aufweisend: eine Einrichtung (13) zur Erzeugung eines Taktsignals, die das Taktsignal zu der Aufnahme- und Umsetzeinrichtung (11, 12) gibt, wobei das SFAT-Videosignal ein Synchronisierungssignal aufweist, das den Beginn jeder Zeile anzeigt, die die fehlercodierten duobinären Digitaldaten enthält, und wobei die Empfangs- und Umsetzeinrichtung (11, 12) eine Einrichtung (104) zur Synchronisierung des Taktsignals mit jedem der Synchronisierungsimpulse aufweist.

9. System nach Anspruch 8, weiterhin aufweisend:

eine Einrichtung (105) zur Erzeugung von Adreßsignalen aus dem synchronisierten Taktsignal, wobei jedes Adreßsignal einen Abschnitt der, parallelen Digitaldaten identifiziert, und

eine Einrichtung (110) zur Erzeugung von Vorspannsignalen aus den Adreßsignalen,

wobei die Videosignal-Erzeugungseinrichtung (17) eine Einrichtung zur Kombinierung der Vorspannsignale mit den fehlerkorrigierten Daten aufweist, die von der Speichereinheit (14) ausgelesen sind, um das fehlerkorrigierte Videosignal zu erzeugen.

10. System nach einem der vorhergehenden Ansprüche, weiterhin aufweisend:

eine Einrichtung (15) zur Bestimmung der Fehlerrate des SFAT-Format-Videosignals und zur Erzeugung eines Bericht-Signais, das die erfaßte Fehlerrate anzeigt.

11. Verfahren zur Durchführung einer Fehlerkorrektur mit einem Videosignal, das fehlercodierte Digitaldaten in wenigstens einem seiner aktiven Bereiche aufweist, zur Verwendung beispielsweise als Teil eines Verfahrens zur Aufzeichnung des Videosignals von einem Master-Band, aufweisend die folgenden Schritte:

(a) Gewinnung der fehlercodierten Digitaldaten aus dem Videosignal,

(b) Durchführung einer Fehlerkorrektur mit den erhaltenen fehlercodierten Digitaldaten,

(c) Erzeugung eines fehlerkorrigierten Videosignals mit den -fehlerkorrigierten Daten in wenigstens einem seiner aktiven Video bereiche, gekennzeichnet durch die folgenden Schritte:

(d) Umsetzen der gewonnenen fehlercodierten Digitaldaten von Schritt (a) in parallele Digitaldaten, und Speicherung der parallelen Digitaldaten in einer Speichereinheit vor dem Schritt (b), wobei

der Schritt (b) die Schritte des Auslesens der parallelen Digitaldaten, die in der Speichereinheit (14) gespeichert sind, während des Schrittes (d) und die Zurückgabe der fehlerkorrigierten Daten zu der Speichereinheit aufweist, wobei

der Schritt (c) den Schritt des Auslesens der fehlerkorrigierten Daten von der Speichereinheit (14) aufweist, und

das Videosignal ein SFAT-Videosignal ist, dessen Datenzeilen in der folgenden Reihenfolge 88 Bits eines horizontalen Austastintervalls, 16 Bits eines Synchronisierungssignais, 184 Bits duobinär-codierter Daten, 8 weitere Bits eines Synchronisierungssignals, 184 weitere Bits duobinär-codierter Daten und 24 weitere Bits eines horizontalen Austastsignals aufweisen, wobei die duobinär-codierten Daten weiterhin die fehlercodierten Digitaldaten enthalten.

12. Verfahren nach Anspruch 11, weiterhin aufweisend die folgenden Schritte:

(e) Bestimmung der Fehlerrate des SFAT-Format-Videosignals, und

(f) Erzeugung eines Bericht-Signals, das die erfaßte Fehlerrate anzeigt.

13. Verfahren nach Anspruch 11 oder 12, bei dem die duobinären Digitaldaten ein duobinär-codiertes digitalisiertes Audiosignal sind.

14. Verfahren nach Anspruch 11, 12 oder 13, bei dem die duobinären Digitaldaten unter Verwendung zweier Fehlerkorrekturcodes (ECC1, ECC2) zweifach fehlercodiert sind, und der ECC2-Fehlercgde bei der Ausführung des Schrittes (b) verwendet wird.

15. Verfahren nach Anspruch 14, bei dem der Fehlerkorrekturcode ECC2 ein Kreuzverschachtelungs-Reed-Solomon-Code mit einer Außencode-Schicht C1 und einer Innencode-Schicht C2 ist, wobei die Digitaldaten, die in der Speichereinheit (14) gespeichert sind, in Datenblöcke eingeteilt sind, wobei der Schritt (b) vier Fehlerkorrektur-Durchläufe bei jedem Datenblock aufweist.

16. Verfahren nach Anspruch 15, bei dem der erste der vier Durchläufe den C1-Code verwendet, der zweite der vier Durchläufe den C2-Code verwendet, der dntte der vier Durchläufe den C1-Code verwendet und der vierte der vier Durchläufe den C2-Code verwendet.

17. Verfahren nach einem der Ansprüche 11 bis 16, bei dem das fehlerkorrigierte Videosignal ein SFAT-Format aufweist.

18. Verfahren nach einem der Anspruche 11 bis 16, bei dem das fehlerkorrigierte Videosignal ein SFA-Format aufweist.

19. Verfahren nach einem der Anspruche 11 bis 18, bei dem das SFAT-Videosignal ein Synchronisierungssignal aufweist, das den Beginn jeder Zeile identifiziert, die die fehlercodierten Duobinär-Digitaldaten aufweist, und das weiterhin die folgenden Schritte aufweist:

(g) Erzeugung eines Taktsignals, Synchronisierung des Taktsignals mit jedem der Synchronisierungsimpulse und Anwendung des synchronisierten Taktsignals zur Erzeugung von Adreßsignalen, die einen Abschnitt der parallelen Digitaldaten identifizieren, und

(h) Verwendung der Adreßsignale zur Erzeugung von Vorspannsignalen und Kombinierung der Vorspannsignale mit den fehlerkorrigierten Daten, die von der Speichereinheit in Schritt (c) ausgelesen werden, um das fehlerkorrigierte Videosignal zu erzeugen.