DE4123158A1 - Verfahren zur herstellung eines leiterschichtarrays mit kontrollierten abstaenden zwischen den leiterschichten - Google Patents

Description

Die Erfindung bezieht sich auf integrierte Halbleiter­ schaltungsanordnungen und betrifft insbesondere ein Verfahren zur Herstellung nichtflüchtiger programmierbarer Festwertspeicher mit einer Anzahl von Reihenarrays von Speicherzellen.

Auf dem Gebiet programmierbarer Festwertspeicher (EPROMS) sind in neuerer Zeit spezielle EEPROMs entwickelt worden, die ein(e) Anordnung oder Array aus in Zeilen und Spalten angeordneten Speicherzellen aufweisen, die in eine Anzahl von Reihenschaltungen aus Speicherzellen unterteilt sind, um den stets wachsenden Anforderungen nach weiterer Verbesserung der Integrationsdichte zu genügen. EPROMs dieser Art werden als "NAND-Zellen-EEPROMs" bezeichnet; ein typisches Beispiel hierfür ist in der US-PS 49 39 690 beschrieben. Bei dieser bisherigen Anordnung ist jede Speicherzelle aus nur einem Transistor gebildet, wodurch die Packungsdichte der Speicherzellen auf einem Chip­ substrat maximiert wird.

Für die derzeitige Forderung nach höherer Integrations­ dichte bei Halbleiterspeicheranordnungen ist kein Ende abzusehen. Das gleiche gilt auch für EPROMs. Bei der Herstellung von Halbleiterspeichern, wie EPROMs, stellt die Miniaturisierung der Anordnungsgeometrie ein wichtiges Ziel dar, und zwar nicht nur zur Minimierung der Größe oder Abmessungen der Anordnung, sondern auch zur Ver­ besserung bestimmter Leistungseigenschaften der Anordnung, wie Arbeits- oder Betriebsgeschwindigkeit. Insbesondere bei NAND-Zellen-EEPROMs besteht bezüglich einer ganz erheblichen Verbesserung der Integrationsdichte sozusagen eine "Patentlösung" darin, den Abstand zwischen benach­ barten Speicherzellentransistoren in jedem Reihenarray derselben zu verkleinern.

Ungünstigerweise hängt aber der Abstand zwischen benachbarten (oder aneinander angrenzenden) Speicher­ zellentransistoren von der Fertigungsgenauigkeit der derzeit verfügbaren Musterungstechnik ab. Dies bedeutet, daß nicht zu erwarten ist, daß der Teilungsabstand der Speicherzellentransistoren kleiner als der durch die derzeitigen Musterungs- oder Musterbildungstechniken ermöglichte Grenzwert eingestellt werden kann. Das Vorhandensein von vergeudetem Raum zwischen den Zellen­ transistoren stellt aber ein großes Hindernis für die Verbesserung der Packungsdichte der Speicherzellen bei EEPROMs dar. Mit der Anwendung einer speziellen Muste­ rungstechnik kann zwar die Speicher-Packungsdichte verbessert bzw. erhöht werden, jedoch weitgehend auf Kosten des Fertigungsausbringens bei den Halbleiterher­ stellern. Es kann daher gesagt werden, daß die Erfüllung des Bedarfs nach höherer Integration(sdichte) unter Unterschreitung des kleinsten, mit den derzeit verfüg­ baren Fertigungstechniken als Muster abbildbaren Teilungs­ abstands praktisch unmöglich ist.

Aufgabe der Erfindung ist damit die Schaffung eines speziellen, verbesserten Verfahrens zur Ausbildung eines Arrays von in kontrollierten Abständen angeordneten Leiterschichten.

Die Erfindung bezweckt auch die Schaffung eines ver­ besserten Verfahrens zur Ausbildung oder Herstellung programmierbarer Festwertspeicheranordnungen mit einem Array von in minimierten (gegenseitigen) Abständen angeordneten Speicherzellen.

Die obige Aufgabe wird durch die im Patentanspruch 1 gekennzeichneten Maßnahmen gelöst.

Gegenstand der Erfindung ist ein spezielles Verfahren zur Ausbildung eines Arrays von in kontrollierten gegen­ seitigen Abständen angeordneten Leiterschichten. Dies wird dadurch erreicht, daß zunächst eine Leiterschicht auf oder über einem Substrat vorgesehen und eine Maskenschicht auf der Leiterschicht angeordnet wird. Die Maske wird geätzt, um in ihr eine erste Anzahl von geätzten Maskenschichtab­ schnitten oder -bereichen mit einem ersten, zwischen den geätzten Maskenschichten festgelegten Abstand auszubilden. Sodann wird eine zweite Anzahl von geätzten Maskenschicht­ bereichen so geformt, daß die ersten und zweiten Masken­ schichtbereiche auf der Leiterschicht abwechselnd mit einem zweiten, zwischen jedem der ersten Anzahl geätzter Schichtbereiche und einem der zweiten Anzahl geätzter, benachbarter Schichtbereiche festgelegten Abstand, der kleiner ist als der erste Abstand, positioniert sind. Die Leiterschicht wird hierauf unter Heranziehung der ersten und zweiten Maskenschichtbereiche als Maske geätzt, um damit eine Reihe von Leiterschichtabschnitten zu formen, die mit dem zweiten gegenseitigen Abstand ausgerichtet bzw. angeordnet sind.

Das obige Verfahren kann wie folgt abgewandelt werden: Nach dem Ätzen der Maskenschicht zur Festlegung der ersten Anzahl geätzter Maskenschichtbereiche werden auf beiden Seiten jedes dieser Schichtbereiche Seitenwand- oder Flanken-Dünnfilmschichten ausgebildet, und es wird eine weitere Maskenschicht aus einem zweiten gewählten Material geformt. Der obere Hälftenteil dieser Maskenschicht wird entfernt, um die erste Anzahl von Maskenschichtbereichen mit den Flanken-Dünnfilmschichten teilweise freizulegen. Die Flanken-Dünnfilmschichten werden sodann zur Festlegung einer zweiten Anzahl von Maskenschichtbereichen auf der Leiterschicht entfernt. Danach wird die Leiterschicht unter Benutzung der ersten und zweiten Maskenschicht­ bereiche als Maske einem Ätzvorgang unterworfen, wodurch eine Reihe von Leiterschichtabschnitten auf oder über dem Substrat ausgebildet wird.

Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1A bis 1F schematische Schnittansichten zur Dar­ stellung der Hauptschritte bei der Ausbildung eines Reihenarrays von Speicherzellentransistoren eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROMs) nach einem Verfahren gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,

Fig. 2 eine schematische Aufsicht auf den Hauptteil eines nach dem Verfahren gemäß Fig. 1 hergestellten NAND-Zellen­ (typ)-EEPROMs,

Fig. 3 einen in vergrößertem Maßstab gehal­ tenen Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 2,

Fig. 5A bis 5F schematische Schnittansichten zur Dar­ stellung der Hauptschritte bei einem anderen erfindungsgemäßen Verfahren zur Herstellung eines Reihenarrays von Speicherzellentransistoren eines elek­ trisch löschbaren programmierbaren Festwertspeichers,

Fig. 6 eine schematische Aufsicht auf den resultierenden EEPROM-Chip,

Fig. 7A bis 7D schematische Schnittansichten zur Darstellung einiger der Hauptschritte bei der Ausbildung von Kontaktteilen von Wortleitungen, die einem Speicher­ zellentransistor zugeordnet sind,

Fig. 8A bis 8D schematische Schnittansichten zur Darstellung einiger der Hauptschritte bei der Ausbildung der gegenüberliegen­ den (opposite) Kontaktteile von Wort­ leitungen, die einem Speicherzellen­ transistor zugeordnet sind,

Fig. 9A bis 9E schematische Aufsichten zur Veran­ schaulichung einiger der Hauptschritte bei der Ausbildung der gegenüberlie­ genden Kontaktteile von den Speicher­ zellentransistoren nach den Fig. 7 und 8 zugeordneten Wortleitungen und

Fig. 10A bis 10E schematische Schnittansichten zur Veranschaulichung einiger der Haupt­ schritte bei der Ausbildung eines Reihenarrays von Speicherzellentran­ sistoren eines EEPROMs nach einem Verfahren gemäß einem weiteren Aus­ führungsbeispiel der Erfindung.

Fig. 1A zeigt ein (nicht maßstabsgetreu gezeichnetes) Halbleiter-Substrat 10 in Form eines Chipsubstrats eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROMs) mit einer Anzahl von Reihenarrays oder -anord­ nungen aus Floating Gate-Durchtunnelungs-Metalloxidfeld­ effekttransistoren (FATMOS), die als Speicherzellen wirken; diese Reihenarrays sind als "NAND-Zellenblöcke" bekannt. Das Substrat 10 kann aus Silizium des N-Lei­ tungstyps bestehen. Wahlweise kann dieses Substrat aus P-(Typ-)Silizium bestehen und in seinem Oberseitenbereich mit einem N-(Typ-)Fremdatom zur Festlegung eines N-Wannen­ bereichs dotiert sein. Lediglich zum Zwecke der Erläute­ rung ist in Fig. 1 ein P-Silizium-Substrat 10 dargestellt.

Nach der Ausbildung eines Isolierfilms, der einen Element­ bildungsbereich auf der Oberseite des Substrats 10 bildet, nach einer an sich bekannten Fertigungstechnik wird nach einem an sich bekannten thermischen Oxidationsverfahren ein erster Gateisolierfilm 12 auf der Oberseite oder Ober­ fläche des Substrats abgelagert. Der Gateisolierfilm 12 weist eine Dicke in der Größenordnung von 10 nm auf. Anschließend wird auf den Gateisolierfilm 12 ein erster polykristalliner Siliziumfilm 14 aufgebracht. Nachdem in Fig. 1 nicht sichtbare Rillen zur Trennung zwischen den von den Wortleitungen des NAND-Zellen-EEPROMs abgehenden Floating Gate-Elektroden ausgebildet worden sind, wird ein zweiter Gateisolierfilm 16 auf dem Film 14 abgelagert. Dieser Gateisolierfilm 16 kann ein Siliziumoxid-Dünnfilm mit einer Dicke von etwa 25 nm sein. Auf dem zweiten Gateisolierfilm 16 wird ein zweiter polykristalliner Siliziumfilm 18 abgelagert, auf welchem ein Nitrid- Dünnfilm 20 erzeugt wird, der seinerseits erforder­ lichenfalls durch einen CVD-Siliziumoxidfilm ersetzt werden kann. Der Nitridfilm 20 dient als Maskenschicht bei dem in einem späteren Schritt erfolgenden reaktiven Ionen­ ätzen (RIE) der polykristallinen Siliziumfilme 14 und 18. Das resultierende fünflagige Gebilde ist in Fig. 1A darge­ stellt.

Nach dem Aufstreichen einer Photoresistschicht auf das gesamte mehrlagige Gebilde gemäß Fig. 1A wird diese Schicht mit einem gewählten oder bestimmten Licht be­ lichtet, um damit eine Anzahl von streifenförmig gemu­ sterten Schichtabschnitten oder -bereichen 22a, 22b, ... gemäß Fig. 1B auszubilden. Dabei wird die darunterliegende Nitridschicht 20 gleichfalls selektiv gemustert, um eine Anzahl gemusterter Schichtbereiche 20a, 20b, ... festzu­ legen. Das Mustern dieser Schichten erfolgt unter Anwen­ dung des derzeit üblichen photolithographischen Prozesses. Der Abstand oder die Musterteilung zwischen den gemuster­ ten Schichtkomponenten 22a und 22b ist selbstverständlich durch die derzeit mögliche Musterungsleistung begrenzt. Beim vorliegenden Ausführungsbeispiel ist die Teilung bzw. der Teilungsabstand (pitch) auf 1,2 µm eingestellt. Die Breite jedes gemusterten Schichtbereichs bzw. die Lei­ tungsbreite liegt in der Größenordnung von unterhalb 1 µm und beträgt beispielsweise 0,6 µm.

Nach dem Entfernen der gemusterten Photoresistschicht­ bereiche 22a und 22b wird ein weiterer Photoresistfilm auf die Oberseite des resultierenden Gebildes aufgetragen. Dieser Photoresistfilm wird einem ähnlichen photolithogra­ phischen Prozeß wie der vorherige Photoresistfilm unter­ worfen, um damit gemusterte Schichtbereiche 24a, 24b, 24c, ... in Abständen von 1,2 µm auf dem polykristallinen Siliziumfilm 18 zu erzeugen (vgl. Fig. 1C). Sehr wesent­ lich ist dabei, daß diese Schichtbereiche 24 und die restlichen oder verbleibenden gemusterten Nitridschichten 20a, 20b, ... einander abwechselnd angeordnet oder aus­ gerichtet sind. Wie insbesondere aus Fig. 1C hervorgeht, liegt die gemusterte Photoresistschicht 24b zwischen den vorher ausgebildeten Nitridschichten 20a, 20b, während die Nitridschicht 20a zwischen den gemusterten Photoresist­ schichtabschnitten oder -bereichen 24a und 24b liegt. Die einander abwechselnd positionierten Schichten 24a, 20a, 24b, 20b sind - zweidimensional betrachtet - linear angeordnet. Es ist darauf hinzuweisen, daß der Abstand (interval) zwischen jeweils zwei benachbarten Schicht­ bereichen, zum Beispiel den Schichten 20a und 24b, im Submikronbereich liegt und zum Beispiel 0,3 µm beträgt.

Unter Heranziehung der einander abwechselnd positionier­ ten Nitridschichten 20a, 20b und der gemusterten Photo­ resistschichten 24a, 24b, 24c als Maske wird anschlie­ ßend das darunterliegende mehrlagige Gebilde einem reaktiven Ionenätzen als einer Form einer anisotropen Ätztechnik unterworfen. Die drei unter den Maskenschich­ ten 20, 24 liegenden, übereinander gestapelten Schichten 14, 16 und 18 werden in eine Anzahl von gemusterten Stapelteilen 26 mit lotrechten Wänden bzw. Flanken unter­ teilt, während die unterste Schicht 12 gemäß Fig. 1D un­ geätzt bleibt. Ähnlich wie im Fall von Fig. 1C liegen die Abstände zwischen den gemusterten Stapelteilen (stack sections) 26 im Submikronbereich in der Größenordnung von etwa 0,3 µm.

In den gemusterten Stapelteilen 26 gemäß Fig. 1D ist der gemusterte polykristalline Siliziumfilm 14a (mit Selbst­ justierung) in Richtung der Leitungsbreite genau auf den gemusterten polykristallinen Siliziumfilm 18a ausgerich­ tet. Der unter jedem Teil 16 liegende gemusterte poly­ kristalline Siliziumfilm 14a wirkt oder dient als Floating Gate-Elektrode eines der Speicherzellentransistoren des NAND-Zellen-EEPROMs. Der darüberliegende polykristalline Siliziumfilm 18a wirkt als Steuergate-Elektrode des Zellentransistors, wie dies aus der folgenden Beschreibung noch näher hervorgeht.

Die Photoresistschichten 24a, 24b, 24c gemäß Fig. 1D werden entfernt, während die Nitridschichten 20a, 20b intakt bleiben können. Anschließend erfolgt eine Ionen­ injektion, um das Substrat mit einem N-Fremdatom zu dotieren. Aufgrund des Vorhandenseins der gemusterten Stapelteile 26 auf dem Substrat 10 wird eine Anzahl von stark dotierten N-Halbleiterdiffusionsschichten 28, die im Oberseiten- oder Oberflächenbereich des Substrats 10 aus­ gebildet sind, zwangsweise praktisch mit Selbstjustierung in Ausrichtung auf die vorher gemusterten Stapelteile 26 gebracht (vgl. Fig. 1E). Jede N-Diffusionsschicht 28 ist eine strombetätigbare Schicht, die von zwei benachbarten Speicherzellentransistoren des NAND-Zellen-EEPROMs ge­ meinsam belegt wird und als Source und Drain dieser Zellentransistoren dient.

Danach wird gemäß Fig. 1F (nach einem chemischen Aufdampf­ verfahren) eine CVD-Isolierschicht 30 so abgelagert, daß sie die Gesamtoberfläche des resultierenden Gebildes be­ deckt. Auf der CVD-Isolierschicht 30 wird eine gemusterte Metallschicht 32 vorgesehen, die als eine Bitleitung BLi dient, welche einem Reihenarray von Speicherzellentran­ sistoren zugeordnet ist.

Der resultierende, nach der vorstehend beschriebenen "Zweischritt-Maskier"-Technik hergestellte NAND-Zellen- EEPROM ist in Fig. 2 allgemein mit 40 bezeichnet. Die mit einer ebenen Form oder Planarform paralleler Leitungen gemusterten polykristallinen Siliziumfilme 18a sind so angeordnet, daß sie unter Isolierung dazu die als Bit­ leitung BLi dienende Metallschicht 32 senkrecht kreuzen bzw. schneiden. Diese polykristallinen Siliziumfilme 18a dienen als Steuergate-Elektroden von Speicherzellen­ transistoren M1, M2, ..., M8, die in einem (MBi) einer Vielzahl von NAND-Zellenblöcken des NAND-EEPROMs 40 enthalten sind, während sie (auch) als Wortleitungen WL1, WL2, ..., WL8 dienen. Dies ist deshalb der Fall, weil jede Steuergate-Elektrode und die mit ihr verbundene Wortlei­ tung tatsächlich aus einer physikalisch bzw. körperlich einstückigen Verdrahtungsschicht bestehen. Lediglich zum Zwecke der besseren Veranschaulichung ist die unter jeder Steuergate-Elektrode 18a angeordnete Floating Gate- Elektrode 14a in Fig. 2 geringfügig breiter dargestellt; gemäß den Fig. 1D, 1E oder 1F ist jedoch die Floating Gate-Elektrode 14a mit hoher Genauigkeit auf die Schicht 18a ausgerichtet bzw. mit dieser ausgefluchtet.

Wie aus der Aufsicht von Fig. 2 hervorgeht, sind zwei zusätzliche Isolierschicht-Feldeffekttransistoren (FETs) Q1 und Q2 an den gegenüberliegenden Enden des Reihen­ arrays der FATMOS-Speicherzellentransistoren M1 bis M8 angeordnet, so daß sie als erste und zweite Wähltransi­ storen für den NAND-Zellenblock MBi dienen. Diese Tran­ sistoren Q1, Q2 weisen isolierte Gates (Isolierschich­ ten) 42, 44 auf, die jeweils mit Wählgate-Steuerleitun­ gen SG1 bzw. SG2 verbunden sind. Die Bitleitung BLi weist in ihrem einen Ende einen Kontaktlochabschnitt 46 auf. Eine starkdotierte N-Diffusionsschicht 48 dient als gemeinsame oder Sammel-Sourceverbindungsleitung.

Fig. 3 veranschaulicht einen der Speicherzellentran­ sistoren M1 des NAND-Zellenblocks MBi gemäß Fig. 2 im Schnitt längs der Linie III-III in Fig. 2. Eine Isolier­ schicht 50 ist die vorher erwähnte Isolierschicht zur Festlegung eines Elementausbildungsbereichs auf der Substratoberfläche. Durch zweckmäßige Steuerung der Potentiale auf der Bitleitung BLi und den Wortleitungen WL1 bis WL8 kann lediglich bzw. ausschließlich der Speicherzellentransistor M1 gewählt oder angesteuert werden. Durch Anlegung einer zweckmäßig gewählten Spannung an die Steuergate-Elektrode 18a des angewählten Zellen­ transistors M1 können elektrische Ladungsträger (Elek­ tronen) zur oder von der Floating Gate-Elektrode 14a durchgetunnelt werden, um damit die Elektrode 14a zum Aufladen oder Entladen zu bringen. Durch zweckmäßige Zuweisung zweier verschiedener Ladungsträgerspeicher­ zustände in der Floating Gate-Elektrode 14a, d. h. des Auflade- und des Entladezustands, für die Zustände des Einschreibens einer logischen "1" und einer (logischen) "0", kann die gewünschte binäre Information in den ange­ wählten Zellentransistor M1 eingeschrieben werden. Die Reihenausrichtung oder -ausfluchtung der Wähltransistoren Q und der Speicherzellentransistoren geht aus Fig. 4 her­ vor.

Mit der anhand von Fig. 1 erläuterten erfindungsgemäßen "Zweischritt-Maskier"-Technik wird es ohne weiteres mög­ lich, die Grenze des engsten oder kleinsten, nach dem derzeitigen Musterbildungsprozeß möglichen Abstands zu durchbrechen, ohne irgendeine spezielle und risikoreiche Technik anzuwenden. Wenn die obige Technik auf die Aus­ bildung eines Reihenarrays von FATMOS-Speicherzellen­ transistoren M1 bis M8 des NAND-Zellen-EEPROMs 40 angewandt wird, können die Abstände zwischen diesen Zellentransistoren, d. h. die Abstände zwischen benachbarten Floating Gate-Elektroden oder die Abstände zwischen benachbarten Steuergate-Elektroden (Wortlei­ tungen), auf eine Größe im Submikronbereich in der Größenordnung von etwa 0,3 µm reduziert werden, wenn die Elektrodenbreite 0,6 µm beträgt. In diesem typischen Fall kann der NAND-Zellenteilungsabstand 0,9 µm betragen. Infolgedessen ist es unter Anwendung der derzeit zur Ver­ fügung stehenden Fertigungstechniken und unter Beibehal­ tung eines hohen Fertigungsausbringens möglich, NAND- Zellen-EEPROMs mit höherer Integrationsdichte herzu­ stellen. Hierdurch werden den Halbleiterherstellern be­ deutsame Vorteile geboten.

Ein Herstellungsverfahren gemäß einem anderen Ausführungs­ beispiel der Erfindung ist nachstehend anhand von Fig. 5 erläutert. Dabei werden nach einem ähnlichen Prozeß oder Verfahren wie beim vorher beschriebenen Ausführungsbei­ spiel Schichten 12, 14, 16 und 18 sequentiell (aufeinan­ derfolgend) auf der Oberseite eines Siliziumsubstrats 10 des P-Leitungstyps geformt. Auf einem polykristallinen Siliziumfilm 18 wird ein Siliziumnitridfilm 60 niederge­ schlagen oder abgelagert und dann einem Mustern unterwor­ fen, um gemusterte Nitridfilmkomponenten 60a, 60b, 60c gemäß Fig. 5A zu erhalten.

Anschließend werden Isolierschichten 62 auf beiden Seiten­ wänden bzw. Flanken jeder der gemusterten Nitridschichten 60a, 60b, 60c geformt. Diese Flanken-Isolierschichten 62 können wie folgt hergestellt werden: Zunächst wird nach dem an sich bekannten CVD-Verfahren ein Siliziumoxid- Dünnfilm mit einer vorbestimmten Dicke von typischerweise 0,2 µm auf der Oberseite oder Oberfläche des Gebildes gemäß Fig. 5A abgelagert; anschließend wird ein reaktiver Ionenätz- oder RIE-Prozeß so durchgeführt, daß zwar die geätzten Schichtkomponenten 62 auf den beiden Seiten­ wänden bzw. Flanken jedes Nitrid-Dünnfilms 60 verbleiben, die restlichen Abschnitte des Siliziumoxid-Dünnfilms je­ doch entfernt oder abgetragen werden. Da die Dicke dieser Flanken-Isolierschichten 62 jeweils 0,2 µm beträgt, liegt die Breite dieser Flankenstruktur bei 1,0 µm, wenn die Leitungsbreite jeder Schicht 60 jeweils 0,6 µm beträgt.

Die Flanken-Isolierschichten 62 sind im folgenden als "Abstandschichten" ("spacer layers") bezeichnet.

Nach der Ausbildung der Abstandschichten 62 wird die gesamte Oberseite des resultierenden Gebildes mit einer Photoresistschicht 64 bedeckt (vgl. Fig. 5B). Die Photo­ resistschicht 64 wird sodann einem photolithographischen Prozeß, etwa dem RIE-Prozeß, unterworfen. Der Bereich der oberen Hälfte der Photoresistschicht 64 wird entfernt, mit dem Ergebnis, daß die Nitridschichten 60, die jeweils Abstandoxidschichten 62 auf ihren beiden Seiten aufweisen, gemäß Fig. 5C an ihren oberen Abschnitten freigelegt wer­ den. Die geätzten Photoresistschichten 64a, 64b besitzen jeweils eine Dicke von 0,6 µm.

Anschließend erfolgt ein selektiver Ätzprozeß unter Ver­ wendung eines bestimmten Ätzmittels, zum Beispiel NH₄F, so daß lediglich die Flanken-Oxid-Dünnfilme 62 entfernt oder abgetragen werden und ein Gebilde gemäß Fig. 5D erhalten wird, bei dem die gemusterten Nitridschichten 60a, 60b, 60c und die geätzten Photoresistschichten 64a, 64b einander abwechselnd auf dem polykristallinen Silizium 18 positioniert sind. Der räumliche Abstand dazwischen ist auf (bis zu) 0,2 µm verringert. Unter Verwendung dieser Schichten 60, 64 als Ätzmaske werden die darunterliegen­ den Stapelschichten 14, 16, 18 auf ähnliche Weise, wie in Fig. 1D gezeigt, geätzt. Hierfür bietet sich beispiels­ weise der reaktive Ätz- bzw. RIE-Prozeß an. Auf diese Weise können die geätzten Schichten 14a, 16a, 18a gemäß Fig. 5E erhalten werden.

Nach dem Entfernen der Photoresistmaskenschichten 64 wird das Substrat 10 nach einer ähnlichen Technik wie der­ jenigen nach Fig. 1E mit einem N-Fremdatom dotiert. Als Ergebnis werden gemäß Fig. 5F starkdotierte N-Diffusions­ schichten 66 mit einer spezifischen Breite von 0,2 µm im P-Substrat 10 geformt. Die anschließenden Prozesse oder Vorgänge sind ähnlich wie in dem in Fig. 1F veranschau­ lichten Fall.

Mit der oben beschriebenen Technik der "Musterfertigung unter Verwendung von Seitenwand- oder Flanken-Abstand - teilen" wird es möglich, den Abstand zwischen den Gate- Elektroden benachbarter FATMOS-Speicherzellentransistoren in NAND-Zellen-EEPROMS ganz beträchtlich auf 0,2 µm zu verkleinern, ohne daß hierfür irgendwelche speziellen Fertigungsprozesse angewandt zu werden brauchen. Unter Anwendung der derzeit üblichen Musterbildungstechnologie können mithin die Reihenarrays von FATMOS-Zellentran­ sistoren unter Maximierung der Integrationsdichte des EEPROMs miniaturisiert werden.

Bei der Herstellung des FATMOS-Speicherzellentransistor­ arrays des NAND-Zellen-EEPROMs gemäß den Fig. 5A bis 5F wird in einem Umfangsbereich dieses Zellenarrays und in einem peripheren Schaltungsbereich des EEPROMs der im folgenden beschriebene Fertigungsprozeß durchgeführt. Die Wortleitungen beim EEPROM sind in Fig. 6 schematisch in Aufsicht dargestellt. Diese Wortleitungen können als die vorher beschriebenen, gemusterten polykristallinen Silizium-Dünnfilme 18a angesehen werden. Gemäß Fig. 6 weisen die Wortleitungen an ihren gegenüberliegenden End­ abschnitten Kontaktabschnitte 70, 72 auf.

Wie aus Fig. 6 hervorgeht, ist die Musterbildungsteilung (patterning formation pitch) an den Wortleitungs-Kontakt­ abschnitten 70, 72 so ausgelegt, daß sie größer ist als diejenige im zentralen Bereich des Speicherzellenarrays. Mit anderen Worten: die Musterungsteilung an den Kontakt­ abschnitten 70, 72 liegt innerhalb einer normalen Muster­ bildungsgrenze derzeitiger Fertigungstechnologie. Das Herstellungs- oder Fertigungsverfahren in diesem Bereich entspricht dem in den Fig. 7 und 8 dargestellten.

Gemäß Fig. 7A wird eine Photoresistschicht 64 auf dem mehrlagigen Gebilde aus Schichten 12, 14, 16 geformt. Diese Photoresistschicht entspricht der Schicht 64 gemäß Fig. 5B. Bevor die Schicht 64 einem reaktiven Ionenätzen unterworfen wird, um die Oberseitenabschnitte der Seiten­ wand- oder Flanken-Strukturteile im Vorgang gemäß Fig. 5C freizulegen, sind die Kontaktteile 70 dem folgenden Prozeß oder Vorgang unterworfen worden: Die Photoresistschicht 64 wird gemäß Fig. 7B nach einem an sich bekannten photolitho­ graphischen Verfahren gemustert. Dabei werden gemäß Fig. 8A in den anderen Kontaktabschnitten 72 gemusterte Nitrid­ schichten 60d, 60e festgelegt. Die beiden benachbarten Abstandschichten 62, die an beiden Seitenwänden bzw. Flanken jeder Schicht 60d, 60e "haften", stehen in direktem Kontakt miteinander. Die genannte Photoresist­ schicht 64 bedeckt diese Abstandschichten vollständig. Während die Photoresistschicht 64 gemäß Fig. 7B bearbei­ tet wird, wird sie dazu gebracht, als Abdeckschicht für Schichten 60d, 60e, 62 in den Kontaktabschnitten 72 zu verbleiben, wie dies aus Fig. 8B hervorgeht. Gewünsch­ tenfalls kann in diesem Schritt des Herstellungsverfah­ rens die Photoresistschicht gemäß Fig. 8B entfernt werden.

Wenn die Ätzbehandlung der Photoresistschicht 64 im Schritt gemäß Fig. 5C beendet wird oder ist, sind die Photoresistschichtkomponenten 64c, 64d in den Kontakt­ abschnitten 70 dünner ausgebildet, wie dies in Fig. 7C bei 64c′ und 64d′ dargestellt ist. In den anderen Kontaktab­ schnitten 72 ist die Photoresistschicht 64 gemäß Fig. 8C vollständig entfernt worden.

Beim reaktiven Ätzvorgang an den gestapelten (überein­ anderliegenden) Schichten 14, 16, 18 im Speicherzellen­ arrayteil des NAND-Zellen-EEPROMs gemäß Fig. 5E werden die Kontaktabschnitte 70 folgender Behandlung unterworfen: Die Schichten 14, 16, 18 werden gemäß Fig. 7D auf ähnliche Weise durch Musterbildung unter Verwendung der Schichten 64c′ und 64e′ als Maske geformt. Bezüglich der anderen Kontaktabschnitte 72 werden die Schichten 14, 16, 18 auf ähnliche Weise unter Verwendung der Schichten 60d, 60e, von denen die Abstandschichten 62 entfernt worden sind, als Maske dafür gemustert (vgl. Fig. 8D). Bei der Aus­ bildung der FATMOS-Speicherzellentransistoren mit ver­ kleinerter Musterteilung im Speicherzellenarrayteil kann somit das Musterbildungsverfahren (patterning process) für die peripheren oder Umfangsbereiche der Speicherzellen­ arrays ebenfalls ohne die Notwendigkeit für irgendwelche gesonderten Fertigungsschritte erfolgreich durchgeführt werden.

Aufsichten auf Hauptabschnitte der bei den oben beschriebenen Schritten der Ausbildung der gegenüber­ liegenden Kontaktteile erhaltenen Gebilde sind in den Fig. 9A bis 9E dargestellt. Aus Fig. 9C geht her­ vor, daß die Musterform der erwähnten Photoresistschicht 64 für die Festlegung von Komponenten 64c, 64d in einem Kontaktbereich bestimmt oder vorgesehen ist. Eine Seiten­ kantenlinie 66 der Schicht 64 ist so geformt, daß sie über einem entsprechenden linearen bzw. geradlinigen Abschnitt der Speicherschicht 62 positioniert ist. Die Positionie­ rung der Linie 66 kann ohne weiteres nach einem ansich bekannten photolithographischen Prozeß anstelle eines Selbstjustierprozesses erfolgen. Die gegenüberliegende Seitenkantenlinie 68 der Schicht 64 wird durch den Ätz­ prozeß im Schritt nach Fig. 9C festgelegt. Diese Linie weist eine abgestufte Form auf, so daß sie die Seiten­ kantenlinie einer der gemusterten Elektrodenschichten der letzten Stufe mit zugeordneten Kontaktabschnitten dar­ stellt.

Das erfindungsgemäße Herstellungsverfahren bietet die folgenden zusätzlichen Vorteile: In der Reihe der Ferti­ gungsschritte gemäß Fig. 5 kann der Musterabstand oder die Musterteilung der Speicherzellentransistoren im wesent­ lichen der Ablagerungsdicke der Flanken-Abstandoxidschich­ ten 62 entsprechen; wenn diese Dicke abnimmt oder verklei­ nert wird, kann prinzipiell die Musterteilung der Zellen­ transistoren ebenfalls zur Verkleinerung gebracht werden. Mit derzeitiger Fertigungstechnologie ist es sehr einfach, die Ablagerungsdicke der Abstandschichten 62 auf bis zu 50 nm oder weniger zu verringern. In diesem Fall kann die Musterteilung (patterning pitch) der Zellentransistoren einfach auf 50 nm verringert werden. Es ist darauf hinzu­ weisen, daß in diesem Fall die N-Diffusionsschichten gemäß Fig. 5F, die als von diesen Zellentransistoren gemeinsam belegte Source- und Drainelektroden dienen, gewünschten­ falls weggelassen werden können. Auch bei einer solchen Anordnung kann das resultierende NAND-Zellenarray ohne Source- und Drainelektroden normal arbeiten. Dies ist deshalb der Fall, weil eine Steuerspannung, die entweder in einem Einschreib- oder einem Auslesemodus an eine angewählte Bitleitung BLi angelegt wird, über die Kanal­ zonen der nichtgewählten Zellentransistoren im gleichen NAND-Zellenarray zu einem angewählten Speicherzellentran­ sistor übertragen werden kann. Wenn im NAND-Zellenarray keine Source- und Drainelektroden vorgesehen sind, kann die Gesamtkanallänge der Speicherzellentransistoren und der Wählgates mit hoher Genauigkeit gleich der Gatelänge der Zellentransistoren werden. Auf diese Weise kann die Betriebswirksamkeit des NAND-Zellen-EEPROMs verbessert werden.

Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. 10 dargestellt, wobei eine zusätzliche Maskenschicht 70 so abgelagert oder aufgetragen wird, daß sie zwischen dem zweiten polykristallinen Siliziumfilm 18 und der Nitridschicht 20 (schichtartig) eingeschlossen ist (vgl. Fig. 10A). Die Maskenschicht 70 kann eine polykristalline Siliziumkarbidschicht sein. Die Vorgänge des Ätzens der Schicht 20 und der Ausbildung der Schichtkomponenten 20a, 20b, 24a, 24b, 24c sind ähnlich wie die Vorgänge gemäß den Fig. 1B und 1C.

Sodann wird gemäß Fig. 10D die zusätzliche Maskenschicht 70 einem Musterungs- oder Musterbildungsprozeß unter­ worfen, wobei die geätzten Schichtkomponenten 20a, 20b, 24a, 24b, 24c als Maske benutzt werden. Die gemusterten Maskenschichtabschnitte 70a bis 70e sind somit auf der Schicht 18 festgelegt. Unter Heranziehung dieser Schicht­ abschnitte 70a als Maske wird ein lithographischer Muster­ bildungsprozeß durchgeführt, wobei eine Anzahl gemusterter Stapelteile 26 ähnlich wie in Fig. 1D erhalten wird. Das resultierende Gebilde wird einer ähnlichen Behandlung wie in Fig. 1F unterworfen, worauf dann ein ähnlicher NAND- Zellen-EEPROM fertiggestellt ist.

Unter Verwendung der Karbidmaskenschicht können die Ätz­ toleranzeigenschaften verbessert werden. Hierdurch wird die Ätzleistung verbessert, so daß die Fertigungsleistung auch dann verbessert sein kann, wenn sich die Dicke des zu ätzenden Schichtgebildes vergrößert.

Die Erfindung ist keineswegs auf die vorstehend beschrie­ benen spezifischen Ausführungsbeispiele beschränkt, son­ dern verschiedenen Änderungen und Abwandlungen zugänglich. Beispielsweise können die vorstehend beschriebenen Ferti­ gungs- oder Herstellungsverfahren auch auf die Ausbildung anderer Arten von integrierten Halbleiter-Schaltkreis­ anordnungen mit verschmälerten Musterteilungsabständen zwischen Leiterschichten mit Steuergates angewandt werden.

Claims (12)

1. Verfahren zur Herstellung eines Arrays aus Leiter­ schichten (14a, 18a) mit einem kontrollierten Abstand dazwischen, umfassend einen Schritt, in welchem eine Leiterschicht (14, 18) mit einer auf der Leiterschicht angeordneten Maskenschicht (20, 70) auf oder über einem Substrat ausgebildet wird, gekennzeichnet durch die folgenden Schritte:
Ätzen der Maskenschicht, um darin eine erste Anzahl von geätzten Maskenschichtabschnitten (20a, 20b) mit einem ersten, zwischen den geätzten Maskenschichten bzw. -schichtabschnitten der ersten Anzahl festgeleg­ ten Abstand zu bilden,
Ausbilden einer zweiten Anzahl geätzter Maskenschicht­ abschnitte (24a, 24b, 24c; 70a, 70c), die sich mit der ersten Anzahl von Schichtabschnitten auf der Leiter­ schicht mit einem zweiten Abstand abwechseln, der zwischen jedem geätzten Schichtabschnitt der ersten Anzahl und einem benachbarten oder angrenzenden geätzten Schichtabschnitt der zweiten Anzahl festge­ legt ist, wobei der zweite Abstand kleiner ist als der erste Abstand, und
Ätzen der Leiterschicht unter Heranziehung der ersten und zweiten Maskenschichtabschnitte als Maske zwecks Ausbildung einer Reihe von im zweiten Abstand ausge­ richteten oder angeordneten Leiterschichtabschnitten.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden weiteren Schritt: Dotieren des Halbleiter-Substrats mit einem Fremdatom eines gewählten Leitungstyps, welcher dem des Sub­ strats entgegengesetzt ist, unter Heranziehung der Leiterschichtabschnitte als Maskenstruktur oder -gebilde, wobei im Substrat fremdatomdotierte Bereiche so geformt werden, daß diese Bereiche praktisch mit Selbstjustierung auf die Leiterschichtabschnitte aus­ gerichtet oder mit diesen ausgefluchtet sind.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite polykristalline Halbleiterschichten unter Isolierung über dem Substrat als die Leiterschicht geformt und die ersten und zweiten Halbleiter­ schichten einem Ätzprozeß unterworfen werden, wodurch eine Reihe von unter Isolierung gestapelten oder übereinanderliegenden Halbleiterschichtabschnitten über dem Substrat gebildet wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die so geätzten, unter Isolierung gestapelten (insulatively stacked) Halbleiterschichtabschnitte im wesentlichen gleichförmige Breite aufweisen.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die erste Anzahl von geätzten Maskenschichtabschnitten (20a, 20b) aus einem ersten gewählten Material aus der Gruppe Halbleiternitrid(e), Halbleiteroxid(e) und Halbleiterkarbid(e) besteht und daß die zweite Anzahl geätzter Maskenschichtabschnitte (20a, 20b) aus einem gewählten Material, einschließlich eines strahlungs­ empfindlichen Resistmaterials besteht.

6. Verfahren zur Herstellung eines Arrays aus Leiter­ schichten (14a, 18a) mit einem kontrollierten Abstand dazwischen, umfassend einen Schritt des Vorsehens einer Leiterschicht (14, 18) auf oder über einem Substrat, wobei eine Maskenschicht aus einem ersten gewählten Material auf der Leiterschicht angeordnet wird, gekennzeichnet durch die folgenden weiteren Schritte:
Ätzen der Maskenschicht, um darin eine erste Anzahl geätzter Maskenschichtabschnitte (60a, 60b, 60c) mit einem ersten, zwischen den geätzten Maskenschicht­ abschnitten der ersten Anzahl festgelegten Abstand zu bilden,
Ausbilden von Seitenwand- oder Flanken-Dünnfilm­ schichten (62) auf den beiden Seiten jeder der geätzten Maskenschichtabschnitte (60a, 60b, 60c) der ersten Anzahl auf der Leiterschicht (18),
Ausbilden einer weiteren Maskenschicht (64) aus einem zweiten gewählten Material,
Entfernen eines oberen Abschnitts der weiteren Maskenschicht (64), um die Maskenschichtabschnitte der ersten Anzahl mit den Flanken-Dünnfilmschichten teil­ weise freizulegen,
Entfernen der Flanken-Dünnfilmschichten (62), um damit eine zweite Anzahl von Maskenschichtabschnitten (64a, 64b) auf der Leiterschicht (18) zu bilden, und
Ätzen der Leiterschicht unter Benutzung der ersten und zweiten Maskenschichtabschnitte zwecks Ausbildung einer Reihe von Leiterschichtabschnitten auf oder über dem Substrat.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Flanken-Dünnfilmschichten (62) mit einer Dicke im Submikronbereich, die einem Abstand von (zwischen) je zwei benachbarten Leiterschichtabschnitten entspricht, abgelagert oder niedergeschlagen werden.

8. Verfahren nach Anspruch 7, gekennzeichnet durch den folgenden weiteren Schritt: Dotieren des Halbleiter-Substrats mit einem Fremdatom eines gewählten Leitungstyps, welcher dem des Substrats entgegengesetzt ist, unter Heranziehung der Leiterschichtabschnitte als Maskenstruktur oder -gebilde, wobei im Substrat (10) fremdatomdotierte Bereiche (66) so geformt werden, daß diese Bereiche praktisch mit Selbstjustierung auf die Leiterschicht­ abschnitte ausgerichtet oder mit diesen ausgefluchtet sind.

9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß erste und zweite polykristalline Halbleiterschichten (14, 18) unter Isolierung über dem Substrat als die Leiter­ schicht geformt und die ersten und zweiten Halb­ leiterschichten einem Ätzprozeß unterworfen werden, wodurch eine Reihe von unter Isolierung gestapelten oder übereinanderliegenden Halbleiterschichtab­ schnitten über dem Substrat gebildet wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die so geätzten, unter Isolierung gestapelten (insulatively stacked) Halbleiterschichtabschnitte im wesentlichen gleichförmige Breite aufweisen.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das erste gewählte Material aus der Gruppe der Halbleiter­ nitrid(e), Halbleiteroxid(e) und Halbleiterkarbid(e) ausgewählt wird und daß das zweite gewählte Material ein strahlungsempfindliches Resistmaterial umfaßt.

12. Verfahren nach Anspruch 10, gekennzeichnet durch die folgenden weiteren Schritte:
Ablagern oder Niederschlagen eines strahlungsempfind­ lichen Materials (64) zum Bedecken des ersten Arrays geätzter Schichtabschnitte mit den Flanken-Dünnfilm­ schichten (62) und
Ätzen des strahlungsempfindlichen Materials in der Weise, daß es dem zweiten Array von Schichtabschnitten zugeordnete Kontaktabschnitte oder -bereiche festlegt, wobei dieses Material eine stufenförmige (abgestufte) Kantenlinie (68) aufweist, welche eine Seitenkanten­ linie eines der Leiterschichtabschnitte der letzten Stufe festlegt.