DE3882557T2 - DRAM-Zelle und Herstellungsverfahren. - Google Patents

DRAM-Zelle und Herstellungsverfahren.

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DE3882557T2 DE88101540T DE3882557T DE3882557T2 DE 3882557 T2 DE3882557 T2 DE 3882557T2 DE 88101540 T DE88101540 T DE 88101540T DE 3882557 T DE3882557 T DE 3882557T DE 3882557 T2 DE3882557 T2 DE 3882557T2
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Description

    GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf das Gebiet der integrierten Schaltungen. Insbesondere bezieht sich die Effindung auf Verfahren zum Herstellen einer DRAM- Speicherzelle sowie auf eine DRAM-Speicherzelle und eine DRAM-Speichermatrix.
  • Die Suche nach immer kleineren Speicherzellen zur Ermöglichung einer größeren Speicherkapazität in integrierten Speicherschaltungen ist ein bekanntes Ziel.
  • Die Suche nach Verfahren zum Herstellen von Speichern mit höherer Dichte hat dazu geführt, eine vollständige Speicherzelle mit einem Transistor und einem Speicherkondensator in einer einzigen tiefen Ausnehmung (Graben) unterzubringen, die in der Oberfläche des Substrats einer integrierten Schaltung gebildet ist. Beispielsweise sei auf die US-Patentanmeldung mit dem Aktenzeichen 679,663 verwiesen, die auf den Zessionar der vorliegenden Anmeldung übertragen wurde und die hier einbezogen wird. Das Einfügen sowohl des Transistors als auch des Kondensators in einen einzigen Graben hat zu Störkapazitätsproblemen geführt. Insbesondere ist die kapazitive Kopplung der Bitleitung und der Wortleitung groß genug, die in der Speicherzelle gespeicherten Daten zu unterbrechen. Außerdem ergibt die Transistorstruktur in der oben erwähnten Patentanmeldung eine ringförmige Source-, Drain- und Kanal-Zone. Diese vergrößerte Fläche in der Transistorstruktur erzeugt Leckstromprobleme sowohl an der Bitleitung als auch am Speicherknoten. Mehrere Speicherzellenausführungen machten von Polysilicium-Transistoren Gebrauch, die innerhalb des Grabens eingeschlossen waren. Die Kanal-Leckstromeigenschaften von Transistoren aus polykristallinen Silicium liegen jedoch unter denen der aus massivem Silicium gebildeten Transistoren. Als Beispiel für eine Speicherzelle mit einem polykristallinem Transistor sei auf die veröffentlichte europäische Patentanmeldung EP-A-0 108 390 verwiesen, die hier durch diesen Hinweis einbezogen wird.
  • Aus der EP-A-0 180 026 ist eine DRAM-Speicherzelle bekannt, die in einem Halbleitersubstrat gebildet ist. Diese DRAM-Speicherzelle enthält einen Kondensator, der in einem Graben in dem Substrat gebildet ist, wobei ein Belag dieses Kondensators durch das Substrat und der andere Belag durch ein erstes leitendes Material gebildet ist, das am Boden des Grabens angebracht ist, wobei auf den Wanden des Grabens eine das Kondensatordielektrikum bildende isolierende Schicht angebracht ist. Diese DRAM-Speicherzelle enthält ferner einen MOS-Transistor, der in dem Graben gebildet ist, wobei sich die Drain-, Kanal- und Source-Zone des Transistors in den Seitenwänden befinden, während die Gate-Elektrode von dem weiteren leitenden Material gebildet ist, die den Rest des Grabens ausfüllt; ein Teil der isolierenden Schicht bildet dabei den Gate-Isolator zwischen der Gate-Elektrode und dem Kanal. Sie enthält ferner eine leitende Zone, die die Source-Zone und das erste leitende Material verbindet. In diesem Dokument sind ferner eine aus solchen Speicherzellen aufgebaute Matrix sowie ein Verfahren zum Herstellen solcher Zellen beschrieben.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die beschriebenen Ausführungen der vorliegenden Erfindung ergeben Strukturen sowie ein Verfahren zum Herstellen solcher Strukturen mit einer Speicherzelle, die in einem einzigen Graben gebildet ist. Ein Graben wird in der Oberfläche des Halbleitersubstrats erzeugt. Der Bodenbereich des Grabens wird mit polykristallinem Silicium gefüllt, damit ein Belag eines Speicherkondensators erzeugt wird. Das Substrat dient als der andere Belag des Kondensators. Der Rest des Grabens wird dann mit einem isolierenden Material, beispielsweise Siliciumdioxid, gefüllt. In das Siliciumdioxid wird anschließend ein Muster geätzt, das einen Teil der Seitenwand und den oberen Abschnitt des Grabens bis hinunter zu dem polykristallinen Kondensatorbelag öffnet. Anschließend wird zwischen dem polykristallinem Kondensatorbelag und dem Substrat ein Kontakt gebildet. Durch den Kontakt werden Dotierungsatome diffundiert, damit auf einer Seitenwand des Grabens eine Source-Zone entsteht. Durch Oxidieren wird ein Gate-Isolator erzeugt, und angrenzend an die Mündung des Grabens wird an der Grabenoberseite eine Drain-Zone erzeugt. Im Inneren des geöffneten Abschnitts des oberen Bereichs des Grabens wird leitendes Material gebildet, so daß ein Transistor entsteht, der den oberen Belag des Speicherkondensators mit der Drain-Zone auf der Oberfläche des Halbleitersubstrats verbindet.
    • BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist eine schematische Seitenansicht einer Ausführungsform der Erfindung;
  • Fig. 2 ist ein elektrisches Schaltbild zur Veranschaulichung der elelrtrischen Funktion der Zelle von Fig. 1;
  • Fig. 3A bis 3I sind schematische Seitenansichten, die die zum Herstellen der in Fig. 1 dargestellten Struktur notwendigen Verarbeitungsschritte zeigen;
  • Fig. 4 ist eine schematische Draufsicht des Oberflächen-Layouts der Speicherzelle von Fig. 1;
  • Fig. 5 ist eine Draufsicht auf ein anderes Layout-Schema für die Speicherzelle von Fig. 1;
  • Fig. 6 ist eine schematische Seitenansicht von zwei Speicherzellen entsprechend Ausführungsformen der vorliegenden Erfindung;
  • Fig. 7A bis 7I schematische Seitenansichten der zur Herstellung der in Fig. 6 dargestellten Speicherzellen angewendeten Verarbeitungsschritte;
  • Fig. 8 ist eine Draufsicht auf ein Layout-Schema zur Verwirklichung der in Fig. 6 dargestellten Speicherzelle; und
  • Fig. 9A bis 9M schematische Seitenansichten eines weiteren, eine Ausführung der Erfindung darstellenden Verfahrens zum Herstellen einer Speicherzelle gemäß einer weiteren Ausführung der Erfindung.
    • GENAUE BESCHREIBUNG
  • In dieser genauen Beschreibung werden drei Arten dynamischer Schreib/Lese- Speicherzellen erläutert. Alle sind Ausführungsformen der Erfindung, was auch für die Verfahren zu ihrer Herstellung gilt. Alle diese Speicherzellen bilden eine Speicherzelle mit einem Transistor und einem Kondensator, wobei in einem Graben ein als der eine Kondensatorbelag dienender leitender Pfropfen angebracht ist, während das Substrat als der andere Kondensatorbelag dient. Fig. 1 zeigt eine dieser Speicherzellen. Ihre elektrischen Eigenschaften sind in Fig. 2 veranschaulicht, und die Schritte zu ihrer Herstellung sind in den Figuren 3A bis 3I dargestellt. Die Figuren 4 und 5 zeigen Layout-Anordnungen für die Anwendung der Speicherzelle von Fig. 1 in einem Speichermatrix-System. Fig. 6 ist eine schematische Seitenansicht von zwei Speicherzellen eines anderen Speicherzellentyps. Das Verfahren zur Herstellung dieser Zellen wird in den Figuren 7A bis 7I erläutert, und eine Layout-Anordnung für diesen Speicherzellentyp ist in Fig. 8 veranschaulicht. Die Figuren 9A bis 9M zeigen ein weiteres Verfahren zum Herstellen der Zellen gemäß einer weiteren Ausführungsform der Erfindung.
  • Die Speicherzelle 1 von Fig. 1 enthält eine Schicht 54 aus polykristallinem Silicium, die parallel zur Ebene der Seite verläuft, die als Wortleitung für die Speichermatrix dient. Außerdem verläuft die Schicht 54 aus polykristallinem Silicium in den Graben, damit sie als ein Transistor-Gate dient, das den Kanalstrom im Kanal 52 steuert. Die n&spplus;-Zone 24 dient als Drain-Zone, und die n-Zone 51 dient als Source-Zone für den Durchgangstransistor der Speicherzelle 1. Die Source-Zone 51 ist über einen vergrabenen lateralen Kontakt 50 mit dem aus polykristallinem Silicium bestehenden Kondensatorbelag 34 verbunden. Der vergrabene laterale Kontakt 50 ist eine Zone aus polykristallinem Silicium. Der andere Belag des Speicherzellenkondensators wird vom Substrat 20 geblldet. Das Substrat 20 ist eine stark dotierte n&spplus;-Zone, damit die erhöhte Kapazität mit einem stark dosierten kristallinem Kondensatorbelag verfügbar wird. Fig. 2 zeigt ein elektrisches Schaltbild, was erkennen läßt, wie sich die verschiedenen Komponenten der Speicherzelle 1 (Fig. 1) elektrisch verhalten.
  • Die Figuren 3A bis 3I zeigen schematische Seitenansichten zur Veranschaulichung der Verarbeitungsschritte, die zum Herstellen der Speicherzelle 1 (Fig. 1) notwendig sind, wobei die anfänglichen Schritte des Herstellungsverfahrens das Bilden einer p-leitenden epitaktischen Schicht 22 mit einer Dicke von etwa 4 µm auf dem p&spplus;-leitenden Substrat 20, das Bilden von Oxidzonen 26 einschließlich dicker Feldoxidzonen zwischen Speicherzellen und das Bilden einer Siliciumnitridschicht 28 mit einer Dicke von etwa 150 nm enthalten. Die Siliciumdioxidschicht 26 ist vom Typ einer herkömmlich vertieften Feldoxidzone mit einer Oberflächenoxidschicht in den Bereichen, in denen Speicherzellen hergestellt werden sollen. Für eine Schicht wie die Siliciumdioxidschicht 26 sind mehrere Verfahren bekannt. Ein Beispiel ist in dem US-Patent 4 541 167 gezeigt. Die gesamte Scheibe wird einer Ionenimplantation ausgesetzt, die ausreicht, die dünnen Zonen der Oxidschicht 26 zu durchdringen, jedoch nicht ausreicht, die dicken Zonen der Siliciumdioxidschicht 26 zu durchdringen. Wenn die dünnen Abschnitte der Siliciumdioxidschicht 26 etwa 35 nm und die dicken Abschnitte etwa 800 nm betragen, ergibt eine Ionenimplantation mit einer Energie von etwa 150 keV und einer Dichte von etwa 1 x 10¹&sup6; Ionen/cm³ eine angemessene n&spplus;-Zone 24. Dadurch wird die n&spplus;-Zone 24 gebildet, wie in Fig. 3A dargestellt ist. Die Siliciumnitridschicht 28 wird dann so gemustert und geätzt, daß eine Maske zum Ätzen des Grabens 29 entsteht. Der Graben 29 wird unter Anwendung eines anisotropen Ätzverfahrens geätzt, wie es in der anhängigen Patentanmeldung mit dem Aktenzeichen 730 701 beschrieben ist, wobei das Ätzen bis in eine Tiefe von etwa 8 µm erfolgt. Die Struktur von 3A wird dann einer thermischen Oxidation in Sauerstoff bei einer Temperatur von etwa 800ºC für die Dauer von etwa 80 Minuten ausgesetzt. Dadurch entsteht die Siliciumdioxidschicht 30 mit einer Dicke von etwa 15 nm, wie in Fig. 3B dargestellt ist.
  • Anschließend wird unter Anwendung einer chemischen Dampfabscheidung von Silan stark dotiertes, n-leitendes polykristallines Silicium aufgebracht, um auf der Struktur von Fig. 3B eine Schicht 32 aus polykristallinem Silicium zu erzeugen, wie in Fig. 3C dargestellt ist. Die Dicke der Schicht 32 aus polykristallinem Silicium ist so gewählt, daß der Graben 29 (Fig. 3A) vollständig ausgefüllt wird. Die Dicke muß zumindest etwa der Hälfte der minimalen Breite des Grabens entsprechen. Bei einem Graben mit einer Breite von 1 µm x 2 µm ist zum Auffüllen des Grabens eine Ablagerung von polykristallinem Silicium von wenigstens 500 nm erforderlich.
  • Dann wird isotroper Ätzvorgang auf der polykristallinen Schicht 32 durchgeführt, um die Schicht 32 aus polykristallinem Silicium auf eine Höhe innerhalb des Grabens zurückzuätzen, wie in Fig. 3D dargestellt ist. Die resultierende Struktur ist ein Pfropfen 34 aus polykristallinem Silicium. Die bevorzugte Höhe der Oberseite des Pfropfens 34 aus polykristallinem Silicium liegt über dem Übergang zwischen dem Substrat 20 und der epitaktischen Schicht 22. Anschließend wird unter Anwendung der chemischen Dampfabscheidung gemäß Fig. 3E eine Schicht 36 aus Siliciumdioxid mit einer Dicke aufgebracht, die zum Ausfüllen des Grabens 29 (Fig. 1) erforderlich ist. Auch hier muß die Schicht 36 aus Siliciumdioxid wieder mit einer Dicke abgeschieden werden, die mindestens etwa der Hälfte der Minimumabmessung des Grabens 29 entspricht. Die Schicht 36 aus Siliciumdioxid wird dann auf eine Höhe zurückgeätzt, die etwa gleich der oberen Höhe der Siliciumdioxidschicht 26 entspricht, damit ein Siliciumdioxidpfropfen 38 gebildet wird.
  • Die Siliciumnitridschicht 28 wird dann entfernt, und eine Photoresistschicht 40 wird mit einer Dicke von etwa 1 µm aufgebracht und gemustert, wie in Fig. 3G dargestellt ist. Die Photoresistschicht 40 dient als Maske für ein anisotropes Ätzen der durch die Öffnung 42 freigebliebenen Zone. Ein für Silicium selektiver Oxidätzprozeß, beispielsweise Plasmaätzen unter Verwendung von CHF&sub3;/C&sub2;F&sub6;, wird durchgeführt und fortgesetzt, bis der Siliciumdioxidpfropfen 38 vollständige zum Pfropfen 34 aus polykristallinem Silicium durchgeätzt und dann überätzt wird, um die Fläche 44 der Siliciumdioxidschicht 30 zu öffnen. Für diesen Schritt des Überätzens kann auch ein Naßätzprozeß angewendet werden. Obgleich ein selektiver Ätzprozeß angewendet wird, ist eine vollständige Selektivität gegenüber Silicium nicht möglich, und es findet ein gewisses Ätzen der epitaktischen Schicht 22 an der n-leitenden Zone 24 statt. Die Photoresistschicht 40 wird entfernt, und mit Hilfe einer chemischen Dampfabscheidung von Silan wird eine Schicht 46 aus polykristallinem Silicium mit einer Dicke von etwa 15 nm abgeschieden. Die Dicke der Schicht 46 aus polykristallinem Silicium ist so gewählt, daß die Öffnung 44 ausgefüllt wird, wie in Fig. 3H dargestellt ist. Die Struktur von Fig. 3H wird dann einem Oxidationsprozeß in einer Dampfumgebung bei 900ºC für eine Dauer von 10 Minuten unterzogen. Dieser Oxidationsprozeß oxidiert die Schicht 46 aus polykristallinem Silicium vollständig, damit eine Siliciumdioxidschicht 48 mit einer Dicke von 40 nm entsteht, wie in Fig. 3I dargestellt ist. Wegen ihrer Position relativ zur oxidierenden Umgebung oxidiert der in der Öffnung 44 liegende Teil der Schicht 46 aus polykristallinem Silicium (Fig. 3H) nicht, so daß ein vergrabener seitlicher Kontkkt 50 aus polykristallinem Silicium zurückbleibt. Die Siliciumdioxidschicht 48 wird durch Naßätzen unter Verwendung verdünnter Fluorwasserstoffsäure entfernt und dann erneut durch thermische Oxidation in einer Sauerstoffumgebung bei 850ºC für die Dauer von etwa 80 Minuten erneut aufgewachsen, damit eine neue Siliciumdioxidschicht 48 entsteht, die als Gate- Oxid mit hoher Qualität dient. Während des Oxidationsvorgangs diffundieren Dotierungsatome vom n-Typ im Pfropfen 34 aus polykristallinem Silicium durch den vergrabenen seitlichen Kontakt 50 und bilden die n-leitende Zone 51. Die Schicht 54 aus polykristallinem Silicium wird dann unter Anwendung der chemi schen Dampfabscheidung von Silan mit einer Dicke von etwa 450 nm abgeschieden und zur Bildung der Gate-Bereiche und der Wortleitungen gemäß Fig. 1 gemustert.
  • Eine Draufsicht zeigt die relativen Positionen des Grabens 29, der Wortleitung 54 und der n&spplus;-Zonen 24, die als Bitleitung dienen und die in Fig. 4 dargestellt sind. Fig. 5 ist eine Draufsicht auf ein anderes Layout-Verfahren mit der Zelle gemäß Fig. 1. Senkrecht zu den Bitleitungen 24 sind Wortleitungen 54 gebildet. Die Bitleit ungen 24 sind parallel zum Hauptzugang der Speicherzelle gebildet. Mit diesem Layout müssen die Öffnungen 42 mit einem Vorfüllmaterial aus polykristallinem Silicium aufgefüllt werden, damit der in der Öffnung 42 weggeätzte Bereich aufgefüllt wird. Im Anschluß daran wird ein Kontakt mit der Schicht 54 aus polykristallinem Silicium hergestellt, die als Wortleitung dient. Es sind Dimensionsangaben enthalten, damit die Größe der Speicherzelle nach der Erfindung gezeigt wird, wobei die Zellengröße mit der Herstellung eines 4-MB-Speicherchips kompatibel ist. Dabei werden minimale Abmessungen von 1 µm und Ausrichttoleranzen von 0,2 µm angewendet. Es sei bemerkt, daß die Abmessung δ sehr klein und nicht kritisch ist. Da der Transistor der Speicherzelle 1 nur auf einer Seite der Speicherzelle gebildet wird, weist die Speicherzelle 1 an allen ihren Seiten mit Ausnahme der Seite, an der der Transistor gebildet ist, eine ausgezeichnete Isolation auf. Dadurch kann eine sehr dichte Packung der Zellen erhalten werden.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist in Fig. 6 in Doppelausführung dargestellt. Die Speicherzellen 10A und 10B von Fig. 6 enthalten eine Schicht 154 aus polykristallinem Silicium, die parallel zur Ebene der Seite verläuft und als eine Wortleitung für die Speichermatrix dient. Außerdem erstreckt sich die Schicht 154 aus polykristallinem Silicium in die Gräben, damit sie als ein den Kanalstrom in den Kanälen 152A und 152B steuerndes Transistor-Gate dient. n&spplus;-Zonen 124A und 124B dienen als Drain-Zonen, und n- Zonen 151A und 151B dienen als Source-Zonen für die Durchgangstransistoren der Speicherzellen 10A und 10B. Die Source-Zonen 151A und 151B sind über vergrabene seitliche Kontakte 150A und 150B an Kondensatorbeläge 134A und 134B aus polykristallinem Silicium angeschlossen. Die vergrabenen seitlichen Kontakte 150A und 150B sind Zonen aus polykristallinem Silicium. Der andere Belag der Speicherzellenkondensatoren wird vom Substrat 120 gebildet. Das Substrat 120 ist eine stark dotierte n&spplus;-Zone, damit die mit einem stark dotierten kristallinen Kondensatorbelag verfügbare erhöhte Kapazität geschaffen wird.
  • Die Figuren 7A bis 7I sind schematische Seitenansichten zur Veranschaulichung der Verfahrensschritte zum Herstellen der Speicherzellen 10A und 10B (Fig. 6), wobei die anfänglichen Schritte des Herstellungsprozesses das Bilden einer p- leitenden epitaktischen Schicht 122 mit einer Dicke von etwa 4 µm auf der Oberfläche des n&spplus;-leitenden Substrats 120, das Bilden einer Oxidschicht 126 durch thermische Oxidation oder durch chemisches Dampfabscheiden mit einer Dicke von etwa 200 nm und das Bilden einer Siliciumnitridschicht 128 durch chemisches Dampfabscheiden mit einer Dicke von etwa 150 nm enthalten. Die Siliciumnitridschicht 128 wird dann gemustert und geätzt, damit eine Maske zum Ätzen der Gräben 129A und 129B entsteht. Die Gräben 129A und 129B werden unter Anwendung eines anisotropen Ätzprozesses geätzt, wie er in der anhängigen Anmeldung mit dem Aktenzeichen 730,701 beschrieben ist, wobei das Ätzen bis in eine Tiefe von etwa 8 µm erfolgt. Die Struktur von Fig. 7A wird dann einer thermischen Oxidation in Sauerstoff bei einer Temperatur von etwa 850ºC für eine Dauer von etwa 80 Minuten ausgesetzt. Dadurch entstehen Siliciumdioxidschichten 130A und 130B mit einer Dicke von etwa 15 nm, wie in Fig. 7B dargestellt ist.
  • Nach Fig. 7C wird dann eine Abscheidung von stark dotiertem, n-leitendem polykristallinen Silicium unter Anwendung der chemischen Dampfabscheidung von Silan zur Bildung der Schicht 132 aus polykristallinem Silicium auf einer Struktur gemäß Fig. 7B durchgeführt. Die Dicke der Schicht 132 aus polykristallinem Silicium ist so gewählt, daß die Gräben 129A und 129B (Fig. 7A) vollständig ausgefüllt werden. Die Dicke muß mindestens etwa der Hälfte der Minimalbreite des Grabens entsprechen. Bei einem Graben mit einer Breite von 1µm x 2 µm ist zum Auffüllen des Grabens eine Abscheidung von polykristallinem Silicium von wenigstens 500 nm notwendig.
  • Es wird dann ein isotroper Ätzprozeß auf der polykristallinen Schicht 132 durchgeführt, damit die Schicht 132 aus polykristallinem Silicium auf eine innerhalb des Grabens liegende Höhe zurückgeitzt wird, wie in Fig. 7D dargestellt ist. Die resultierende Struktur hat die Form von Pfropfen 134A und 134B aus polykristallinem Silicium. Unter Anwendung der chemischen Dampfabscheidung wird dann gemäß Fig. 7E eine Schicht 136 aus Siliciumdioxid mit einer Dicke abgeschieden, die zum Füllen der Gräben 129A und 129B (Fig. 6) notwendig ist. Die Siliciumdioxidschicht 136 muß auch hier mit einer Dicke abgeschieden werden, die wenigstens etwa der Hälfte der Minimalabmessung der Gräben 129A und 129B entspricht. Die Siliciumdioxidschicht 136 wird dann auf eine Höhe zurückgeätzt, die etwa der oberen Höhe der Siliciumdioxidschicht 126 entspricht, damit Siliciumdioxidpfropfen 138A und 138B entstehen.
  • Die Siliciumnitridschicht 128 wird dann entfernt, und gemäß Fig. 7G wird eine Photoresistschicht 140 mit einer Dicke von 1 µm aufgebracht und gemustert. Die Photoresistschicht 140 dient als Maske zum anisotropen Ätzen der durch die Öffnungen 142A und 142B freigelegten Zone. Ein gegenüber Silicium stark selektiver Siliciumdioxid-Ätzprozeß, beispielsweise CHF&sub3;/C&sub2;F&sub6;, wird durchgeführt, und dieser Ätzprozeß wird fortgesetzt, bis die Siliciumdioxidpfropfen 138A und 138B vollständig zu den Pfropfen 134A und 134B aus polykristallinem Silicium durchgeätzt sind, woran sich ein Überätzen zum Öffnen der Bereiche 144A und 144B der Siliciumdioxidschichten 130A und 130B anschließt. Für diesen Überätzschritt kann auch Naßätzprozeß angewendet werden. Obgleich ein selektiver anisotropischer Ätzprozeß angewendet wird, ist eine vollständige Selektivität gegenüber Siliciumdioxid nicht möglich, und es findet ein gewisses Ätzen der epitaktischen Schicht 122 statt. Die Struktur von Fig. 7G wird dann einer Ionenimplantation mit Dotierungsionen vom n-Typ, beispielsweise Arsen, mit einer Energie von 100 keV und einer Dichte von etwa 1 x 10¹&sup6; Ionen/cm³ statt. Diese Ionenimplantation erzeugt n&spplus;-Zonen 124A und 124B. Die Pfropfen 134A und 134B aus polykristallinem Silicium und ein Teil der Siliciumdioxidschichten 130A und 130B werden durch die Ionenimplantation dotiert, jedoch beeinflußt dies die Arbeitsweise der Speicherzellen nicht. Wegen einer Fehlausrichtung oder anderer Probleme in der Ionenimplantationsvorrichtung kann eine gewisse Dotierung der Kanalzonen 152A und 152B vorkommen. Die daraus resultierende Verschiebung der Schwellenspannung des Durchgangstransistors der Speicherzelle kann durch Anwendung von Abscheidungsverfahren aus der Dampfphase eingestellt werden. Die Photoresistschicht 140 wird entfernt und eine Schicht 146 aus polykristallinem Silicium wird mit einer Dicke von etwa 15 nm mit Hilfe chemischer Dampfabscheidung von Silan aufgebracht. Die Dicke der Schicht 146 aus polykristallinem Silicium wird so gewählt, daß die Öffnungen 144A und 144B ausgefüllt werden, wie Fig. 7H zeigt. Die Struktur von Fig. 7H wird dann einen Oxidationsprozeß in einer Dampfumgebung bei einer Temperatur von 900 ºC für eine Zeitperiode von 10 Minuten ausgesetzt. Dieser Oxidationsprozeß bewirkt eine vollständige Oxidation der Schicht 146 aus polykristallinem Silicium, so daß sich eine Siliciumdioxidschicht 148 mit einer Dicke von 40 nm ergibt, wie in Fig 71 dargestellt ist. Wegen ihrer relativen Lage bezüglich der oxidierenden Umgebung oxidiert der in den Öffnungen 144A und 144B befindliche Teil der Schicht 146 aus polyklistallinem Silicium Fig. 7H nicht, so daß vergrabene seitliche Kontakte 150A und 150B aus polykristallinem Silicium übrigbleiben. Die Siliciumdioxidschicht 148 wird mittels Naßätzen unter Verwendung verdünnter Fluorwasserstoffsäure entfernt und dann auf den freiliegenden Siliciumflächen durch thermische Oxidation in einer Sauerstoffumgebung bei etwa 850ºC für die Dauer von etwa 80 Minuten zur Bildung einer neuen Silicumdioxidschicht 148 erneut aufgewachsen, die als Gate-Oxid mit hoher Qualität dient. Während des Oxidationsprozesses diffundieren Dotierungsatome vom n-Typ in den Pfropfen 134A und 134B aus polykristallinem Silicium durch die vergrabenen seitliche Kontakte 150A und 150B und bilden n-leitende Zonen 151A und 151B. Eine Schicht 154 aus polykristallinem Silicium wird durch dann Anwendung der chemischen Dampfabscheidung von Silan mit einer Dicke von etwa 450 nm abgeschieden und zur Bildung von Gate-Zonen und von Wortleit ungen gemustert, wie sie in Fig. 6 dargestellt sind.
  • In Fig. 8 ist eine Draufsicht dargestellt, die die relativen Positionen des Grabens 129A, der Wortleitung 154 und der n&spplus;-Zone 154A und der als Bitleitung dienenden n&spplus;-Zone 124A zeigt.
  • Die Figuren 9A bis 9M zeigen schematische Seitenansichten zur Veranschaulichung der Verfahrensschritte beim Herstellen einer weiteren Ausführungsform der Erfindung. Die Anfangsschritte des Herstellungsverfahrens enthalten das Bilden einer p-leitenden epitaktischen Schicht 222 mit einer Dicke 4µm auf der Oberfläche eines p&spplus;-leitenden Substrats 220, das Bilden einer Siliciumschicht 226 durch thermische Oxidation oder durch chemische Dampfabscheidung in einer Dicke von etwa 60 nm sowie das Bilden einer Siliciumnitridschicht 228 durch chemische Dampfabscheidung mit einer Dicke von 150 nm. Die Siliciumnitridschicht 228 wird dann gemustert und geätzt, damit eine Maske zum Ätzen von Gräben 229A und 129B entsteht. Mittels eines anisotropen Ätzprozesses, wie er in der anhängigen US-Patentanmeldung mit dem Aktenzeichen 730 701 beschrieben ist, werden dann Gräben 229A und 229B mit einer Tiefe von etwa 8µm geätzt.
  • Eine optimale Grabenstruktur ist in Fig. 9B dargestellt. In dem mit "Durchgangs-Gate-Zone" bezeichneten Bereich werden Seitenwände mit einem Winkel von 85º bis 87º relativ zur Oberfläche der epitaktischen Schicht 222 erzeugt. Die chemische Zusammensetzung des Ätzmittels wird dann so geändert, daß die Seitenwände des Grabens in dem mit "Kondensatorzone" bezeichneten Bereich bei nahezu 90º liegen. Der flachere Winkel in der Durchgangs-Gate-Zone ermöglicht eine Einstellung der Schwellenspannung des Durchgangstransistors der Zelle durch Ionenimplantation in den Kanalzonen der Zelle, beispielsweise den Kanalzonen 152A und 152B (Fig. 6). Andererseits erlauben es die nahezu vertikalen Seitenwände der Kondensator-Zone dem Ätzmittel, tiefer in das Substrat zu gelangen, bevor der Graben zu einem Punkt zusammenläuft. Ein Verfahren zum Bilden eines Grabens, wie des Grabens 221, ist in der anhängigen US-Patentanmeldung mit dem Aktenzeichen 730,701 beschrieben.
  • Die Struktur von Fig. 9A wird dann einer thermischen Oxidation in Sauerstoff bei einer Temperatur von 850ºC für die Dauer von etwa 80 Minuten ausgesetzt. Dadurch entstehen Siliciumdioxidschichten 230A und 230B mit einer Dicke von etwa 15 nm wie in Fig. 9C dargestellt ist. Die Siliciumdioxidschichten 230A und 230B könnten aber auch durch einen Stapel aus Siliciumoxid und Siliciumnitrid oder andere dielektrische Materialien ersetzt werden.
  • Gemäß Figur 9D wird dann zur Bildung der Schicht 232 aus polykristallinem Silicium auf der Struktur von Fig. 9C stark dotiertes n-leitendes polykristallines Silicium unter Anwendung der chemischen Dampfabscheidung von Silan aufgebracht. Die Dicke der Schicht 232 aus polykristallinem Silicium ist so gewählt, daß die Gräben 229A und 229B (Figur 9A) vollständig ausgefüllt werden. Die Dicke muß wenigstens etwa der Hälfte der minimalen Breite des Grabens entsprechen. Bei einem Graben mit einer Breite von 1µm x 2µm ist beispielsweise eine Abscheidung von polykristallinem Silicium von wenigstens 500 nm zum Auffüllen des Grabens notwendig.
  • Auf der polykristallinen Schicht 232 wird dann ein isotroper Ätzprozeß durchgeführt, damit die Schicht 232 aus polykristallinem Silizium auf eine Höhe zurückgeätzt wird, die etwa auf einer Höhe mit der Mündung des Grabens liegt, wie in Fig. 9E dargestellt ist. Die Siliciumnitridschicht 228 wird dann unter Anwendung eines von vielen Ätzverfahren entfernt. Die resultierende Struktur enthält Pfropfen 234A und 234B aus polykristallinem Silicium. Unter Anwendung der chemischen Dampfabscheidung wird dann eine Siliciumnitridschicht 233 mit einer Dicke 235 nm aufgebracht, und unter Anwendung einer flüssigen Abscheidung wird eine Photoresistschicht 235 mit einer Dicke von 1 µm aufgebracht, woran sich ein Musterungs- und Ätzschritt zur Bildung der Struktur von Figur 9F anschließen. Die Siliciumnitridschicht 233 und die Photoresistschicht 235 dienen als Ätzmaske für ein anisotropes Ätzen der Pfropfen 234A und 234B aus polykristallinem Silicium unter Anwendung HCl/HBr-Plasmas. Die resultierende Struktur ist in Figur 9G dargestellt. Die Photoresistschicht 235 wird dann unter Anwendung üblicher Photoresist-Abtragverfahren entfernt. Mit einer Dicke von etwa 800 nm wird unter Verwendung der chemischen Dampfabscheidung eine Siliciumdioxidschicht 237 aufgebracht, wie in Fig. 9H dargestellt ist. Die Siliciumdioxidschicht 237 wird geätzt und unter Verwendung einer Resist-Rückätz- Planartsiernng bis zur Mündung des Grabens eingeebnet, so daß die in Figur 9I dargestellten Siliciumdioxidpfropfen 238A und 238B übrigbleiben.
  • Die Struktur von Figur 91 wird dann einem thermischen Oxidationsschritt in einer Dampfümgebung bei einem Druck von etwa 10 atm bei einer Temperatur von 1000ºC für eine Dauer von etwa 8 Minuten ausgesetzt, damit Siliciumdioxidzonen 239 mit einer Dicke von 400 nm entstehen, wie in Fig. 9J dargestellt ist. Die Siliziumnitridschicht 233 wird dann durch Naßätzen entfernt.
  • Die Struktur von Figur 9J wird anschließend einer Ionenimplantation mit Dotierungsionen von n-Typ, beispielsweise Arsen, bei einer Energie von etwa 180º keV und einer Dichte von etwa 1 x 10¹&sup6; Ionen/cm³ ausgesetzt. Durch diese Ionenimplantation entstehen n&spplus;-Zonen 224A und 224B, wie in Fig. 9K dargestellt ist. Die Pfropfen 234A und 234B aus polykristallinem Silicium werden durch diese Ionenimplantation dotiert, jedoch werden die dotierten Bereiche der Pfropfen 234A und 234B aus polykristallinem Silicium im nachfolgenden Schritt entfernt.
  • Die Pfropfen 234A und 234B aus polykristallinem Silicium werden dann unter Anwendung eines gegenüber Siliciumdioxid sehr selektiven Siliciumsätzmittels isotrop geätzt, beispielsweise mit Hilfe eines Schwefelhexafluorid-Plasmas. Die Siliciumdioxidschichten 230A und 230B werden dann in einem zeitgesteuerten Naßätzvorgang geätzt, damit die freigelegte Fläche der Siliciumdioxidschichten 230A und 230B entfernt und zur Bildung von Nuten 244A und 244B überätzt wird, wie in Figur 9L dargestellt ist. Zur Erzielung dieser Ätzung sind in der Technik mehrere geeignete Ätzflüssigkeiten bekannt, beispielsweise verdünnte Fluorwasserstoffsäure.
  • Die Schicht aus polyristallinem Silicium 246 wird dann unter Anwendung der chemischen Dampfabscheidung von Silan mit einer Dicke von etwa 20 nm aufgebracht, wie in Figur 9M dargestellt ist. Die Dicke der Schicht 246 aus polykristallinem Silicium ist so gewählt, daß die Öffnungen 244A und 244B gefüllt werden. Die polykristalline Schicht 246 wird dann Choline naßgeätzt. Dieser Ätzschritt entfernt die Schicht 246 aus polyristallinem Silicium, jedoch kann der in den Öffnungen 244A und 244B befindliche Anteil der Schicht 246 aus polykristallinem Silicium (Figur 9L) aufgrund seiner Position relativ zu dem Ätzmittel nicht entfernt werden, so daß vergrabene seitliche Kontakte 250A und 250B aus polyristallinem Silicium übrigbleiben. Anschließende Heizschritte haben zur Folge, daß Dotierungsatome vom n-Typ in den Pfropfen 234A und 234B aus polykristallinem Silicium durch die vergrabenen seitlichen Kontakte 250A und 250B diffundieren und n-leitende Zonen 251A und 251B bilden. Die resultierende Struktur ist in Figur 9N dargestellt.
  • An der Struktur von Figur 9N wird unter Anwendung einer Dampfumgebung bei etwa 850ºC für die Dauer von etwa 30 Minuten ein Oxidationsschritt durchgeführt, damit Siliciumdioxidschichten 248A und 248B mit einer Dicke von etwa 25 nm entstehen, die als Gate-Oxidschichten dienen. Der Abschnitt der Siliciumdioxidschichten 252A und 252B, die durch die Oxidieren der N+-Zonen 224A und 224B sowie der Pfropfen 234A und 234B aus polykristallinem Silicium gebildet wird, wird viel dicker als der durch Oxidation der epitaktischen Schicht 222 gebildete Abschnitt, was auf die höhere Oxidationsgeschwindigkeit von stark dotiertem Silicium zurückzuführen ist. Da die Siliciumdioxidschichten 229 nicht von den Siliciumdioxidschichten 252A und 252B unterschieden werden können, sind die Siliciumdioxidschichten 229 in Figur 9O ein Teil der Siliciumdioxidschichten 252A und 252B. Die Schicht 254 aus polykristallinem Silicium wird dann unter Anwendung der chemischen Dampfabscheidung von Silan mit einer Dicke von etwa 45 nm aufgebracht und zur Bildung von Gate-Bereichen und Wortleitungen gemustert, wie in Figur 9O dargestellt ist.
  • Zahlreiche Abwandlungen der bevorzugten Ausführungsformen sind möglich, die innerhalb des Rahmens der Erfindung liegen, da diese Abwandlungen einzeln oder in Kombination die Speicherung einer Signalladung durch den Kondensator und auch die Ein/Ausfunktion des Transistors nicht beeinträchtigen. Solche Modifikationen umfassen folgendes:
  • Der Grabenquerschnitt könnte jede zweckmäßige Form haben, beispielsweise rund, rechteckig, beliebig konvex, gezahnt, sogar mehrfach verbunden (d.h. aus mehreren Gräben bestehen) und er könnte sich sogar langs der Vertikalen kontinuierlich oder in Schritten oder beides ändern. Die Grabenseitenwände müssen auch nicht vertikal verlaufen, vielmehr könnte jede verarbeitbare Geometrie in mehr oder minder großem Ausmaß angewendet werden, beispielsweise ausgebaucht, verjüngend und mit schrägen Seitenwänden; jeder einfach verbundene Graben ist funktional dem Quader der bevorzugten Ausführung äquivalent. Schließlich können auch die Abmessungen des Grabens (Tiefe, Querschnittsfläche, Durchmesser usw.) verändert werden, jedoch sind sie in der Praxis ein Kompromiß aus der Prozeßzweckmäßigkeit, der erforderlichen Kapazität, der Substratfläche usw. Die erforderliche Kapazität hängt natürlich von der Auffrischzeit, dem Transistorleckstrom, der Versorgungsspannung, der Softfehlerimmunität, dem Kondensatorleckstrom ab.
  • Der Kondensatorisolator kann aus einem zweckmäßigen Material wie einem Oxid, Nitrid, Oxid-Nitrid, Oxid-Nitrid-Oxid und einer anderen Stapelkombination bestehen, wobei das Oxid thermisch, durch LPCVD, trocken oder unter Dampf usw. aufgewachschen werden könnte.
  • Die Dicke des Isolators ist ein Kompromiß zwischen der Prozeßzweckmäßigkeit, der Isolatorzuverlässigkeit, der Dielektrizitätskonstanten, der Durchbruchsspannung usw.; sie kann sich in einem weitem Bereich ändern. Wenn die Zelle und die Matrix in einem anderen Halbleitermaterial als Silicium (beispielsweise Galliumarsenid, Aluminiumgalliumarsenid, Quecksilbercadmiumtellurid, Germaniumindiumphosphid u. dgl.) hergestellt werden, besteht der Kondensatorisolator aus einem entsprechenden Material. Wenn der Kondensator durch einen in Sperrichtung vorgespannten Übergang gebildet wird, können die Dotierungsprofile geändert werden; die Auswahl ist ein Kompromiß aus der Prozeßzweckmäßigkeit, der Zellengröße, der Kondensatorleistungsfahigkeit usw. In gleicher Weise könnte anstelle von polykristallinem Silicium auch amorphes Silicium verwendet werden und zur Bildung der Vertiefungen könnte der Rückatzvorgang ein nasser oder trockener (Plasma) Ätzvorgang sein.
  • Der Transistor kann so gebildet werden, daß er mit einer Vielzahl von Schwellenspannungen arbeitet, indem die Schwellenspannung eingestellt wird (beispielsweise durch eine flache Diffusion am Kanal unmittelbar vor dem Aufwachsen oder Abscheiden des Gate-Oxids). Die Dotierungspegel und die Dotierungsspezies können so verändert werden, daß die Transistorkenngrößen verändert werden; es sei bemerkt, daß die Kanallänge des Transistors ungefähr durch die Grabentiefe bestimmt wird und daß n-Kanal- und p-Kanal-Bauelemente entgegengesetzt dotierte Zonen erfordern. Die Gate-Zone des Transistors kann aus polykristallinem Silicium, aus Metall, aus Silicid und dgl. bestehen. Alle diese Abwandlungen beeinflussen das Verhalten des Transistors, jedoch sind sie annehmbar, wenn der Transistor sich angemessen als Durchgangstransistor für die Zelle im Hinblick auf die anderen Eigenschaften der Zelle einschließlich der Lese- und Schreibzeiten, der Kapazität, der Auffrischzeit usw. verhält.
  • Die Erfindung ist in keiner Weise auf die beschriebenen Ausführungsbeispiele beschränkt, sondern sie lediglich durch die beigefügten Ansprüche beschränkt.
    • TECHNISCHE VORTEILE
  • Die beschriebenen Ausführungsformen der folgenden Erfindung enthalten Speicherzellen und Verfahren zum Herstellen dieser Speicherzellen. Die Speicherzellen enthalten einen Durchgangstransistor und eine Speicherkapazität in einem einzigen Graben. Der Durchgangstransistor besetzt einen kleinen Teil der Seitenwand des Grabens. Durch Begrenzen des Transistors auf diesem kleinem Abschnitt wird die kapazitive Kopplung zwischen der Bitleitung und dem Speicherkondensator und zwischen der Wortleitung und dem Speicherkondensator minimiert. Da der Transistor Leckpfade für den Ladungsveriust aus dem Speicherkondensator bildet, führt eine Minimierung der vom Transistor eingenommenen Fläche zu einer Minimierung der Leckverluste. Da das Neben sprechen zwischen Zellen in erster Linie vom Durchgangstransistor zu einem angrenzenden Durchgangstransistor erfolgt, und da die beschriebenen Speicherzellen einen großen Umfangsabschnitt aufweisen, an dem kein Durchgangstransistor vorhanden ist, können die beschriebenen Speicherzellen in einer Matrix dichter gepackt werden.

Claims (24)

1. Verfahren zum Bilden einer DRAM-Speicherzelle, die aus einem MOS-Transistor (51, 52, 54) und einem Kondensator (34, 30, 20) besteht, enthaltend:
Bilden eines Grabens (29) in einem Halbleitersubstrat (20);
Überziehen der Oberflächen des Grabens (29) mit einem dielektrischen Material (30);
Füllen des Grabens (29) mit einem leitenden Material (32, 34);
Rückätzen des leitenden Materials (32, 34) auf ein Niveau innerhalb des Grabens (29) in einem ersten Ätzschritt;
Füllen des Rests des Grabens (29) mit isolierendem Material (38);
Bilden einer dotierten Drain-Zone (24) in dem Substrat (20) an der Mündung des Grabens (29);
Vorsehen einer Ätzmaske (40), die einen Teil des Randes des Grabens (29) angrenzend an die Drain-Zone (24) freilegt:
Ätzen in das isolierende Material (38) hinab zu dem leitenden Material (32, 34) in einem zweiten Ätzschritt unter Verwendung der Maske (40) und unter Anwendung eines anisotropen Ätzprozesses, so daß die Grabenseitenwand freigelegt wird;
Bilden einer vergrabenen Source-Zone (51) in dem Substrat in der freigelegten Seitenwand des Grabens (29), die einen elektrischen Kontakt mit dem leitenden Material (32, 34) mittels eines vergrabenen lateralen Kontakts (50) hat;
Entfernen der Ätzmaske (40);
Bilden einer Gate-Isolierschicht (48) auf dem Teil der Seitenwand des Grabens (29), der durch das Ätzen in das Isoliermaterial (38) und auf dem leitenden Material (32, 34) freigelegt ist;
Füllen der so gebildeten Öffnung mit einem Gate-Leitermaterial (54) zur Bildung eines Gates, das die Leitung in einer Kanalzone des Substrats (20) zwischen der Source-Zone (51) und der Drain-Zone (24) steuert, wobei das leitende Material (32, 34) und das Substrat (20) jeweils Kondensatorbeläge bilden und das dielektrische Material (30) ein Kondensatordielektrikum bildet.
2. Verfahren nach Anspruch 2, bei welchem der Graben (29) die Form eines rechtwinkligen Quaders hat, dessen Hauptachse senkrecht zu einer Fläche des Substrats (20) verläuft.
3. Verfahren nach Anspruch 1, bei welchem der Graben (29) eine Tiefe in das Substrat (20) von 8 µm hat.
4. Verfahren nach Anspruch 1, bei welchem das leitende Material (32, 34) polykristallines Silizium ist.
5. Verfahren nach Anspruch 1, bei welchem das leitende Material (32, 34) Dotierungsatome enthält.
6. Verfahren nach Anspruch 5, bei welchem die Source-Zone (51) gebildet wird durch:
Fortsetzen des zweiten Ätzschritts zum Entfernen eines Abschnitts des dielektrischen Materials (30) zwischen der leitenden Schicht (32, 34) und dem Substrat (20);
Füllen des durch den entfernten Teil der dielektrischen Schicht freigelassenen Bereichs mit einem vergrabenen lateralen Kontakt (50) aus leitendem Material, durch das die Dotierungsionen unter Anwendung von Wärme diffundieren; und
Erwärmen der gesamten Struktur zum Diffundieren der Dotierungsionen durch den vergrabenen lateralen Kontakt (50) und somit Bilden der Source-Zone (51) in dem Substrat (20).
7. Verfahren zum Bilden einer DRAM-Speicherzelle, die aus einem MOS-Transistor (151, 152, 154) und einem Kondensator (130, 134, 120) besteht, enthaltend:
Bilden eines Grabens (129) in einem Halbleitersubstrat (120);
Überziehen der Oberflächen des Grabens mit einem dielektrischen Material (130);
Füllen des Grabens mit einem leitenden Material (132, 134);
Bilden einer Ätzmaske (140), die einen Teil des Randes des Grabens (129) und des leitenden Materials (132, 134) freilegt;
Verwenden der Ätzmaske (140) in einem ersten Ätzschritt zum Rückätzen des leitenden Materials (132, 134) auf ein Niveau innerhalb des Grabens (129);
Füllen des Rests des Grabens (129) mit einem isolierenden Material (138);
Entfernen der Ätzmaske (140);
Bilden einer dotierten Drain-Zone (124) an der Mündung des Grabens (129);
Bilden einer Öffnung in dem Graben angrenzend an die Drain-Zone (124) in einem zweiten Ätzschritt zum Rückätzen des leitenden Materials (132, 134) und des dielektrischen Materials (130), das von der Ätzmaske (140) bedeckt war, auf ein Niveau innerhalb des Grabens (129), so daß die Seitenwand des Grabens (129) freigelegt wird;
Bilden einer vergrabenen Source-Zone (151) in dem Substrat (120) in der freigelegten Seitenwand, die mit dem ieitenden Material (132, 134) mittels eines vergrabenen lateralen Kontakts (150) elektrisch in Kontakt steht;
Bilden einer Gate-Isolierschicht (128) auf einem Teil der Seitenwand des Grabens (129), der durch das Ätzen des bedeckten Teils des leitenden Materials (132, 134) freigelegt ist, sowie auf dem leitenden Material (132, 134);
Füllen der so gebildeten Öffnung mit einem Gate-Leitermaterial (154) zur Bildung eines Gates, das die Leitung in einer Kanalzone des Substrats (120) zwischen der Source-Zone (151) und der Drain-Zone (124) steuert, wobei das leitende Material (132, 134) und das Substrat (120) jeweils Kondensatorbeläge bilden und das dielektrische Material (130) ein Kondensatordielektrikum bildet
8. Verfahren nach Anspruch 7, bei welchem der Graben die Form eines rechtwinkligen Quaders hat, dessen Hauptachse senkrecht zu einer Fläche des Substrats (120) verläuft.
9. Verfahren nach Anspruch 7, bei welchem der Graben eine Tiefe in das Substrat (120) von 8 µm hat.
10. Verfahren nach Anspruch 7, bei weichem das leitende Material (132, 134) polykristallines Silizium ist.
11. Verfahren nach Anspruch 7, bei welchem das leitende Material (132, 134) Dotierungsatome enthält.
12. Verfahren nach Anspruch 11, bei welchem die Source-Zone (151) gebildet wird durch:
Fortsetzen des zweiten Ätzschritts zum Entfernen eines Teils des dielektrischen Materials (130) zwischen der leitenden Schicht (132, 134) und dem Substrat (120);
Füllen des durch den entfernten Teil der dielektrischen Schicht (130) freigelassenen Bereichs mit einem vergrabenen lateralen Kontakt (150) aus leitendem Material (132, 134), durch den die Dotierungsionen unter der Anwendung von Wärme diffundieren; und
Erwärmen der gesamten Struktur zum Diffundieren der Dotierungsionen durch den vergrabenen lateralen Kontakt (150) und somit zur Bildung der Source- Zone (151) in dem Substrat (120).
13. DRAM-Speicherzelle, bestehend aus einem MOS-Transistor (51, 52, 54) und einem Kondensator (30, 34, 20), mit einem Graben (29), der in einem Halbleitersubstrat (20) gebildet ist;
einer isolierenden Schicht (30), die auf den Wänden des Grabens (29) gebildet ist;
einer leitenden Schicht (32, 34), die einen Teil des Grabens füllt;
einer leitenden Verbindung (50), die durch die isolierende Schicht (30) zu dem Substrat (20) gebildet ist und einen leitenden Weg zu einer Source-Zone (51) bildet, die in dem Substrat (20) auf einer Seite des Grabens (29) gebildet ist;
einer an der Mündung des Grabens (29) auf der einen Seite des Grabens (29) gebildeten Drain-Zone (24), die einen Kanalbereich zwischen der Source-Zone (51) und der Drain-Zone (24) definiert;
einem isolierenden Stöpsel (34), der den restlichen Teil des Grabens (29) mit Ausnahme eines Teils des Grabens (29) ausfüllt, der an die Drain-Zone (24) und an die Source-Zone (51) angrenzt; und
einer leitenden Gate-Elektrode (54), die in dem restlichen Teil des Grabens (29) gebildet ist, wobei die isolierende Schicht (30) ein Kondensatordielektrikum bildet, wo sie mit der leitenden Schicht (32, 34) in Kontakt steht, und eine Gate-Isolierschicht bildet, wo sie mit der leitenden Gate-Elektrode (54) in Kontakt steht, und wobei das leitende Material (32, 34) und das Substrat (20) als die zwei Beläge des Kondensators dienen.
14. Speicherzelle nach Anspruch 13, bei welcher der Graben die Form eines rechtwinkligen Quaders hat, dessen Hauptachse senkrecht zu einer Fläche des Substrats (20) verläuft.
15. Speicherzelle nach Anspruch 13, bei welcher der Graben (29) eine Tiefe in das Substrat (20) von 8 µm hat.
16. Speicherzelle nach Anspruch 13, bei welcher das Substrat (20) aus kristallinem Silizium besteht.
17. Speicherzelle nach Anspruch 13, bei welcher der Teil der isolierenden Schicht (30) zwischen dem Gate (54) und dem Substrat (20) dicker als 40 nm ist.
18. Speicherzelle nach Anspruch 17, bei welcher der Teil der isolierenden Schicht (30) zwischen dem Gate (54) und dem Substrat (20) eine Dicke von 25 nm hat und die anderen Teile der Isolierschicht (30) eine Dicke von 15 nm haben.
19. DRAM-Speichermatrix mit mehreren Speicherzellen, die jeweils aus einem MOS-Transistor (151, 152, 154) und einem Kondensator (134, 130, 120) bestehen, jede Zelle enthaltend einen Graben (129), der in einem Halbleitersubstrat (120) gebildet ist;
eine isolierende Schicht (130), die auf den Wänden des Grabens (129) gebildet ist;
eine leitende Schicht (132, 134), die einen Teil des Grabens (129) ausfüllt;
eine leitende Verbindung (150), die durch die isolierende Schicht (130) zu dem Substrat (120) gebildet ist und einen leitenden Weg zu einer Source-Zone (151) bildet, die in dem Substrat (120) auf einer Seite des Grabens (129) gebildet ist;
eine Drain-Zone (124), die an der Mündung des Grabens (129) auf der einen Seite des Grabens (129) gebildet ist und eine Kanalzone zwischen der Source- Zone (151) und der Drain-Zone (124) definiert;
einen isolierenden Stöpsel (134), der den verbleibenden Teil des Grabens (129) mit Ausnahme eines Teils des Grabens (129) ausfüllt, der an die Drain-Zone (124) und an die Source-Zone (151) angrenzt; und
ein leitendes Gate (154), das in den verbleibenden Teil des Grabens (129) gebildet ist, wobei die isolierende Schicht (130) ein Kondensatordielektrikum bildet, wo sie mit der leitenden Schicht (132, 134) in Kontakt steht, und eine Gate-Isolierschicht bildet, wo sie mit der leitenden Gate-Elektiode (154) in Kontakt steht, und wobei das leitende Material (132, 134) und das Substrat (120) als die zwei Beläge des Kondensators dienen.
20. Speicherzelle nach Anspruch 19, bei welcher der Graben die Form eines rechtswinkligen Quaders hat, dessen Hauptachse senkrecht zu einer Fläche des Substrats (120) verläuft.
21. Speicherzelle nach Anspruch 19, bei welcher der Graben (129) eine Tiefe in das Substrat (120) von 8 µm hat.
22. Speichermatrix nach Anspruch 19, bei welcher das Substrat (120) aus kristallinem Silizium besteht.
23. Speichermatrix nach Anspruch 19, bei welcher der Teil der isolierenden Schicht (130) zwischen dem Gate (154) und dem Substrat (120) dicker als 40 nm ist.
24. Speichermatrix nach Anspruch 19, bei welcher der Teil der isolierenden Schicht (130) zwischen dem Gate (154) und dem Substrat (120) eine Dicke von 25 nm hat und die anderen Teile der isolierenden Schicht (130) eine Dicke von 15 nm haben.
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