DE10206918A1

DE10206918A1 - Capacitor element has capacitor electrodes arranged next to each other in dielectric layer and relative to surface of substrate so capacitance of capacitor element is formed between the electrodes

Info

Publication number: DE10206918A1
Application number: DE2002106918
Authority: DE
Inventors: Jens Bachmann; Klaus Goller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2003-08-28

Abstract

The capacitor element has a carrier substrate (300) with a dielectric layer (310) arranged on the surface (300a) of the carrier substrate or arranged in the carrier substrate and capacitor electrodes (314,316) arranged next to each other in the dielectric layer and relative to the surface of the substrate so that the capacitance of the capacitor element is formed between the electrodes. AN Independent claim is also included for a method of generating a condenser element.

Description

Die vorliegende Erfindung bezieht sich auf elektrische Bauelemente und spezifischer auf ein Kondensatorelement. Ferner bezieht sich die vorliegende Erfindung auf ein Verfahren zum Erzeugen eines Kondensatorelements. The present invention relates to electrical Components and more specifically on a capacitor element. Further The present invention relates to a method for Create a capacitor element.

Integrierte Schaltungen werden heutzutage in vielen Vorrichtungen verwendet und müssen hinsichtlich den gestiegenen Anforderungen auch zunehmend höhere Kriterien erfüllen. Beispielsweise sollte eine integrierte Schaltungen eine hohe Dichte von Bauelementen pro Chipfläche aufweisen, wobei die Bauelemente darüber hinaus eine hohe Qualität und lange Lebensdauer aufweisen sollten. Für einen Kondensator, der auf einem Chip integriert ist, ist es daher wünschenswert, eine hohe Kapazität mit einem geringen Verbrauch an Chipfläche zu erhalten. Integrated circuits are used in many today Devices used and need to be increased Requirements also meet increasingly higher criteria. For example, integrated circuits should be high Have density of components per chip area, the Components also high quality and long Should have lifespan. For a capacitor that is on integrated into a chip, it is therefore desirable to have one high capacity with low consumption of chip area too receive.

Bei bekannten Prozessführungen zum Herstellen von integrierten Schaltungen werden Kapazitäten in einem FEOL-Abschnitt (FEOL = Front end of line) oder einem BEOL-Abschnitt (BEOL = Back end of line) in Form von horizontal, d. h. parallel zu einer Waferebene, angeordneten Elektroden erzeugt, die durch eine Isolationsschicht getrennt sind. In known process control for the production of integrated circuits become capacitances in a FEOL section (FEOL = Front end of line) or a BEOL section (BEOL = Back end of line) in the form of horizontal, d. H. parallel to a wafer level, arranged electrodes generated by an insulation layer are separated.

Fig. 1a zeigt eine schematische Darstellung eines Querschnitts durch einen solchen bekannten Kondensator im BEOL- Abschnitt. Gemäß Fig. 1a ist auf einer Oberfläche 100a eines Trägersubstrats 100, das ein Substrat mit darauf aufgebrachten Schichten sein kann, eine erste Kondensatorelektrode bzw Kondensatorplatte 110 gebildet. Über der ersten Kondensatorelektrode 110 ist eine dielektrische Schicht 112 gebildet, auf der eine zweite Kondensatorelektrode 114 angeordnet ist. Fig. 1a shows a schematic representation of a cross section through such a known capacitor in the BEOL portion. 1 a, a first capacitor electrode or capacitor plate 110 is formed on a surface 100 a of a carrier substrate 100 , which can be a substrate with layers applied thereon. A dielectric layer 112 is formed over the first capacitor electrode 110 , on which a second capacitor electrode 114 is arranged.

Fig. 1b zeigt eine Draufsicht des in Fig. 1a gezeigten Kondensators. Gemäß Fig. 1b weist jede der Kondensatorelektroden 110 und 114 einen elektrischen Anschlussbereich 116 bzw. 118 auf, um einen elektrischen Anschluss an die Kondensatorelektroden 110 und 114 zu liefern. Fig. 1b shows a top view of the capacitor shown in Fig. 1a. According to Fig. 1b, each of the capacitor electrodes 110 and 114 an electrical connection area 116 and 118, to provide an electrical connection to the capacitor electrodes 110 and 114.

Bei einem solchen bekannten horizontalen Kondensator wird eine flächennormierte Kapazität f, d. h. eine Kapazität pro Flächeneinheit, durch den Abstand d zwischen erster und zweiter Kondensatorelektrode 110 und 114, der effektiven Fläche der ersten und zweiten Kondensatorelektrode 110 und 114, d. h. der Überlappungs-Fläche derselben, und der Dielektrizitätskonstante k der dielektrischen Schicht 112 festgelegt. Um bei diesem bekannten Kondensator das technologische Ziel einer hohen Flächenkapazität zu realisieren, wird typischerweise die Dicke d der dielektrischen Schicht minimiert. Dabei gilt für die Kapazität f pro Flächeneinheit eine proportionale Abhängigkeit von dem Kehrwert des Abstands d der beiden Kondensatorelektroden 110 und 114. Bezüglich einer geeigneten Wahl des Materials für das Dielektrikum sollte neben einer hohen Spannungsfestigkeit die materialabhängige Dielektrizitätskonstante k hinsichtlich einer garantierten Produktlebensdauer (bei definierten Betriebsbedingungen, z. B. Temperatur und Spannung) optimiert werden. Aus diesen Vorgaben ergibt sich eine maximal zulässige Fläche A_max, die bei bekannten Technologie- und Entwurfsregeln spezifiziert wird (beispielsweise über eine zulässige Ausfallrate). Ferner leitet sich beim Entwerfen von Kondensatoren aus Kundenforderungen eine produktabhängige maximale Gesamtkapazität F ab, die sich bei einem Schaltungs-Layout, unter Berücksichtigung einer gegebenen fertigungstechnisch beherrschten und qualifizierten Flächenkapazität f, in einer Flächenanforderung A₀ niederschlägt, wobei gilt: A₀ = F/f. Die im Schaltungsentwurf festgelegte Flächenforderung A₀ ist dabei kleiner als die maximal zulässige Fläche A_max. In such a known horizontal capacitor, an area-normalized capacitance f, ie a capacitance per unit area, is determined by the distance d between the first and second capacitor electrodes 110 and 114 , the effective area of the first and second capacitor electrodes 110 and 114 , ie the overlap area thereof. and the dielectric constant k of the dielectric layer 112 . In order to achieve the technological goal of a high surface capacitance in this known capacitor, the thickness d of the dielectric layer is typically minimized. The capacitance f per unit area is proportional to the reciprocal of the distance d between the two capacitor electrodes 110 and 114 . With regard to a suitable choice of material for the dielectric, in addition to a high dielectric strength, the material-dependent dielectric constant k should be optimized with regard to a guaranteed product life (under defined operating conditions, e.g. temperature and voltage). These specifications result in a maximum permissible area A _max , which is specified in known technology and design rules (for example via a permissible failure rate). Furthermore, when designing capacitors from customer requirements, a product-dependent maximum total capacitance F is derived, which is reflected in a circuit layout, taking into account a given area capacity f that is technically controlled and qualified, in an area requirement A ₀ , where: A ₀ = F / f. The area requirement A ₀ defined in the circuit design is smaller than the maximum permissible area A _max .

Anhand von Fig. 2, die eine Querschnittsdarstellung eines bekannten MIMCAP-Kondensators (MIMCAP = Metal-Isolator-Metal- CAPacity) zeigt, wird nun ein Flächenbedarf eines bekannten Kondensators mit horizontal angeordneten Elektroden näher erklärt. Gemäß Fig. 2 ist auf einem Trägersubstrat 200 auf einer Oberfläche 200a desselben eine erste Kondensatorelektrode 210 gebildet, wobei die Kondensatorelektrode mehrere Schichten 212, 214 und 216 aufweisen kann (beispielsweise einen Topliner 214 (z. B. Ti, TiN), einen Bottomliner 212 (z. B. Ti, TiN) und einer Metallfüllung 214 (z. B. Al, Cu)). Die Kondensatorelektrode muß nicht notwendigerweise aus einem (lateralen) Schichtsystem bestehen. Auch eine linerfreie Ausbildung ist denkbar. Auf die ersten Kondensatorelektrode 210 ist ferner eine Dielektrikumschicht 218 aufgebracht, wobei sich die Dielektrikumschicht in horizontaler Richtung (x-Achse) über die gesamte erste Kondensatorelektrode erstreckt. Auf der Dielektrikumschicht 218 ist ferner eine zweite Kondensatorelektrode 220 angeordnet, die ebenfalls mehrere Schichten 222, 224 und 226 umfassen kann. Die Schichten 222, 224 und 226 der zweiten Kondensatorelektrode 220 weisen wie auch die Schichten 212, 214 und 216 der ersten Kondensatorelektrode 210 typischerweise ein Metallmaterial auf, eingebettet in ein Linersystem bestehend aus Bottom- und Topliner. Referring to Fig. 2, which shows a cross-sectional view of a known MIMCAP capacitor (MIMCAP = Metal-Insulator-Metal Capacity), an area requirement will now be explained of a known capacitor with a horizontally disposed electrode closer. Referring to FIG. 2 is on a carrier substrate 200 on a surface 200 a thereof a first capacitor electrode 210 formed, comprise 214 and 216, the capacitor electrode multiple layers 212 (for example, a top liner 214 (eg., Ti, TiN), a bottom liner 212 (e.g. Ti, TiN) and a metal filling 214 (e.g. Al, Cu)). The capacitor electrode does not necessarily have to consist of a (lateral) layer system. Liner-free training is also conceivable. A dielectric layer 218 is also applied to the first capacitor electrode 210 , the dielectric layer extending in the horizontal direction (x-axis) over the entire first capacitor electrode. A second capacitor electrode 220 is also arranged on the dielectric layer 218 and can likewise comprise a plurality of layers 222 , 224 and 226 . Layers 222 , 224 and 226 of second capacitor electrode 220 , like layers 212 , 214 and 216 of first capacitor electrode 210, typically have a metal material, embedded in a liner system consisting of bottom and top liners.

Die zweite Kondensatorelektrode 220 ist über Durchkontaktierungen (Vias), die in einer isolierenden Schicht 229 gebildet sind, mit einer Anschlusselektrode 230 elektrisch leitfähig verbunden. Die Anschlusselektrode 230 kann wiederum eine Mehrzahl von Metallschichten 232, 234 und 236 aufweisen. The second capacitor electrode 220 is electrically conductively connected to a connection electrode 230 via vias, which are formed in an insulating layer 229 . The connection electrode 230 can in turn have a plurality of metal layers 232 , 234 and 236 .

Wie es in Fig. 2 gezeigt ist, weist die zweite Kondensatorelektrode 220 eine Fläche A₀ auf, die einer überlappenden Fläche zwischen der ersten Kondensatorelektrode 210 und der zweiten Kondensatorelektrode 220 entspricht. Die Fläche der Dielektrikumschicht 226 und der ersten Kondensatorelektrode 210 muss größer als die Fläche A₀ gewählt werden, um Überlapp-Regeln, die sich entsprechend dem Herstellungsverfahren, den Abmessungen und den verwendeten Materialien ergeben, zu erfüllen. Folglich ergibt sich ein Flächenbedarf A₀ ^D > A₀. Anders ausgedrückt, geht die Fläche A₀ zuzüglich der nötigen Überlappregeln (A₀ ^D) direkt in die Chipfläche ein, die für das Bauelement benötigt wird. Eine Steigerung der Kapazität f pro Flächeneinheit durch ein Verringern des Abstands d der Elektroden kann lediglich bis zu einem maximal vorgegebenen Wert erreicht werden, da die Dielektrikumschicht 218 eine minimale Dicke aufweisen muss, um nachteilige elektrische Effekte, wie beispielsweise einen elektrischen Durchschlag zu verhindern oder betriebsspannungsbedingte Leckströme zu reduzieren, und um eine mechanische Stabilität zu erreichen. As shown in FIG. 2, the second capacitor electrode 220 has an area A ₀ that corresponds to an overlapping area between the first capacitor electrode 210 and the second capacitor electrode 220 . The area of the dielectric layer 226 and the first capacitor electrode 210 must be selected to be larger than the area A ₀ in order to meet overlap rules which result from the manufacturing process, the dimensions and the materials used. This results in an area requirement A ₀ ^D > A ₀ . In other words, the area A ₀ plus the necessary overlap rules (A ₀ ^D ) go directly into the chip area that is required for the component. An increase in the capacitance f per unit area by reducing the distance d between the electrodes can only be achieved up to a maximum predetermined value, since the dielectric layer 218 must have a minimum thickness in order to prevent disadvantageous electrical effects, such as, for example, electrical breakdown or operating voltage-related To reduce leakage currents and to achieve mechanical stability.

Folglich ist der bekannte Kondensator mit parallel zu einer Substratoberfläche angeordneten Kondensatorelektroden nachteilig dahingehend, dass er nicht die Realisierung hoher Kapazitäten bei einem geringen Chipflächenbedarf ermöglicht. Consequently, the known capacitor is in parallel with one Capacitor electrodes arranged on the substrate surface disadvantageous in that he is not realizing high Capacities possible with a small chip area requirement.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Kondensatorelement, das die Realisierung hoher Kapazitäten bei einem geringen Chipflächenbedarf ermöglicht, und ein Verfahren zur Herstellung eines solchen Kondensatorelements zu schaffen. The object of the present invention is a Capacitor element, the realization of high capacitance allows for a small chip area requirement, and a Process for producing such a capacitor element create.

Diese Aufgabe wird durch ein Kondensatorelement gemäß Anspruch 1 gelöst und ein Verfahren nach Anspruch 15 gelöst. This task is accomplished by a capacitor element Solved claim 1 and solved a method according to claim 15.

Die vorliegende Erfindung schafft ein Kondensatorelement mit folgenden Merkmalen:
einem Trägersubstrat mit einer Oberfläche;
einer auf der Oberfläche des Trägersubstrats angeordneten Dielektrikumschicht oder einer in das Trägersubstrat eingelassenen Dielektrikumschicht; und
Kondensatorelektroden, die in der Dielektrikumschicht bezüglich der Oberfläche des Trägersubstrats seitlich nebeneinander angeordnet sind, so dass die Kapazität des Kondensatorelements zwischen den nebeneinander angeordneten Kondensatorelektroden gebildet ist. The present invention provides a capacitor element with the following features:
a carrier substrate with a surface;
a dielectric layer arranged on the surface of the carrier substrate or a dielectric layer embedded in the carrier substrate; and
Capacitor electrodes which are arranged laterally next to one another in the dielectric layer with respect to the surface of the carrier substrate, so that the capacitance of the capacitor element is formed between the capacitor electrodes arranged next to one another.

Ferner schafft die vorliegende Erfindung ein Verfahren zum Erzeugen eines Kondensatorelements mit folgenden Schritten:
Bereitstellen eines Trägersubstrats mit einer Oberfläche;
Aufbringen einer Dielektrikumschicht auf die Oberfläche des Trägersubstrats oder Erzeugen einer in das Trägersubstrat eingelassenen Dielektrikumschicht;
Erzeugen von bezüglich der Oberfläche des Trägersubstrats seitlich nebeneinander angeordneten Ausnehmungen in der Dielektrikumschicht; und
Einbringen eines leitfähigen Materials in die Ausnehmungen zum Erzeugen von seitlich nebeneinander angeordneten Kondensatorelektroden, zwischen denen die Kapazität des Kondensatorelements gebildet ist. The present invention also provides a method for producing a capacitor element, comprising the following steps:
Providing a carrier substrate with a surface;
Applying a dielectric layer to the surface of the carrier substrate or producing a dielectric layer embedded in the carrier substrate;
Producing recesses arranged laterally next to one another with respect to the surface of the carrier substrate in the dielectric layer; and
Introducing a conductive material into the recesses to produce laterally arranged capacitor electrodes, between which the capacitance of the capacitor element is formed.

Die vorliegende Erfindung beruht auf der Erkenntnis, dass ein Kondensatorelement mit hoher Kapazität pro Chipfläche realisiert werden kann, wenn von der Verwendung bezüglich einer Substratoberfläche horizontal übereinander angeordneter Kondensatorelektroden eines Kondensatorelements Abstand genommen wird. Entgegen dem Stand der Technik verwendet die vorliegende Erfindung bezüglich einer Oberfläche eines Trägersubstrats seitlich, also lateral, nebeneinander angeordnete Kondensatorelektroden. Anders ausgedrückt sind die erfindungsgemäßen Kondensatorelektroden hinsichtlich der Ausrichtung einer Ebene, die durch die Substratoberfläche definiert ist, seitlich nebeneinander angeordnet. Noch anders ausgedrückt können die erfindungsgemäßen Kondensatorelektroden als auf der Trägersubstratoberfläche stehend angeordnet betrachtet werden. Unter einer erfindungsgemäßen Anordnung der Kondensatorelektroden sind dabei sämtliche Anordnungen zu verstehen, bei denen die Hauptoberflächen der Kondensatorelektroden nicht im wesentlichen parallel zur Trägersubstratoberfläche ausgerichtet sind. Neben einer bevorzugten, im wesentlichen vertikal stehenden Anordnung der Kondensatorelektroden fallen darunter auch solche, bei denen die Kondensatorelektroden in einem anderen Winkel als 90°, d. h. schräg stehend, zu der Trägersubstratoberfläche seitlich nebeneinander angeordnet sind. Auch solche Anordnungen liefern bei gegebener Elektrodenfläche eine Chipflächeneinsparung. The present invention is based on the finding that a Capacitor element with high capacitance per chip area can be realized if of use with respect to a Substrate surface arranged horizontally one above the other Capacitor electrodes of a capacitor element spaced apart becomes. Contrary to the prior art, the The present invention relates to a surface of a support substrate laterally, i.e. laterally, arranged side by side Capacitor electrodes. In other words, those according to the invention Capacitor electrodes in terms of alignment Lateral plane defined by the substrate surface arranged side by side. In other words, they can capacitor electrodes according to the invention as on the Carrier substrate surface can be viewed standing arranged. Under an arrangement according to the invention Capacitor electrodes are understood to mean all arrangements in which the main surfaces of the capacitor electrodes are not in the aligned substantially parallel to the surface of the carrier substrate are. In addition to a preferred, essentially vertical standing arrangement of the capacitor electrodes are included even those in which the capacitor electrodes are in one angle other than 90 °, d. H. standing at an angle Carrier substrate surface are arranged side by side. Such arrangements also provide for a given Electrode area a chip area saving.

Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung erstrecken sich die kapazitätsbildenden Hauptoberflächen der Kondensatorelektroden im wesentlichen vertikal zu der Substratoberfläche, d. h. in die Tiefe der Dielektrikumschicht. Dadurch wird die Tiefe bzw. Dicke der Dielektrikumschicht ausgenutzt, so dass eine große Kapazität pro Chipflächeneinheit geliefert werden kann. In preferred embodiments of the present Invention extend the main capacitance-forming surfaces the capacitor electrodes substantially vertical to the Substrate surface, d. H. in the depth of Dielectric layer. This will make the depth or thickness of the Dielectric layer exploited, so that a large capacity per Chip area unit can be supplied.

Bei der erfindungsgemäßen Anordnung der Elektroden getrennt durch ein Dielektrikum kann somit eine effektivere Nutzung der Chipfläche erreicht werden, wobei die erläuterte Anforderung nach einer Fläche A₀ ^D, wie sie bei Kondensatoren mit parellel zur Trägersubstratoberfläche angeordneten Elektroden existiert, erfindungsgemäß nicht die erforderliche Chipfläche angibt. Die erfindungsgemäße Anordnung der Kondensatorelektroden kann vorteilhaft unter Verwendung bekannter Ätztechniken ohne weiteres mit Strukturen gebildet werden, die eine Verschachtelung der Kondensatorelektroden ermöglichen. Somit ist es möglich, eine hohe Kapazität pro Chipflächeneinheit zu erreichen. With the arrangement of the electrodes according to the invention separated by a dielectric, a more effective use of the chip area can thus be achieved, the explained requirement for a area A ₀ ^D , as it exists in capacitors with electrodes arranged parallel to the carrier substrate surface, not indicating the required chip area according to the invention. The arrangement of the capacitor electrodes according to the invention can advantageously be easily formed using structures that enable the capacitor electrodes to be nested using known etching techniques. It is thus possible to achieve a high capacity per chip area unit.

Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfassen die Kondensatorelektroden Teilbereiche, die in unterschiedlichen Richtungen auf dem Trägersubstrat angeordnet sind. Die Kondensatorelektroden können dabei vorzugsweise verschachtelt angeordnet werden, d. h. so angeordnet werden, dass teilweise beiden Hauptoberflächen einer Kondensatorelektrode auf beiden Seiten der Kondensatorelektrode angeordnete Gegenelektroden gegenüberliegen. Dies kann beispielsweise erreicht werden, wenn die Kondensatorelektroden von oben gesehen spiralförmig auf der Trägersubstratoberfläche angeordnet sind. Das spiralförmige Muster der Kondensatorelektroden ist bei einem bevorzugten Ausführungsbeispiel durch aufeinanderfolgene Abschnitte der Kondensatorelektroden gebildet, die jeweils rechtwinklig zueinander angeordnet und miteinander verbunden sind. In a preferred embodiment of the present Invention, the capacitor electrodes comprise partial areas, the in different directions on the carrier substrate are arranged. The capacitor electrodes can preferably nested, d. H. so arranged that some of the two main surfaces of one Capacitor electrode on both sides of the capacitor electrode arranged counter electrodes are opposite. This can can be achieved, for example, when the capacitor electrodes seen from above spirally on the Carrier substrate surface are arranged. The spiral pattern of the Capacitor electrodes is in a preferred embodiment by successive sections of the capacitor electrodes formed, each arranged at right angles to each other and are interconnected.

Bei einem Ausführungsbeispiel sind in der auf der Oberfläche des Trägersubstrats angeordneten Dielektrikumschicht zusätzlich zu dem Kondensatorelement Durchkontaktierungen und/oder Leiterstrukturen angeordnet, die gleichzeitig mit den Kondensatorelektroden gebildet sein können. Dazu werden vorzugsweise unter Verwendung der selben Prozessschritte Ausnehmungen für die Durchkontaktierungen und/oder Leiterstrukturen und die Kondensatorelektroden in der Dielektrikumschicht erzeugt und mit einem leitfähigen Material gefüllt. Vorzugsweise ist die Dielektrikumschicht eine ILD-Schicht (Inter-Layer- Dielektrikum-Schicht), die zwischen zwei Metallisierungs- Ebenen eines Chips bzw. einer Platine gebildet ist. Somit kann der erfindungsgemäße Kondensator gleichzeitig mit der Herstellung von Durchkontaktierungen zur elektrisch leitfähigen Verbindung von leitfähigen Bereichen der Metallisierungsebenen hergestellt werden, ohne zusätzliche Arbeitsschritte zu erfordern. In one embodiment, the are on the surface of the carrier substrate arranged dielectric layer vias and / or in addition to the capacitor element Conductor structures arranged simultaneously with the Capacitor electrodes can be formed. To do this recesses preferably using the same process steps for the plated-through holes and / or conductor structures and generated the capacitor electrodes in the dielectric layer and filled with a conductive material. Preferably the dielectric layer is an ILD layer (inter-layer Dielectric layer), which is between two metallization Levels of a chip or a circuit board is formed. Consequently can the capacitor of the invention simultaneously with the Manufacture of vias for electrical conductive connection of conductive areas of the Metallization levels can be produced without additional work steps to require.

Erfindungsgemäß kann sich das Dielektrikummaterial der Dielektrikumschicht in einem Kondensatorbereich, in dem der Kondensator gebildet ist, von einem Dielektrikummaterial in den übrigen Bereichen der Dielektrikumschicht unterscheiden. Dadurch kann das Dielektrikummaterial in dem Kondensatorbereich entsprechend den Anforderungen als Kondensatordielektrikum ausgewählt werden. According to the invention, the dielectric material can Dielectric layer in a capacitor area in which the Is formed by a dielectric material in the capacitor differentiate other areas of the dielectric layer. This allows the dielectric material in the capacitor area according to the requirements as a capacitor dielectric to be selected.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung umfasst zusätzlich weitere Kondensatorelektroden, die in einer auf der einen Dielektrikumschicht angeordneten zweiten Dielektrikumschicht seitlich nebeneinander angeordnet sind. Bei einem besonders bevorzugten Ausführungsbeispiel sind beide Dielektrikumschichten ILD-Schichten, die verschiedene Metallisierungsebenen einer Verdrahtungsstruktur mit mehreren Ebenen voneinander trennen. Another embodiment of the present invention also includes additional capacitor electrodes, which in a second arranged on the one dielectric layer Dielectric layer are arranged side by side. In a particularly preferred embodiment both dielectric layers ILD layers, the different Metallization levels of a wiring structure with several Separate layers.

Die in beiden Dielektrikumschichten gebildeten Kondensatorelektroden können derart verbunden sein, dass eine Parallelschaltung der jeweils dadurch erzeugten Kapazitäten implementiert ist (d. h. die effektive Fläche der Elektroden und deren Überlapp wird vergrößert). Dazu sind in einer der beiden Dielektrikumschichten Verbindungsmittel vorgesehen, die die jeweiligen Kondensatorelektroden entsprechend verbinden. Alternativ können die Kondensatorelektroden in den zwei oder mehr Dielektrikumschichten direkt über einander angeordnet und elektrisch verbunden sein, so dass durch dieselben gemeinsam sich durch beide Dielektrikumschichten erstreckende (effektive vergrößerte) Kondensatorelektroden definiert sind. Those formed in both dielectric layers Capacitor electrodes can be connected such that a Parallel connection of the capacities generated in each case is implemented (i.e. the effective area of the electrodes and their Overlap is increased). To do this are in one of the two Dielectric layers are provided which connect the Connect the respective capacitor electrodes accordingly. Alternatively, the capacitor electrodes in the two or more Dielectric layers arranged directly one above the other and be electrically connected so that they share the same extending through both dielectric layers (effective enlarged) capacitor electrodes are defined.

Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Ansprüchen dargelegt. Further developments of the present invention are in the dependent claims.

Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen: Below are with reference to the accompanying Drawings preferred embodiments of the present Invention explained in more detail. Show it:

Fig. 1a eine schematische Querschnittdarstellung eines bekannten Kondensators mit horizontal angeordneten Kondensatorelektroden; Figure 1a is a schematic cross-sectional representation of a known capacitor with capacitor electrodes horizontally arranged.

Fig. 1b eine schematische Darstellung einer Draufsicht des bekannten Kondensators von Fig. 1a; Fig. 1b is a schematic representation of a top view of the known capacitor of Fig. 1a;

Fig. 2 eine detailliertere schematische Querschnittdarstellung eines bekannten Kondensators; Fig. 2 is a more detailed schematic cross-sectional view of a prior art capacitor;

Fig. 3 eine schematische Querschnittansicht eines Ausführungsbeispiels eines erfindungsgemäßen Kondensators; Fig. 3 is a schematic cross-sectional view of an embodiment of a capacitor according to the invention;

Fig. 4 eine schematische Draufsicht auf ein Ausführungsbeispiel einer erfindungsgemäßen Kondensatorstruktur; Fig. 4 is a schematic plan view of an embodiment of a capacitor structure according to the invention;

Fig. 5a eine schematische Querschnittansicht eines Ausführungsbeispiels der vorliegenden Erfindung, wobei zusätzlich zu dem erfindungsgemäßen Kondensatorelement Leiterstrukturen in einer Dielektrikumschicht angeordnet sind; . 5a is a schematic cross-sectional view of an embodiment of the present invention are in addition arranged to the inventive capacitor element conductor structures in a dielectric layer Fig;

Fig. 5b eine Draufsicht der Kondensatorelektroden des Kondensatorelements von Fig. 5a; Fig. 5b is a top view of the capacitor electrodes of the capacitor element of Fig. 5a;

Fig. 6a eine schematische Querschnittansicht eines Ausführungsbeispiels eines Kondensators gemäß der vorliegenden Erfindung, wobei in der Dielektrikumschicht außerhalb des Kondensatorbereichs Leiterstrukturen gebildet sind, wobei der Kondensatorbereich ein Dielektrikummaterial aufweist, das sich von einem Dielektrikummaterial in dem Leitungsbereich unterscheidet; 6a is a schematic cross-sectional view of an embodiment of a capacitor FIGS according to the present invention, being formed in the dielectric layer outside of the condenser section conductor structures, said capacitor portion having a dielectric material different from a dielectric material in the conduction region.

Fig. 6b eine Draufsicht auf das Kondensatorelement von Fig. 6a; Fig. 6b is a top view of the capacitor element of Fig. 6a;

Fig. 7 eine Draufsicht auf ein Kondensatorelement eines weiteren Ausführungsbeispiels, bei dem Dummy-Elektroden in einem Bereich außerhalb des Kondensatorelements gebildet sind; Fig. 7 is a plan view of a capacitor element of another embodiment, are formed in the dummy electrodes in a region outside of the capacitor element;

Fig. 8 eine schematische Querschnittansicht eines Ausführungsbeispiels eines erfindungsgemäßen Kondensators in einer Dielektrikumschichtstruktur; Fig. 8 is a schematic cross-sectional view of an embodiment of a capacitor according to the invention in a Dielektrikumschichtstruktur;

Fig. 9 eine schematische Querschnittansicht eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Kondensators in einer Dielektrikumschichtstruktur; Fig. 9 is a schematic cross-sectional view of another embodiment of a capacitor according to the invention in a Dielektrikumschichtstruktur;

Fig. 10a und 10b schematische Querschnittansichten zur Erläuterung des Verfahrens zur Herstellung eines Kondensators nach den Fig. 5a und 5b; FIG. 10a and 10b are schematic cross sectional views for explaining the method for manufacturing a capacitor according to Figures 5a and 5b.

Fig. 11a, 11b, 12a, 12b, 13a, und 13b schematische Darstellungen zur Erläuterung des Verfahrens zur Herstellung eines Kondensators nach den Fig. 6a und 6b; und FIG. 11a, 11b, 12a, 12b, 13a, and 13b are schematic illustrations for explaining the method for manufacturing a capacitor according to Figures 6a and 6b. and

Fig. 14a, 14b und 14c schematische Darstellungen zur Erläuterung eines Verfahrens zur Herstellung eines alternativen Ausführungsbeispiels eines erfindungsgemäßen Kondensators. Fig. 14a, 14b and 14c are schematic illustrations for explaining a method for the production of an alternative embodiment of a capacitor according to the invention.

Fig. 3 zeigt eine schematische Querschnittdarstellung eines Kondensatorelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Auf einer Oberfläche 300a eines Trägersubstrats 300, das ein Halbleitersubstrat und ferner darauf aufgebrachte Schichten umfassen kann, ist eine Dielektrikumschicht 310 gebildet. In der Dielektrikumschicht 310 sind eine erste Kondensatorelektrode 314 und eine zweite Kondensatorelektrode 316 als gegenüberliegende Platten angeordnet, so dass ein Teil 312 der Dielektrikumschicht 310 zwischen kapazitätsbildenden Hauptoberflächen derselben angeordnet ist. Die erste Kondensatorelektrode 314 und die zweite Kondensatorelektrode 316 sind jeweils als Mehr-Schicht-Elektroden gebildet, wobei die erste Kondensatorelektrode 314 Schichten 318, 320 und 322 aufweist, während die zweite Kondensatorelektrode 316 Schichten 324, 326 und 328 aufweist. Die Schichten 320 und 326 können aus jedem leitfähigen Material, vorzugsweise aus einem Metallmaterial wie Kupfer oder Aluminium, gebildet sein. Die Schichten 318 und 322 sowie 324 und 328 können wiederum ein Linersystem bilden, das die Metallfüllung 320, 326 optimiert bzw. eine angepaßte Grenzschicht zur Dielektrikumschicht 310 und zum Kondensatordielektrikum 312 bildet. Fig. 3 shows a schematic cross-sectional view of a capacitor element according to an embodiment of the present invention. A dielectric layer 310 is formed on a surface 300 a of a carrier substrate 300 , which can comprise a semiconductor substrate and further layers applied thereon. In the dielectric layer 310, a first capacitor electrode 314 and a second capacitor electrode 316 are arranged as opposing plates, so that a portion 312 of the dielectric layer 310 is disposed between the same capacitance forming major surfaces. The first capacitor electrode 314 and the second capacitor electrode 316 are each formed as multilayer electrodes, the first capacitor electrode 314 having layers 318 , 320 and 322 , while the second capacitor electrode 316 has layers 324 , 326 and 328 . Layers 320 and 326 can be formed from any conductive material, preferably a metal material such as copper or aluminum. The layers 318 and 322 and 324 and 328 can in turn form a liner system which optimizes the metal filling 320 , 326 or forms an adapted boundary layer with the dielectric layer 310 and the capacitor dielectric 312 .

Bei dem in Fig. 3 gezeigten Ausführungsbeispiel erstrecken sich die Kondensatorelektroden plattenförmig in einer Ebene, die durch die y-Achse und die z-Achse aufgespannt ist, während sich die Trägersubstratoberfläche, auf der dieselben angeordnet sind, in der Ebene erstreckt, die durch die x-Achse und die z-Achse aufgespannt ist. Somit erstrecken sich die kapazitätsbildenden Hauptoberflächen der Kondensatorelektroden bezüglich der Trägersubstratoberfläche seitlich nebeneinander stehend auf derselben und im wesentlichen vertikal zu derselben. In the exemplary embodiment shown in FIG. 3, the capacitor electrodes extend in the form of a plate in a plane spanned by the y-axis and the z-axis, while the carrier substrate surface on which they are arranged extends in the plane which extends through the x-axis and the z-axis is spanned. Thus, the main capacitance-forming surfaces of the capacitor electrodes extend laterally next to one another with respect to the carrier substrate surface and essentially vertically to the same.

Bei der erfindungsgemäßen Kondensatorstruktur gehen somit die Flächen der Kondensatorelektroden zwischen denen die Kapazität gebildet ist, nicht direkt in die auf dem Trägersubstrat besetzte Grundfläche, d. h. die verbrauchte Chipfläche, ein. Vielmehr ist erfindungsgemäß die verbrauchte Chipfläche durch die Erstreckung der Kondensatorstruktur in z-Richtung und in x-Richtung, d. h. die horizontale Erstreckung, bestimmt (siehe Fläche G in Fig. 5b). Abhängig von der Höhe der Kondensatorelektroden, also der Erstreckung derselben in y-Richtung, kann die somit besetzte Chipfläche deutlich geringer sein als die Chipfläche, die zur Erzeugung einer gleichen Kapazität unter Verwendung herkömmlicher horizontal übereinander angeordneter Kondensatorelektroden benötigt werden würde. In the capacitor structure according to the invention, the areas of the capacitor electrodes between which the capacitance is formed therefore do not go directly into the base area occupied on the carrier substrate, ie the used chip area. Rather, according to the invention, the chip area consumed is determined by the extent of the capacitor structure in the z direction and in the x direction, ie the horizontal extent (see area G in FIG. 5b). Depending on the height of the capacitor electrodes, that is to say the extent of the latter in the y direction, the chip area thus occupied can be significantly smaller than the chip area that would be required to generate the same capacitance using conventional capacitor electrodes arranged horizontally one above the other.

Erfindungsgemäß ist ferner die Fläche der sich gegenüberliegenden Kondensatorelektroden aufgrund der vertikalen Anordnung nicht auf die zur Verfügung stehende Chipfläche (x, z- Ebene) beschränkt. Somit können bei gleichem Chipflächenverbrauch höhere Kapazitäten realisiert werden. According to the invention is also the area of the opposite capacitor electrodes due to the vertical Arrangement not on the available chip area (x, z- Level). Thus, with the same Chip area consumption higher capacities can be realized.

Wie im folgenden erläutert wird, können erfindungsgemäße Kondensatoren vorteilhaft in Zwischenschichtdielektrika (ILD- Schichten) realisiert werden, deren Dicke, d. h. Höhe über der Trägersubstratoberfläche, begrenzt ist und typischerweise zwischen 300 nm und 800 nm liegt. Um trotz der dadurch beschränkten Ausdehnung der erfindungsgemäßen Kondensatorelektroden in der y-Richtung hohe Kapazitäten pro Chipflächeneinheit erreichen zu können, können mehrere Elektroden seitlich nebeneinander "gestapelt" werden, was beispielsweise durch eine spiraleartige Anordnung derselben realisierbar ist. Ferner können Kondensatorelektroden in mehreren übereinander angeordneten Dielektrikumschichten gebildet und verbunden werden. As will be explained in the following, according to the invention Capacitors advantageous in interlayer dielectrics (ILD Layers) can be realized, the thickness, d. H. Height above the Carrier substrate surface, is limited and typically is between 300 nm and 800 nm. To despite this limited extent of the invention Capacitor electrodes in the y-direction high capacities per To be able to reach the chip area unit, several electrodes can be placed on the side are "stacked" next to each other, for example by a spiral-like arrangement of the same can be realized. Furthermore, capacitor electrodes can be stacked in several arranged dielectric layers formed and connected become.

Ein Beispiel spiralartig ausgebildeter Kondensatorelektroden in einer schematischen Draufsicht ist in Fig. 4 gezeigt. Kondensatorelektroden 350 und 360, die eine spiralartigen Verlauf mit rechtwinkligen Ecken aufweisen, sind in einer Dielektrikumschicht gebildet. Die Kondensatorelektroden 350 und 360 besitzen Anschlussbereiche 352 und 362. Die dargestellten Kondensatorelektroden 350 und 360 sind stehend in einer Dielektrikumschicht gebildet, wobei zwischen denselben jeweils ein Dielektrikum 370 angeordnet ist. Mit der verschachtelten Struktur, wie sie in Fig. 4 gezeigt ist, kann eine hohe Kapazität auf einer Chipfläche, die beispielsweise der durch den in Fig. 1b gezeigten Kondensator besetzten Chipfläche entspricht, erreicht werden, da verglichen mit Fig. 1b deutlich größere sich gegenüberliegende Flächen der Kondensatorelektroden existieren. Kapazitätserhöhend wirkt sich ferner die Tatsache aus, dass bei der gezeigten verschachtelten Struktur bereichsweise auf beiden Seiten einer Kondensatorelektrode kapazitätsbildend Gegenelektroden angeordnet sind. So liegt der Kondensatorelektrode 360 in einem Bereich 360a derselben innen der Bereich 350a und außen der Bereich 350b der Kondensatorelektrode 350 gegenüber. An example of spiral-shaped capacitor electrodes in a schematic plan view is shown in FIG. 4. Capacitor electrodes 350 and 360 , which have a spiral shape with right-angled corners, are formed in a dielectric layer. The capacitor electrodes 350 and 360 have connection regions 352 and 362 . The capacitor electrodes 350 and 360 shown are formed standing in a dielectric layer, a dielectric 370 being arranged between each of them. With the nested structure as shown in FIG. 4, a high capacitance can be achieved on a chip area, which corresponds, for example, to the chip area occupied by the capacitor shown in FIG. 1b, since compared to FIG. 1b, significantly larger ones are opposite Surfaces of the capacitor electrodes exist. The fact that in the case of the nested structure shown there are regions on both sides of a capacitor electrode which form capacitance-forming counterelectrodes also has a capacity-increasing effect. Thus, the capacitor electrode 360 lies in an area 360 a thereof, the area 350 a on the inside and the area 350 b of the capacitor electrode 350 on the outside.

Unter Bezugnahme auf die Fig. 5a und 5b wird nachfolgend ein Ausführungsbeispiel der vorliegenden Erfindung erklärt, bei dem der Kondensator in einer ILD-Schicht gebildet ist, und bei dem durch eine verschachtelte Anordnung der Kondensatorelektroden eine hohe Kapazität pro Chipflächeneinheit erreicht wird. An embodiment of the present invention is explained below with reference to FIGS. 5a and 5b, in which the capacitor is formed in an ILD layer and in which a high capacitance per chip area unit is achieved by an interleaved arrangement of the capacitor electrodes.

Fig. 5a zeigt eine schematische Darstellung eines Querschnitts durch ein Trägersubstrat 400 und eine Dielektrikumschicht 410. Das Trägersubstrat 400 besteht aus einem Halbleitermaterial, beispielsweise Silizium, wobei dasselbe eine oder mehrere darauf aufgebrachten Schichten, die beispielsweise Oxidschichten, Nitridschichten oder ILD-Schichten sein können, umfassen kann. Das Trägersubstrat 400 weist eine Oberfläche 400a auf, auf der die Dielektrikumschicht 410 gebildet ist. Die Dielektrikumschicht 410 kann aus jedem bekannten Dielektrikummaterial, wie beispielsweise SiO₂, Si₄N₄ oder Bornitrid, gebildet sein. Fig. 5a shows a schematic representation of a cross section through a carrier substrate 400 and a dielectric layer 410th The carrier substrate 400 consists of a semiconductor material, for example silicon, wherein it can comprise one or more layers applied thereon, which can be, for example, oxide layers, nitride layers or ILD layers. The carrier substrate 400 has a surface 400 a on which the dielectric layer 410 is formed. The dielectric layer 410 can be formed from any known dielectric material, such as SiO ₂ , Si ₄ N ₄ or boron nitride.

In einem Kondensatorbereich 412 sind nebeneinander eine erste Kondensatorelektrode 414 und eine zweite Kondensatorelektrode 416 angeordnet. Die erste Kondensatorelektrode 414 und die zweite Kondensatorelektrode 416 sind bezüglich der Oberfläche 400a des Trägersubstrats 400 seitlich nebeneinander angeordnet. Bei dem gezeigten Ausführungsbeispiel erstrecken sich die Kondensatorelektroden 414 und 416 in einer im wesentlichen vertikalen Richtung vollständig durch die Dielektrikumschicht 410, d. h. von der Oberfläche 400a zu einer Oberfläche 410a der Dielektrikumschicht 410. Zwischen den Kondensatorelektroden 414 und 416 sind Bereiche der Dielektrikumschicht 410 derart angeordnet, dass dieselben durch das Dielektrikummaterial der Dielektrikumschicht 410 elektrisch voneinander isoliert sind. Folglich wird durch die Kondensatorelektroden 414 und 416 und die Dielektrikumschicht 410 eine Kapazität erzeugt. A first capacitor electrode 414 and a second capacitor electrode 416 are arranged next to one another in a capacitor region 412 . The first capacitor electrode 414 and the second capacitor electrode 416 are arranged side by side with respect to the surface 400 a of the carrier substrate 400 . In the illustrated embodiment, the capacitor electrodes 414 and 416 extend in a substantially vertical direction completely through the dielectric layer 410, that is, from the surface 400 a to a surface 410 a of the dielectric layer 410th Areas of the dielectric layer 410 are arranged between the capacitor electrodes 414 and 416 such that they are electrically insulated from one another by the dielectric material of the dielectric layer 410 . As a result, capacitance is generated by capacitor electrodes 414 and 416 and dielectric layer 410 .

Fig. 5b zeigt eine Draufsicht des Kondensatorbereichs 412 mit der ersten und der zweiten Kondensatorelektrode 414 und 416. In Fig. 5b bezeichnet ein Bezugszeichen 428 eine Schnittlinie, entlang der die Querschnittdarstellung von Fig. 5a entnommen ist. Die erste Kondensatorelektrode 414 weist in einer Draufsicht eine spiralartige Form auf, bei der ausgehend von einem Abschnitt 414a weitere Abschnitte jeweils rechtwinklig aufeinanderfolgend angeordnet sind, so dass sich ein spiralförmiger Verlauf der Kondensatorelektrode 414 mit rechtwinkligen Ecken ergibt. Die zweite Kondensatorelektrode 416 weist in vergleichbarer Weise einen dazu passenden spiralförmigen Verlauf auf, bei dem ausgehend von einem Abschnitt 416a aufeinanderfolgende Abschnitte der Kondensatorelektrode rechtwinklig zueinander angeordnet sind. Die erste Kondensatorelektrode 414 und die zweite Kondensatorelektrode 416 sind ineinander verschachtelt angeordnet, wobei gegenüberliegende Flächen der Kondensatorelektroden jeweils im wesentlichen parallel mit einem Abstand d dazwischen angeordnet sind, so dass diese sich gegenüberliegenden Flächen die kapazitätsbildenden Flächen darstellen. Die Ausbildung der Kondensatorelektroden 414 und 416 ermöglicht wiederum eine effektive Nutzung der zur Verfügung stehenden Chipfläche, wie oben bezugnehmend auf Fig. 4 erläutert wurde. Fig. 5b shows a top view of the condenser section 412 to the first and the second capacitor electrode 414 and 416. In FIG. 5b, reference numeral 428 designates a section line along which the cross-sectional illustration of FIG. 5a is taken. In a plan view, the first capacitor electrode 414 has a spiral shape, in which starting from a section 414 a, further sections are each arranged at right angles in succession, so that there is a spiral course of the capacitor electrode 414 with rectangular corners. In a comparable manner, the second capacitor electrode 416 has a matching spiral shape, in which, starting from a section 416 a, successive sections of the capacitor electrode are arranged at right angles to one another. The first capacitor electrode 414 and the second capacitor electrode 416 are arranged nested one inside the other, opposite surfaces of the capacitor electrodes being arranged essentially parallel with a distance d therebetween, so that these opposite surfaces represent the capacitance-forming surfaces. The formation of the capacitor electrodes 414 and 416 in turn enables effective use of the available chip area, as was explained above with reference to FIG. 4.

Der Elektrodenabstand d kann auf einen herstellungsbedingt minimal möglichen Abstand zwischen der ersten 414 und zweiten 416 Kondensatorelektrode eingestellt sein, wobei entlang von gegenüberliegenden Bereichen der ersten 414 und zweiten 416 Kondensatorelektrode der Abstand d bei der oben beschriebenen spiralförmigen Anordnung konstant ist. The electrode spacing d can be due to the manufacturing process minimum possible distance between the first 414 and the second 416 capacitor electrode can be set, along along opposite areas of the first 414 and second 416 Capacitor electrode the distance d in the above spiral arrangement is constant.

In Fig. 5b ist ferner die von dem Kondensatorelement besetzte Chipfläche G angezeigt, die durch die lateralen Abmessungen g₁ und g₂ in der z-Achse und der x-Achse bestimmt ist. In Fig. 5b, the area occupied by the capacitor element chip area G is further displayed by the lateral dimensions g ₁ and g ₂ in the z-axis and the x-axis is determined.

Ferner ist bei dem in Fig. 5a gezeigten Ausführungsbeispiel in einem Leitungsbereich bzw. Verdrahtungsbereich 418 eine erste Leiterbahn 420 einer ersten Leiterbahnebene in dem Trägersubstrat 400 angeordnet. In der Dielektrikumschicht 410 ist ferner eine Durchkontaktierung 422 (Via) gebildet, die sich von der ersten Leiterbahn 420 zu einer zweiten Leiterbahn 424 einer zweiten Leiterbahnebene erstreckt. Die zweite Leiterbahnebene ist in der oberen Oberfläche der Dielektrikumschicht 410 gebildet und durch dieselbe von der ersten Leiterbahnebene bzw. Metallisierungsebene isoliert. Lediglich beispielhaft ist in Fig. 5a eine weitere Leiterbahn 426 der zweiten Leiterbahnebene dargestellt. Furthermore, in the exemplary embodiment shown in FIG. 5 a, a first conductor track 420 of a first conductor track level is arranged in the carrier substrate 400 in a line area or wiring area 418 . A via 422 (via) is also formed in the dielectric layer 410 and extends from the first interconnect 420 to a second interconnect 424 of a second interconnect level. The second interconnect level is formed in the upper surface of the dielectric layer 410 and is insulated therefrom from the first interconnect level or metallization level. A further conductor track 426 of the second conductor track level is shown in FIG. 5a only by way of example.

Wie später hierin erläutert wird, können der Kondensator in dem Kondensatorbereich 412 und die Leitungsstrukturen 422, 424 und 426 in dem Leitungsbereich unter Verwendung gemeinsamer Verfahrensschritte in der Dielektrikumschicht 410 erzeugt werden. As will be explained later herein, the capacitor in the capacitor region 412 and the line structures 422 , 424 and 426 in the line region can be created using common method steps in the dielectric layer 410 .

Im folgenden wird unter Bezugnahme auf die Fig. 6a und Fig. 6b ein alternatives Ausführungsbeispiel der vorliegenden Erfindung erläutert. Bei dem Ausführungsbeispiel gemäß Fig. 6a und 6b weist die Dielektrikumschicht in dem Kondensatorbereich 412 ein Dielektrikummaterial auf, das sich von einem Dielektrikummaterial in dem Leitungsbereich 418 unterscheidet. Zu diesem Zweck ist in der Dielektrikumschicht 410 ein Kondensator-Dielektrikumblock 512 gebildet, der aus einem dielektrischen Material besteht, das die Realisierung gewünschter Kondensatoreigenschaften, beispielsweise hohe Kapazitätswerte und eine hohe Spannungsfestigkeit, ermöglicht. In the following, with reference to Figs. 6a and Fig. 6b illustrates an alternative embodiment of the present invention. In the embodiment of FIG. 6a and 6b, the dielectric layer in the capacitor region 412, a dielectric material on which differs from a dielectric material in the lead portion 418th For this purpose, a capacitor dielectric block 512 is formed in the dielectric layer 410 , which consists of a dielectric material that enables the realization of desired capacitor properties, for example high capacitance values and a high dielectric strength.

Insbesondere ermöglicht das Vorsehen unterschiedlicher dielektrischer Materialien in dem Leitungsbereich und dem Kondensatorbereich, dass die Materialien entsprechend ihrer Funktion in den jeweiligen Bereichen gewählt werden können. In dem Kondensatorbereich ist das dielektrische Material vorzugsweise eine hohe Dielektrizitätskonstante k und eine hohe Spannungsfestigkeit auf. In dem Leitungsbereich kann es dagegen bevorzugt sein, zum Liefern einer elektrischen Isolierung zwischen Leiterbahnebenen ein Dielektrikum mit einer niedrigen Dielektrizitätskonstante k zu verwenden. Dies ist insbesondere bei bestimmten Verfahren, beispielsweise bei kupferbasierten BEOL-Verfahren, zukünftiger Technologien mit zunehmender Miniaturisierung erforderlich. In particular, the provision of different enables dielectric materials in the conduction area and the Capacitor area that the materials according to their Function can be selected in the respective areas. The dielectric material is in the capacitor area preferably a high dielectric constant k and a high one Dielectric strength. In the line area it can may be preferred, however, for providing electrical insulation between interconnect levels a dielectric with a to use low dielectric constant k. This is in particular in certain processes, for example in copper-based BEOL process, future technologies with increasing miniaturization required.

Fig. 7 zeigt eine Draufsicht eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Kondensators. Bei diesem Ausführungsbeispiel sind zusätzlich zu den spiralförmig ineinander angeordneten Kondensatorelektroden 614, 616 Dummy- Elektroden 618, 620, 622 und 624 benachbart zu der Kondensatorelektrodenstruktur gebildet. Die Dummy-Elektroden weisen keine eigentliche elektrische Funktion für das Kondensatorelement auf, sondern sind lediglich zur Stabilisierung der Lithographie- und Ätz-Schritte bei der Erzeugung von Kondensator-Gräben gebildet. Eine solche Stabilisierung ermöglicht die Ätzung der Kondensator-Gräben mit einer hohen Präzision, um möglichst kleine Grabenbreiten und kleine Abstände zwischen den Gräben zu erreichen, um nach dem späteren Schritt des Füllens der Kondensator-Gräben (ebenfalls verbessert durch das Vorhandensein von Dummy-Elektroden) zur Erzeugung von Kondensatorelektroden Kondensatoren einer hohen reproduzierbaren Kapazität zu erhalten. Fig. 7 shows a plan view of another embodiment of a capacitor according to the invention. In this embodiment, in addition to the spiral electrodes 614 , 616, dummy electrodes 618 , 620 , 622 and 624 are formed adjacent to the capacitor electrode structure. The dummy electrodes have no actual electrical function for the capacitor element, but are only formed to stabilize the lithography and etching steps when producing capacitor trenches. Such stabilization enables the capacitor trenches to be etched with a high degree of precision in order to achieve the smallest possible trench widths and small distances between the trenches in order, after the later step of filling the capacitor trenches (likewise improved by the presence of dummy electrodes). to obtain capacitors of high reproducible capacity for the production of capacitor electrodes.

Die Dummy-Strukturen, die durch das Füllen entsprechender Dummy-Gräben mit einem elektrisch leitfähigen Material erzeugt werden, simulieren eine periodische Strukturumgebung der durch die Kondensatorelektroden 614 und 616 gebildeten Struktur. Gemäß Fig. 6 erstreckt sich der Dummy-Graben 620 parallel zu einem Abschnitt 614a der Kondensatorelektrode 614 mit einem Abstand, der dem Abstand zwischen den Kondensatorelektroden 614 und 616 entspricht, wobei der Dummy-Graben die Struktur der Kondensatorelektroden 614 und 616 in einem Bereich simuliert, bei dem die Regelmäßigkeit der Kondensatorelektrodenstruktur durch Anschlussbereiche 626 und 628 der Kondensatorelektroden 614 und 616 gestört ist. Ebenso dient der in z-Richtung oberhalb des Dummy-Grabens 620 angeordnete Dummy-Graben 620, um die durch die Anschlussbereiche 626 und 628 erzeugte Unregelmäßigkeit der Kondensatorelektrodenstruktur auszugleichen. Ferner weisen die Dummy-Gräben 622 und 624 in Draufsicht jeweils eine Rechteckform auf, wobei der Dummy- Graben 622 so gebildet ist, das in einem inneren Bereich desselben die Kondensatorelektroden 614 und 616 sowie die Dummy- Gräben 618 und 620 angeordnet sind, wobei die Kanten des Dummy-Grabens 622 parallel zu Kanten der Kondensatorelektrodenstruktur sind. Ferner ist der Dummy-Graben 624, der einen größeren Umfang als der Dummy-Graben 622 aufweist, so angeordnet, dass der Dummy-Graben 624 den Dummy-Graben 622 mit parallel zueinander ausgerichteten Kanten umschließt. Dadurch weisen die Dummy-Gräben 618-624 eine Struktur auf, die den spiralförmigen Verlauf mit rechtwinkligen Ecken der Kondensatorelektroden 614 und 616 in dem Außenbereich der Kondensatorelektrodenstruktur simuliert. Dadurch wird ein direkter Übergang von der elektrisch aktiven Kondensatorstruktur zu einer strukturlosen Umgebung, was sich nachteilhaft auf kritische Ätz- und Strukturierungs-Schritte sowie der Füllung der Gräben mit elektrisch leitfähigem Material auswirken kann, vermieden. Bei anderen Ausführungsbeispielen, bei denen die Kondensatorelektroden andere Formen und Muster aufweisen, werden die Dummy-Gräben mit anderen Formen zur Simulation der Kondensatorelektrodenstruktur gebildet. Beispielsweise können die Kondensatorelektroden eine rundliche Spiralform aufweisen, wobei die Dummy-Gräben in diesem Fall kreisförmig gebildet sind. The dummy structures that are created by filling corresponding dummy trenches with an electrically conductive material simulate a periodic structural environment of the structure formed by the capacitor electrodes 614 and 616 . Referring to FIG. 6, the dummy trench 620 extends parallel to a portion 614 a of the capacitor electrode 614 by a distance corresponding to the distance between the capacitor electrodes 614 and 616, wherein the dummy trench, the structure of the capacitor electrodes 614 and 616 in a range simulated, in which the regularity of the capacitor electrode structure is disturbed by connection regions 626 and 628 of the capacitor electrodes 614 and 616 . Similarly, the z-direction above the dummy trench 620 is arranged dummy trench 620 to the generated by the terminal portions 626 and 628 of the capacitor electrodes irregularity structure compensate. Furthermore, the dummy trenches 622 and 624 each have a rectangular shape in plan view, the dummy trench 622 being formed in such a way that the capacitor electrodes 614 and 616 and the dummy trenches 618 and 620 are arranged in an inner region thereof, the Edges of the dummy trench 622 are parallel to edges of the capacitor electrode structure. Furthermore, the dummy trench 624 , which has a larger circumference than the dummy trench 622 , is arranged such that the dummy trench 624 encloses the dummy trench 622 with edges aligned parallel to one another. As a result, the dummy trenches 618-624 have a structure which simulates the spiral course with rectangular corners of the capacitor electrodes 614 and 616 in the outer region of the capacitor electrode structure. This avoids a direct transition from the electrically active capacitor structure to a structureless environment, which can have a disadvantageous effect on critical etching and structuring steps and the filling of the trenches with electrically conductive material. In other embodiments where the capacitor electrodes have other shapes and patterns, the dummy trenches are formed with other shapes to simulate the capacitor electrode structure. For example, the capacitor electrodes can have a rounded spiral shape, in which case the dummy trenches are circular.

Bei den beschriebenen Ausführungsbeispielen ist die Dielektrikumschicht, in der die Kondensatorelektroden erfindungsgemäß seitlich nebeneinander angeordnet sind, vorzugsweise eine ILD-Schicht, wobei dieselbe eine Dicke von typischerweise 400 nm bis 800 nm aufweist. Dadurch ist zwar die effektive Fläche des erfindungsgemäßen Kondensatorelements durch die vorgegebene maximale Tiefe der Dielektrikumschicht beschränkt, jedoch kann die effektive kapazitätsbildende Fläche des Kondensatorelements durch ein seitliches Anordnen mehrerer Elektroden beispielsweise in der in den Figuren gezeigten Form erhöht werden. In the described embodiments, the Dielectric layer in which the capacitor electrodes according to the invention are arranged side by side, preferably one ILD layer, the thickness of which is typically 400 nm up to 800 nm. This makes the effective area of the capacitor element according to the invention by the limited maximum depth of the dielectric layer, however, the effective capacitance area of the Capacitor element by arranging several laterally Electrodes, for example, in the form shown in the figures increase.

Eine weitere Möglichkeit, Chipfläche einzusparen, besteht darin, Kondensatorelektroden in mehreren übereinander angeordneten Dielektrikumschichten anzuordnen, wie es nachfolgend unter Bezugnahme auf die Ausführungsbeispiele gemäß den Fig. 8 und Fig. 9 erklärt wird. Another way to save chip area, is to arrange the capacitor electrodes in a plurality of superposed dielectric layers, as will be explained below with reference to the embodiments shown in FIGS. 8 and Fig. 9.

Fig. 8 zeigt ein Ausführungsbeispiel eines Systems von übereinander angeordneten Kondensatorelementen. Gemäß Fig. 8 ist auf einer Oberfläche 700a eines Trägersubstrats 700 eine erste Dielektrikumschicht 710 gebildet. Auf der Dielektrikumschicht 710 ist eine zweite Dielektrikumschicht 720 gebildet, auf der wiederum eine dritte Dielektrikumschicht 730 angeordnet ist. Fig. 8 shows an embodiment of a system of stacked capacitor elements. Referring to FIG. 8, a first dielectric layer 710 is formed on a surface 700 a of a support substrate 700. A second dielectric layer 720 is formed on the dielectric layer 710 , on which in turn a third dielectric layer 730 is arranged.

In der ersten Dielektrikumschicht ist eine Durchkontaktierung 718 angeordnet, die eine in dem Trägersubstrat 700 angeordnete Leiterbahn 702 mit einer zweiten Leiterbahn 704 verbindet. Die zweite Leiterbahn 704 ist ebenso wie eine Leiterbahn 706 in der ersten Dielektrikumschicht angrenzend an eine Grenzfläche 710a zwischen der ersten Dielektrikumschicht 710 und der zweiten Dielektrikumschicht 720 gebildet. Bei der gezeigten Anordnung ist ferner eine Leiterbahn 726, die in der zweiten Dielektrikumschicht 720 angeordnet ist und an eine Grenzfläche 720a, die zwischen der zweiten Dielektrikumschicht 720 und der dritten Dielektrikumschicht 730 gebildet ist, angrenzt, über eine Durchkontaktierung 736 in der dritten Dielektrikumschicht 730 mit einer dritten Leiterbahn 728, die auch in der dritten Dielektrikumschicht 730 angeordnet ist, verbunden. Ferner ist in der zweiten Dielektrikumschicht eine weitere Leiterbahn 727 angeordnet und in der dritten Dielektrikumschicht 730 ist eine weitere Leiterbahn 729 angeordnet, die darstellend für beliebige Verdrahtungsstrukturen sind. A via 718 is arranged in the first dielectric layer and connects a conductor 702 arranged in the carrier substrate 700 to a second conductor 704 . The second conductor 704 , like a conductor 706, is formed in the first dielectric layer adjacent to an interface 710 a between the first dielectric layer 710 and the second dielectric layer 720 . In the arrangement shown, there is also a conductor track 726 , which is arranged in the second dielectric layer 720 and adjoins an interface 720 a, which is formed between the second dielectric layer 720 and the third dielectric layer 730 , via a via 736 in the third dielectric layer 730 connected to a third interconnect 728 , which is also arranged in the third dielectric layer 730 . Furthermore, a further conductor track 727 is arranged in the second dielectric layer and a further conductor track 729 is arranged in the third dielectric layer 730 , which are representative of any wiring structures.

In der ersten Dielektrikumschicht 710 ist ferner eine erste Kondensatorelektrode 714 und eine zweite Kondensatorelektrode 716 beispielsweise mit dem Muster der Kondensatorelektroden der Ausführungsbeispiele gemäß Fig. 5a-b und Fig. 6a-b gebildet. Entsprechend zu dem Muster der Kondensatorelektroden 714 und 716 der ersten Dielektrikumschicht 710 sind über denselben Zweite-Ebene-Kondensatorelektroden 722 und 724 angeordnet, wobei die direkt übereinander angeordneten Kondensatorelektroden 714 und 722 elektrisch miteinander verbunden sind und ferner die direkt übereinander angeordneten Kondensatorelektroden 716 und 724 elektrisch miteinander verbunden sind. Ferner sind in der dritten Dielektrikumschicht Dritte-Ebene- Kondensatorelektroden 732 und 734 derart angeordnet, dass die Kondensatorelektrode 732 direkt über der Kondensatorelektrode 722 angeordnet ist und mit derselben elektrisch verbunden ist, während die Kondensatorelektroden 734 direkt über der Kondensatorelektrode 724 angeordnet ist und elektrisch mit derselben verbunden ist. Folglich weist jede der Dielektrikumschichten 710, 720 und 730 eine Kondensatorelektrodenstruktur mit jeweils einem gleichen Muster auf, wobei einander zugeordnete Kondensatorelektroden der drei Dielektrikumschichten jeweils elektrisch miteinander verbunden sind, so dass die Kondensatorelektroden 714, 722 und 732 zusammen eine erste Gesamt-Kondensatorelektrode bilden und die Kondensatorelektroden 714, 722 und 732 eine zweite Gesamt-Kondensatorelektrode bilden, die eine Gegenelektrode zu der ersten Gesamt-Kondensatorelektrode ist, so dass eine gemeinsame Kapazität erhalten wird. Durch die oben beschriebene Anordnung von Kondensatorelektroden in mehreren Dielektrikumschichten wird eine Vervielfachung der Kondensatorfläche erreicht, so dass eine hohe Kapazität auch bei einer ILD-Mehrschicht- Struktur, bei der eine maximale Dicke jeder ILD-Schicht typischerweise 300 nm bis 800 nm beträgt, erreicht werden kann. In the first dielectric layer 710, a first capacitor electrode 714 and a second capacitor electrode 716, for example, with the pattern of the capacitor electrodes of the exemplary embodiments is also shown in FIG. 5a-b and Fig. 6a-b is formed. Corresponding to the pattern of the capacitor electrodes 714 and 716 of the first dielectric layer 710 , second-level capacitor electrodes 722 and 724 are arranged above the same, the capacitor electrodes 714 and 722 which are arranged directly one above the other being electrically connected to one another and the capacitor electrodes 716 and 724 which are arranged directly one above the other are electrical are interconnected. Further, in the third dielectric layer Third-plane capacitor electrodes 732 and 734 arranged such that the capacitor electrode 732 is disposed directly above the capacitor electrode 722 and is electrically connected to the same, while the capacitor electrodes 734 is positioned directly over the capacitor electrode 724 and electrically connected to the same connected is. Consequently, each of the dielectric layers 710 , 720 and 730 has a capacitor electrode structure each with the same pattern, with mutually associated capacitor electrodes of the three dielectric layers each being electrically connected to one another, so that the capacitor electrodes 714 , 722 and 732 together form a first overall capacitor electrode and that Capacitor electrodes 714 , 722 and 732 form a second total capacitor electrode which is a counter electrode to the first total capacitor electrode, so that a common capacitance is obtained. The above-described arrangement of capacitor electrodes in a plurality of dielectric layers results in a multiplication of the capacitor area, so that a high capacitance is also achieved with an ILD multilayer structure in which a maximum thickness of each ILD layer is typically 300 nm to 800 nm can.

Alternativ können bei einem Aufbau mit mehreren übereinander angeordneten Dielektrikumschichten die in den jeweiligen Dielektrikumschichten angeordneten Kondensatorelektroden schaltungstechnisch elektrisch verbunden werden, um eine Parallelschaltung der in den jeweiligen Dielektrikumschichten realisierten Kapazitäten zu implementieren. Dies wird nachfolgend unter Bezugnahme auf Fig. 9, die ein weiteres Ausführungsbeispiel der vorliegenden Erfindung darstellt, erklärt. Wie bei dem Ausführungsbeispiel gemäß Fig. 8 ist bei diesem Ausführungsbeispiel eine Struktur aus drei dielektrischen Schichten 810, 820 und 830 auf einer Oberfläche 800a eines Trägersubstrats 800 angeordnet. Jede der Dielektrikumschichten 810, 820 und 830 stellt eine ILD-Schicht zwischen jeweiligen Verdrahtungs-Ebenen dar. Alternatively, in the case of a structure with a plurality of dielectric layers arranged one above the other, the capacitor electrodes arranged in the respective dielectric layers can be electrically connected in terms of circuitry in order to implement a parallel connection of the capacitances realized in the respective dielectric layers. This will be explained below with reference to Fig. 9, which is another embodiment of the present invention. As in the exemplary embodiment according to FIG. 8, in this exemplary embodiment a structure composed of three dielectric layers 810 , 820 and 830 is arranged on a surface 800 a of a carrier substrate 800 . Each of the dielectric layers 810 , 820 and 830 represents an ILD layer between respective wiring levels.

Wie bei dem Ausführungsbeispiel gemäß Fig. 8 ist in dem Trägersubstrat 800 eine Leiterbahn 802 angeordnet, die über einen Durchführungskontakt 804 mit einer Leiterbahn 806 verbunden ist, die wie auch eine Leiterbahn 808 in der ersten Dielektrikumschicht 810 angeordnet ist. Ferner sind in der zweiten Dielektrikumschicht 820 Leiterbahnen 822 und 823 angeordnet. Die Leiterbahn 822 ist über einen Durchführungskontakt 832, der in der dritten Dielektrikumschicht 830 angeordnet ist, mit einer Leiterbahn 834 verbunden. Die Leiterbahn 834 ist ebenso wie eine Leiterbahn 835 in einem oberen Bereich der dritten Dielektrikumschicht 830 angeordnet, wobei dieselben an eine Oberfläche 830a der Dielektrikumschicht 830 angrenzen. As in the exemplary embodiment according to FIG. 8, a conductor track 802 is arranged in the carrier substrate 800 , which is connected via a feed-through contact 804 to a conductor track 806 which, like a conductor track 808 , is arranged in the first dielectric layer 810 . Furthermore, conductor tracks 822 and 823 are arranged in the second dielectric layer 820 . The conductor track 822 is connected to a conductor track 834 via a feedthrough contact 832 , which is arranged in the third dielectric layer 830 . The conductor 834 as well as a conductor 835 disposed in an upper portion of the third dielectric layer 830, using the same adjacent to a surface 830 a of the dielectric layer 830th

In einem Kondensatorbereich 812 sind in der ersten Dielektrikumschicht 810 Erste-Ebene-Kondensatorelektroden 814 und 816 und in der zweiten Dielektrikumschicht 820 Zweite-Ebene- Kondensatorelektroden 824 und 826 angeordnet. Ferner weist die dritte Dielektrikumschicht 830 Dritte-Ebene-Kondensatorelektroden 838 und 840 auf. Entsprechend zu dem Ausführungsbeispiel von Fig. 8 weisen die Kondensatorelektroden einer Dielektrikumschicht, d. h. die Erste-Ebene-Kondensatorelektroden 814 und 816, die Zweite-Ebene-Kondensatorelektroden 824 und 826 und die Dritte-Ebene-Kondensatorelektroden 838 und 840, in einer Draufsicht vorzugsweise jeweils das unter Bezugnahme auf die Ausführungsbeispiele gemäß Fig. 5b und Fig. 6b beschriebene spiralförmige Muster auf. First-level capacitor electrodes 814 and 816 are arranged in a capacitor region 812 in the first dielectric layer 810 and second-level capacitor electrodes 824 and 826 are arranged in the second dielectric layer 820 . Furthermore, the third dielectric layer 830 has third-level capacitor electrodes 838 and 840 . According to the exemplary embodiment of FIG. 8, the capacitor electrodes of a dielectric layer, ie the first-level capacitor electrodes 814 and 816 , the second-level capacitor electrodes 824 and 826 and the third-level capacitor electrodes 838 and 840 , preferably each have a plan view the described spiral pattern 6b with reference to the embodiments according to Fig. 5b and Fig. on.

Im Unterschied zu dem Ausführungsbeispiel von Fig. 8, das ebenfalls drei übereinander angeordnete Dielektrikumschichten umfasst, erstrecken sich die Erste-Ebene-Kondensatorelektroden 814 und 816 in vertikaler Richtung (y-Achse) ausgehend von der Oberfläche 800a des Trägersubstrats 800 nicht vollständig durch die erste Dielektrikumschicht 810. Ferner erstrecken sich auch die Zweite-Ebene-Kondensatorelektroden 824 und 826 ausgehend von einer unteren Oberfläche 820a in vertikaler Richtung nicht vollständig durch die zweite Dielektrikumschicht 820. In contrast to the exemplary embodiment of FIG. 8, which likewise comprises three dielectric layers arranged one above the other, the first-level capacitor electrodes 814 and 816 do not extend completely through the vertical direction (y-axis) starting from the surface 800 a of the carrier substrate 800 first dielectric layer 810 . Further, the second level capacitor electrodes 824 and 826 a do not extend from a bottom surface 820 in the vertical direction completely through the second dielectric layer 820th

Zum Verschalten der Kapazitäten der ersten 810 und zweiten 820 Dielektrikumschicht ist in der ersten Dielektrikumschicht 810 oberhalb eines Abschnitts 814a der Erste-Ebene- Kondensatorelektrode 814 ein Durchführungskontakt 842 angeordnet. Der Durchführungskontakt 842 erstreckt sich in vertikaler Richtung durch die erste Dielektrikumschicht 810 und grenzt an einen Abschnitt 824a der Zweite-Ebene- Kondensatorelektrode 824 an, so dass die Abschnitte 814a und 824a über den Durchführungskontakt 842 elektrisch leitfähig verbunden sind. Ferner erstreckt sich ein Durchführungskontakt 844 in horizontaler Richtung von einem Abschnitt 816a der Erste-Ebene-Kondensatorelektrode 816 durch die Dielektrikumschicht 810 zu einem Abschnitt 826a der Zweite-Ebene- Kondensatorelektrode 826. Ferner sind die Abschnitte 824a bzw. 826a der Zweite-Ebene-Kondensatorelektroden 824 bzw. 826 in horizontaler Richtung durch Durchführungskontakte 846 bzw. 848 mit Abschnitten 838a bzw. 840a der Dritte-Ebene- Kondensatorelektroden 838 bzw. 840 verbunden, so dass jedes Kondensatorelement, das in einer jeweiligen Dielektrikumschicht durch die dort angeordneten Kondensatorelektroden gebildet wird, durch die Durchführungskontakte 842 und 844 bzw. 846 und 848 parallel mit einem jeweils darüber angeordneten Kondensatorelement verschaltet ist. Durch den in Fig. 9 gezeigten Aufbau ergibt sich somit eine Parallelschaltung der durch die jeweiligen Kondensatorelektroden in den Schichten 810, 820 und 830 gebildeten Kondensatoren mit einer entsprechenden Gesamtkapazität. To interconnect the capacitances of the first 810 and second 820 dielectric layers, a feed-through contact 842 is arranged in the first dielectric layer 810 above a section 814 a of the first-level capacitor electrode 814 . The feed-through contact 842 extends in the vertical direction through the first dielectric layer 810 and adjoins a section 824 a of the second-level capacitor electrode 824 , so that the sections 814 a and 824 a are electrically conductively connected via the feed-through contact 842 . Furthermore, a feedthrough contact 844 extends in the horizontal direction from a section 816 a of the first-level capacitor electrode 816 through the dielectric layer 810 to a section 826 a of the second-level capacitor electrode 826 . Furthermore, the sections 824 a and 826 a of the second-level capacitor electrodes 824 and 826 are connected in the horizontal direction through bushing contacts 846 and 848 to sections 838 a and 840 a of the third-level capacitor electrodes 838 and 840 , respectively that each capacitor element, which is formed in a respective dielectric layer by the capacitor electrodes arranged there, is connected in parallel by the feedthrough contacts 842 and 844 or 846 and 848 to a respective capacitor element arranged above it. The structure shown in FIG. 9 thus results in a parallel connection of the capacitors formed by the respective capacitor electrodes in the layers 810 , 820 and 830 with a corresponding total capacitance.

Bei dem Ausführungsbeispiel gemäß Fig. 9 kann die Ausgestaltung der in den verschiedenen Dielektrikumschichten gebildeten Kondensatorelektroden unterschiedlich sein. Es ist lediglich erforderlich, dass die Kondensatorelemente in den verschiedenen Dielektrikumschichten elektrisch leitfähig verbindbar sind, um eine Parallelschaltung, oder alternativ eine Serienschaltung, zwischen denselben zu ermöglichen. In the exemplary embodiment according to FIG. 9, the configuration of the capacitor electrodes formed in the different dielectric layers can be different. It is only necessary that the capacitor elements in the different dielectric layers can be connected in an electrically conductive manner in order to enable a parallel connection, or alternatively a series connection, between them.

Im folgenden wird unter Bezugnahme auf Fig. 10a und 10b ein Verfahren zum Herstellen eines Kondensatorelements, wie es in Fig. 5a gezeigt ist, in einer ILD-Schicht näher erläutert. In der ILD-Schicht werden neben dem Kondensatorelement ferner in üblicher Weise Leitungsstrukturen bzw. Verdrahtungsstrukturen, beispielsweise Leiterbahnen und Durchkontaktierungen (Vias) erzeugt. Solche Techniken zur Herstellung von Leitungsstrukturen in ILD-Schichten sind beispielsweise als "Dual Damascene"-Prozesse für Kupfermetallisierungen bekannt. A method for producing a capacitor element, as shown in FIG. 5a, in an ILD layer is explained in more detail below with reference to FIGS. 10a and 10b. In addition to the capacitor element, line structures or wiring structures, for example conductor tracks and plated-through holes (vias), are also produced in the ILD layer in a conventional manner. Such techniques for producing line structures in ILD layers are known, for example, as "dual damascene" processes for copper metallizations.

Ausgehend von einem Trägersubstrat 400, in oder auf dessen Oberfläche 400a eine erste Leiterbahn 420 gebildet ist, wird auf die Oberfläche 400a eine Dielektrikumschicht 410 zumindest im interessierenden Bereich mittels bekannter Techniken ganzflächig aufgebracht. Das Trägersubstrat 400 kann wiederum ein Halbleitermaterial mit mehreren Halbleiterschichten und/oder Dielektrikumschichten aufweisen. Die Leiterbahn 420 kann durch einen dotierten Bereich in dem Trägersubstrat 400 oder durch ein beliebiges leitfähiges Material, beispielsweise ein Metall wie Kupfer oder Aluminium, gebildet sein. Die sich ergebende Struktur ist in Fig. 10a gezeigt. Starting from a carrier substrate 400 , in or on the surface 400 a of which a first interconnect 420 is formed, a dielectric layer 410 is applied to the surface 400 a over the entire area, at least in the region of interest, using known techniques. The carrier substrate 400 can in turn have a semiconductor material with a plurality of semiconductor layers and / or dielectric layers. The conductor track 420 can be formed by a doped region in the carrier substrate 400 or by any conductive material, for example a metal such as copper or aluminum. The resulting structure is shown in Figure 10a.

Nachfolgend werden in dem Leitungsbereich 418 Ausnehmungen 432 für Durchkontaktierungen und Leiterbahn-Ausnehmungen 434und 436 in der Dielektrikumschicht 410 erzeugt. Ferner werden in dem Kondensatorbereich 412 Kondensatorelektrodenausnehmungen 438 in der Dielektrikumschicht 410 erzeugt. Die Ausnehmungen 432 und 434 werden vorzugsweise unter Verwendung zweier Lithographiezyklen erzeugt, wobei zunächst die Durchkontaktierungsausnehmungen 432 und dann die Leiterbahnausnehmungen 434, 436 erzeugt werden. Die Ausnehmungen 438 werden vorzugsweise gleichzeitig mit dem Erzeugen der Durchkontaktierungsausnehmungen 432 unter Verwendung der gleichen Maske erzeugt. Somit sind zur Erzeugung der Kondensatorelektrodenausnehmungen 438 in dem Kondensatorbereich 412 keine zusätzlichen Herstellungsschritte erforderlich. In the line area 418, recesses 432 for vias and interconnect recesses 434 and 436 are subsequently produced in the dielectric layer 410 . Furthermore, capacitor electrode recesses 438 are produced in the dielectric layer 410 in the capacitor region 412 . The recesses 432 and 434 are preferably formed using two cycles lithography, wherein the first Durchkontaktierungsausnehmungen 432 and then the Leiterbahnausnehmungen 434 are generated 436th The recesses 438 are preferably produced simultaneously with the creation of the via recesses 432 using the same mask. Thus, no additional manufacturing steps are required to produce the capacitor electrode recesses 438 in the capacitor region 412 .

Fig. 10b zeigt die Struktur nach dem Durchführen der oben beschriebenen Strukturierungsprozesse zum Erzeugen der Ausnehmungen 432, 434 und 438. Gemäß Fig. 10b erstreckt sich die Durchkontaktierungs-Ausnehmung 432 in vertikaler Richtung, d. h. senkrecht zu der Oberfläche 400a, von der ersten Leiterbahn 420 in der Dielektrikumschicht 410 zu der Leiterbahn- Ausnehmung 434. Die Leiterbahn-Ausnehmung 434 grenzt wie auch die Leiterbahn-Ausnehmung 436 an die Oberfläche 410a der Dielektrikumschicht 410 an. In dem Kondensatorbereich 412 erstrecken sich die Kondensatorelektrodenausnehmungen 438 in vertikaler Richtung ausgehend von der Oberfläche 400a des Trägersubstrats 400 durch die Dielektrikumschicht 410 zu der oberen Oberfläche 410a. Fig. 10b shows the structure after performing the patterning processes described above to produce the recesses 432, 434 and 438. According to FIG. 10 b, the through-cut-out recess 432 extends in the vertical direction, ie perpendicular to the surface 400 a, from the first interconnect 420 in the dielectric layer 410 to the interconnect recess 434 . The conductor track recess 434 adjacent as well as the conductor track recess 436 to the surface 410 a of the dielectric layer 410. In the capacitor area 412, the Kondensatorelektrodenausnehmungen 438 vertically extend from the surface 400 a of the support substrate 400 through the dielectric layer 410 to the upper surface 410 a.

Die Ausnehmungen 432, 434, 436 und 438 werden dann mit einem leitfähigen Material gefüllt, das vorzugsweise Kupfer umfasst. Vorzugsweise werden die Ausnehmungen 432, 434 und 436 im Leitungsbereich 418 und die Kondensatorelektrodenausnehmungen 438 im Kondensatorbereich 412 während des gleichen Auffüllungsschrittes mit dem leitfähigen Material aufgefüllt, so dass kein zusätzlicher Herstellungsschritt für das Füllen der Kondensatorelektrodenausnehmungen 438 erforderlich ist. Das Einbringen des leitfähigen Materials in die Ausnehmungen zum Füllen derselben erfolgt vorzugsweise unter Verwendung bekannter Techniken, wie beispielsweise electroplating für eine Kupfermetallisierung. Nach dem Auffüllen der Ausnehmungen erfolgt ein herkömmlicher Planarisierungsschritt, so dass die oben bezugnehmend auf die Fig. 5a und 5b beschriebene Struktur mit Leiterbahnen 420, 424 und 426 und der Durchkontaktierung 422 im Leitungsbereich 418 und den Kondensatorelektroden 414 und 416 im Kondensatorbereich 412 erhalten wird. The recesses 432 , 434 , 436 and 438 are then filled with a conductive material, which preferably comprises copper. The recesses 432 , 434 and 436 in the line region 418 and the capacitor electrode recesses 438 in the capacitor region 412 are preferably filled with the conductive material during the same filling step, so that no additional manufacturing step is required for filling the capacitor electrode recesses 438 . The introduction of the conductive material into the recesses for filling the same is preferably carried out using known techniques, such as electroplating for a copper metallization. After the recesses have been filled, a conventional planarization step takes place, so that the structure described above with reference to FIGS. 5a and 5b with conductor tracks 420 , 424 and 426 and the plated-through hole 422 in the line region 418 and the capacitor electrodes 414 and 416 in the capacitor region 412 is obtained.

Es bedarf keiner weitergehenden Erläuterung, dass die Ausnehmungen 438 (Fig. 10b) mit einer entsprechenden Formgebung in der Dielektrikumschicht erzeugt werden, so dass nach dem Schritt des Einbringens eines leitfähigen Materials in dieselben die von oben gesehen spiralförmigen Elektroden 414 und 416 erhalten werden. No further explanation is required that the recesses 438 ( FIG. 10b) are produced with a corresponding shape in the dielectric layer, so that after the step of introducing a conductive material into them, the spiral-shaped electrodes 414 and 416 seen from above are obtained.

Herkömmliche Verfahren ermöglichen das Ätzen von Gräben mit Grabenbreiten und Grabenabständen bzw. einer Größe der Kontaktlöcher kleiner 200 nm bzw. 160 nm. Für eine möglichst hohe Kapazität ist dabei der Grabenabstand, d. h. die Dicke des Kondensatordielektrikums, so gering wie möglich zu implementieren. Werden die Kondensatorelektrodenausnehmungen gleichzeitig unter Verwendung einer solchen Technik erzeugt, kann somit ein Dielektrikum zwischen den Kondensatorelektroden mit einer Dicke erzeugt werden, die dem minimalen Abstand zwischen zwei Kondensatorelektrodenausnehmungen entspricht. Es wird jedoch erwartet, dass mit zukünftigen Techniken noch geringere Grabenabstände und somit höhere Kapazitäten realisierbar sind. Conventional methods also allow trenches to be etched Trench widths and trench distances or a size of Contact holes smaller than 200 nm or 160 nm. For the highest possible Capacity is the trench distance, i. H. the thickness of the Capacitor dielectric, as low as possible to implement. Become the capacitor electrode recesses generated simultaneously using such a technique thus having a dielectric between the capacitor electrodes a thickness that is the minimum distance between two capacitor electrode recesses. It however, it is expected that with future techniques still shorter trench spacing and thus higher capacities are realizable.

Im folgenden werden unter Bezugnahme auf die Fig. 11 bis 13 Prozessschritte zur Herstellung des unter Bezugnahme auf die Fig. 6a-b gezeigten Ausführungsbeispiels der vorliegenden Erfindung erläutert. Process steps for producing the exemplary embodiment of the present invention shown with reference to FIGS. 6a-b are explained below with reference to FIGS. 11 to 13.

Als Ausgangsstruktur dient wiederum die in Fig. 10a gezeigte Struktur. Ausgehend von dieser Struktur wird in einem Kondensatorbereich eine Kondensatorblock-Ausnehmung 530 mittels bekannter Techniken in der Dielektrikumschicht 410 gebildet. Fig. 11a zeigt die Struktur von Fig. 10a nach dem Erzeugen der Ausnehmung 530. Wie es zu erkennen ist, erstreckt sich die Ausnehmung 530 in vertikaler Richtung ausgehend von der Oberfläche 400a durch die gesamte Dielektrikumschicht 410 zu der oberen Oberfläche 410a der Dielektrikumschicht 410. In seitlicher Richtung, d. h. parallel zur Oberfläche 400a, erstreckt sich die Ausnehmung 530 über den gesamten Kondensatorbereich. Fig. 11b zeigt eine Draufsicht der Struktur von Fig. 11a, wobei das Bezugszeichen 428 die Schnittlinie kennzeichnet, entlang der die Querschnittsdarstellung von Fig. 11a entnommen ist. The structure shown in FIG. 10a in turn serves as the starting structure. Based on this structure, a capacitor block recess 530 is formed in the dielectric layer 410 in a capacitor region using known techniques. FIG. 11a shows the structure of FIG. 10a after the recess 530 has been created . As can be seen, the recess 530 extends in the vertical direction from the surface 400 a through the entire dielectric layer 410 to the upper surface 410 a of the dielectric layer 410th In the lateral direction, ie parallel to the surface 400 a, the recess 530 extends over the entire capacitor area. FIG. 11b shows a top view of the structure of FIG. 11a, reference numeral 428 identifying the section line along which the cross-sectional illustration of FIG. 11a is taken.

Da die Ausnehmung 530 als eine großflächige Ausnehmung, beispielsweise quadratisch, gebildet wird, sind keine besonderen Anforderungen hinsichtlich einer kritischen Abmessung an die Lithographie oder Ätzung gestellt. Since the recess 530 is formed as a large recess, for example square, there are no special requirements with regard to a critical dimension for the lithography or etching.

Ausgehend von der in den Fig. 11a und 11b gezeigten Struktur, wird die Ausnehmung 530 mit einem dielektrischen Material aufgefüllt, um in der Ausnehmung 530 den Kondensator- Dielektrikumblock 512 zu bilden. Das Dielektrikummaterial des Kondensator-Dielektrikumblocks 512 wird vorzugsweise so gewählt, dass es den Anforderungen, die an ein dielektrisches Material für einen Kondensator zu stellen sind, d. h. eine hohe Dielektrizitätskonstante k und eine hohe Spannungsfestigkeit, erfüllt. Nach einem Einbringen des dielektrischen Materials in die Ausnehmung 530 wird eine Planarisierung durchgeführt, um eine ebene Oberfläche des Kondensator-Dielektrikumblocks 512 und der Dielektrikumschicht 510 zu erreichen, wie sie in Fig. 12a gezeigt ist. Fig. 12b zeigt eine Draufsicht nach dem Einbringen des Dielektrikums in die Ausnehmung 530. Starting from the structure shown in FIGS. 11a and 11b, the recess 530 is filled with a dielectric material in order to form the capacitor dielectric block 512 in the recess 530 . The dielectric material of the capacitor dielectric block 512 is preferably selected such that it fulfills the requirements which are to be placed on a dielectric material for a capacitor, ie a high dielectric constant k and a high dielectric strength. After the dielectric material has been introduced into the recess 530 , planarization is carried out in order to achieve a flat surface of the capacitor dielectric block 512 and the dielectric layer 510 , as shown in FIG. 12a. Fig. 12b is a plan view after the introduction of the dielectric in the recess 530th

Im Anschluss werden analog zu dem bezugnehmend auf die Fig. 10a und 10b beschriebenen Herstellungsverfahren Ausnehmungen in der in den Fig. 12a und 12b gezeigten Struktur erzeugt. Then, analogously to the manufacturing method described with reference to FIGS. 10a and 10b, recesses are produced in the structure shown in FIGS. 12a and 12b.

Dabei werden die Kondensatorelektrodenausnehmungen 438 in dem Kondensatorblock 512 gebildet. Die nach dem Strukturieren erhaltene Anordnung ist in den Fig. 13a und 13b gezeigt. The capacitor electrode recesses 438 are formed in the capacitor block 512 . The arrangement obtained after structuring is shown in FIGS. 13a and 13b.

Die Ausnehmungen 432, 434, 436 und 438 werden dann wiederum durch Einbringen eines leitfähigen Materials aufgefüllt, wobei vorzugsweise wiederum Kupfer eingebracht wird, wie es bei bekannten Verfahren vorzugsweise in einem BEOL-Abschnitt zum Erzeugen von Leiterstrukturen verwendet wird. Nach einem entsprechenden Schritt eines Polierens ergibt sich die Kondensatoranordnung wie sie in den Fig. 6a und 6b gezeigt ist. The recesses 432 , 434 , 436 and 438 are then again filled by introducing a conductive material, preferably copper again being introduced, as is preferably used in known methods in a BEOL section for producing conductor structures. After a corresponding step of polishing, the capacitor arrangement results as shown in FIGS. 6a and 6b.

Bei dem bezugnehmend auf die Fig. 11 bis 13 beschriebenen Verfahren kann somit eine Dielektrikumschicht 410 mit einer kleinen Dielektrizitätskonstante als ILD-Schicht verwendet werden, wobei aufgrund des Einbringens des Kondensatordielektrikumblocks 512 dennoch ein Kondensator mit einer hohen Kapazität erhalten werden kann. In the method described with reference to FIGS. 11 to 13, a dielectric layer 410 with a small dielectric constant can thus be used as an ILD layer, although a capacitor with a high capacitance can nevertheless be obtained due to the introduction of the capacitor dielectric block 512 .

Bei dem bezugnehmend auf die Fig. 11 bis 13 beschriebenen Verfahren kann ferner eine Strukturierung der Ausnehmungen 438 in dem Kondensatordielektrikumblock 512 getrennt von der Erzeugung der Leiterausnehmungen 432, 434 und 436 durchgeführt werden, wenn die verschiedenen Dielektrika eine separate Handhabung notwendig machen. In the method described with reference to FIGS. 11 to 13, the recesses 438 in the capacitor dielectric block 512 can also be structured separately from the production of the conductor recesses 432 , 434 and 436 if the different dielectrics require separate handling.

Ein Verfahren zum Herstellen eines alternativen Ausführungsbeispiels eines erfindungsgemäßen Kondensators ist in den Fig. 14a bis 14c gezeigt. Dabei wird zunächst in einem Trägersubstrat 900 eine Ausnehmung, beispielsweise in der Form eines Grabens erzeugt, in die ein Dielektrikum eingebracht wird, um eine in dem Trägersubstrat 900 eingelassene Dielektrikumschicht 902 zu erzeugen. Die sich ergebende Struktur, bei der die Dielektrikumschicht 902 in die Oberfläche 900a des Substrats 900 eingelassen ist, ist in Fig. 14a gezeigt. A method for producing an alternative exemplary embodiment of a capacitor according to the invention is shown in FIGS. 14a to 14c. First, a recess, for example in the form of a trench, is created in a carrier substrate 900 , into which a dielectric is introduced in order to produce a dielectric layer 902 embedded in the carrier substrate 900 . The resulting structure, in which the dielectric layer 902 is embedded in the surface 900 a of the substrate 900 , is shown in FIG. 14 a.

Ausgehend von dieser Struktur werden nun Gräben 904 in der Dielektrikumschicht 902 gebildet (Fig. 14b), deren Verlauf beispielsweise dem der oben beschriebenen Ausführungsbeispiele entsprechen kann. Anschließend werden die Gräben 904 mit einem elektrisch leitfähigen Material gefüllt, um Kondensatorelektroden 906 zu erzeugen, die bezüglich der Oberfläche 900a des Substrats 900 seitlich nebeneinander angeordnet sind. Based on this structure, trenches 904 are now formed in the dielectric layer 902 ( FIG. 14b), the course of which can correspond to that of the exemplary embodiments described above, for example. The trenches 904 are then filled with an electrically conductive material in order to produce capacitor electrodes 906 which are arranged laterally next to one another with respect to the surface 900 a of the substrate 900 .

Bei den beschriebenen Ausführungsbeispielen der Fig. 4a-8 ist das Kondensatorelement jeweils mit spiralförmigen Kondensatorelektroden gebildet, so dass ein Kondensator erzeugt wird, der als Wickelkondensator bezeichnet werden kann. Dabei sind die elektrisch aktiven Flächen des Kondensators unter Einschluß eines Winkels von jeweils 90° zu einer dichten Folge aus den beiden Kondensatorelektroden bzw. Kondensatorplatten verbunden. Die Kondensatorelektroden können jedoch in jedem anderen Muster gebildet werden. Beispielsweise können die Teilflächen der Kondensatorelektroden mit einem anderen Winkel als 90° verbunden sein. Ferner können andere Muster der Kondensatorplatten eine rundliche Spiralform oder eine Oktaeder-Form umfassen. In the exemplary embodiments described in FIGS. 4a-8, the capacitor element is in each case formed with spiral capacitor electrodes, so that a capacitor is generated which can be referred to as a wound capacitor. The electrically active surfaces of the capacitor are connected at an angle of 90 ° to form a tight sequence from the two capacitor electrodes or capacitor plates. However, the capacitor electrodes can be formed in any other pattern. For example, the partial surfaces of the capacitor electrodes can be connected at an angle other than 90 °. Furthermore, other patterns of the capacitor plates may include a round spiral shape or an octahedron shape.

Es bedarf keiner eingehenden Erläuterung, dass die jeweiligen Kondensatorelektroden bzw. Anschlussbereiche derselben, wie sie z. B. in Fig. 4 mit den Bezugszeichen 352 und 362 bezeichnet sind, für einen elektrischen Anschluss derselben mit Leiterbahnen verbunden sein können. Solche Leiterbahnen können durch leitfähige Bereiche einer jeweiligen Metallisierungsebene gebildet sein, die sich zu den Anschlussbereichen der Kondensatorelektroden erstrecken. Bezugszeichenliste 100 Trägersubstrat
100a Oberfläche
110 Kondensatorelektrode
112 Dielektrikumschicht
114 Kondensatorelektrode
116, 118 Anschlußbereiche
200 Trägersubstrat
200a Oberfläche
210 Kondensatorelektrode
212, 214, 216 Metallisierungsschichten
218 Dielektrikumschicht
220 Kondensatorelektrode
222, 224, 226 Metallisierungsschichten
228 Durchkontaktierungen
229 isolierende Schicht
230 Anschlusselektrode
232, 234, 236 Metallisierungsschichten
300 Trägersubstrat
300a Oberfläche
310 Dielektrikumschicht
312 Kondensatordielektrikum
314, 316 Kondensatorelektroden
318, 320, 322, 324, 326, 328 Metallisierungsschichten
350, 360 Kondensatorelektroden
350a, 350b, 360a Kondensatorelektrodenbereiche
352, 362 Anschlussbereiche
370 Dielektrikum
400 Trägersubstrat
400a Oberfläche
410 Dielektrikumschicht
410a Dielektrikumschichtoberfläche
412 Kondensatorbereich
414, 416 Kondensatorelektroden
414a, 416a Kondensatorelektrodenabschnitte
418 Leitungsbereich
420 Leiterbahn
422 Durchkontaktierung
424, 426 Leiterbahn
428 Schnittlinie
432 Durchkontaktierungsausnehmung
434, 436 Leiterbahnausnehmungen
438 Kondensatorelektrodenausnehmung
512 Kondensatordielektrikumblock
530 Kondensatorblockausnehmung
614, 616 Kondensatorelektroden
614a Kondensatorelektrodenabschnitt
618, 620, 622, 624 Dummy-Elektroden
626, 628 Anschlussbereiche
700 Trägersubstrat
700a Oberfläche
702, 704, 706 Leiterbahnen
710 Dielektrikumschicht
710a Grenzfläche
714, 716 Erste-Ebene- Kondensatorelektroden
718 Durchkontaktaktierung
720 Dielektrikumschicht
720a Grenzfläche
722, 724 Zweite-Ebene- Kondensatorelektroden
726 Leiterbahn
730 Dielektrikumschicht
732, 734 Dritte-Ebene- Kondensatorelektroden
736 Durchkontaktierungen
800 Trägersubstrat
800a Oberfläche
802 Leiterbahn
804 Durchkontaktierung
806, 808 Leiterbahnen
810 Dielektrikumschicht
812 Kondensatorbereich
814, 816 Erste-Ebene- Kondensatorelektroden
814a, 816a Kondensatorelektrodenabschnitt
820 Dielektrikumschicht
820a Oberfläche
822, 823 Leiterbahnen
824, 826 Zweite-Ebene- Kondensatorelektroden
824a, 826a Kondensatorelektrodenabschnitte
830 Dielektrikumschicht
830a Oberfläche
832 Durchkontaktierung
834, 835 Leiterbahnen
836 Oberfläche
838, 840 Dritte-Ebene- Kondensatorelektroden
838a, 840a Kondensatorelektrodenabschnitte
842, 844, 486, 848 Durchführungskontakte
900 Trägersubstrat
900a Trägersubstratoberfläche
902 Dielektrikumschicht
904 Gräben
906 Kondensatorelektroden
There is no need for a detailed explanation that the respective capacitor electrodes or connection areas of the same, as described for. B. in Fig. 4 with the reference numerals 352 and 362 , for an electrical connection thereof can be connected to conductor tracks. Such conductor tracks can be formed by conductive areas of a respective metallization level, which extend to the connection areas of the capacitor electrodes. LIST OF REFERENCE NUMBERS 100 carrier substrate
100 a surface
110 capacitor electrode
112 dielectric layer
114 capacitor electrode
116 , 118 connection areas
200 carrier substrate
200 a surface
210 capacitor electrode
212 , 214 , 216 metallization layers
218 dielectric layer
220 capacitor electrode
222 , 224 , 226 metallization layers
228 vias
229 insulating layer
230 connection electrode
232 , 234 , 236 metallization layers
300 carrier substrate
300 a surface
310 dielectric layer
312 capacitor dielectric
314 , 316 capacitor electrodes
318 , 320 , 322 , 324 , 326 , 328 metallization layers
350 , 360 capacitor electrodes
350 a, 350 b, 360 a capacitor electrode areas
352 , 362 connection areas
370 dielectric
400 carrier substrate
400 a surface
410 dielectric layer
410 a dielectric layer surface
412 capacitor area
414 , 416 capacitor electrodes
414 a, 416 a capacitor electrode sections
418 management area
420 conductor track
422 plated-through hole
424 , 426 conductor track
428 cutting line
432 through hole
434 , 436 conductor track recesses
438 capacitor electrode recess
512 capacitor dielectric block
530 capacitor block recess
614 , 616 capacitor electrodes
614 a capacitor electrode section
618 , 620 , 622 , 624 dummy electrodes
626 , 628 connection areas
700 carrier substrate
700 a surface
702 , 704 , 706 conductor tracks
710 dielectric layer
710 a interface
714 , 716 first level capacitor electrodes
718 through-contact
720 dielectric layer
720 a interface
722 , 724 second level capacitor electrodes
726 conductor track
730 dielectric layer
732 , 734 third level capacitor electrodes
736 vias
800 carrier substrate
800 a surface
802 trace
804 plated-through hole
806 , 808 conductor tracks
810 dielectric layer
812 capacitor area
814 , 816 first level capacitor electrodes
814 a, 816 a capacitor electrode section
820 dielectric layer
820 a surface
822 , 823 conductor tracks
824 , 826 second level capacitor electrodes
824 a, 826 a capacitor electrode sections
830 dielectric layer
830 a surface
832 plated-through hole
834 , 835 conductor tracks
836 surface
838 , 840 third level capacitor electrodes
838 a, 840 a capacitor electrode sections
842 , 844 , 486 , 848 bushing contacts
900 carrier substrate
900 a carrier substrate surface
902 dielectric layer
904 trenches
906 capacitor electrodes

Claims

1. capacitor element with the following features:
a carrier substrate ( 300 ; 400 ; 700 ; 800 ; 900 ) with a surface ( 300 a; 400 a; 700 a; 800 a; 900 a);
a dielectric layer ( 310 ; 410 ; 710 ; 810 ) arranged on the surface ( 300 a - 800 a) of the carrier substrate (300-900) or a dielectric layer ( 902 ) embedded in the carrier substrate ( 900 ); and
Capacitor electrodes ( 314 , 316 ; 414 , 416 ; 350 ; 360 ; 714 , 716 ; 814 , 816 ; 904 ) in the dielectric layer ( 310-902 ) with respect to the surface ( 300 a- 900 a) of the carrier substrate ( 300-900 ) are arranged side by side so that the capacitance of the capacitor element is formed between the capacitor electrodes ( 314-904 ) arranged next to one another.

2. A capacitor element according to claim 1, wherein the capacitor electrodes ( 314-904 ) have partial sections which extend in different directions.

3. A capacitor element according to claim 2, in which sections of the capacitor electrodes ( 314-904 ) enclose an angle of approximately 90 °.

4. Capacitor element according to one of claims 1 to 3, wherein the dielectric layer ( 310-810 ) is an ILD layer of a connection arrangement with a plurality of interconnect levels .

5. capacitor element according to one of claims 1 to 4, wherein the capacitor electrodes ( 314-904 ) have a lateral distance from each other, which is less than or equal to 200 nm.

6. capacitor element according to one of claims 1 to 5, wherein the dielectric layer ( 310-810 ) has a thickness in a direction perpendicular to the surface ( 300 a- 800 a) of the carrier substrate ( 300-800 ) in a range up to 800 nm ,

7. capacitor element according to one of claims 1 to 6, in which in the dielectric layer ( 310-810 ) in a region outside the capacitor electrodes ( 614 , 616 ) dummy electrodes ( 618 , 620 , 622 , 624 ), which are spaced from the Capacitor electrodes corresponding to those between the capacitor electrodes are arranged to create a periodic structural environment.

8. The capacitor element according to one of claims 1 to 7, in which at least one further dielectric layer ( 720 , 730 ; 820 , 830 ) is formed on the dielectric layer ( 710 ; 810 ), wherein in the at least one further dielectric layer ( 720 , 730 ; 820 , 830 ) further capacitor electrodes ( 722 , 724 , 732 , 734 ; 824 , 826 , 836 , 840 ) are arranged.

9. A capacitor element according to claim 8, wherein the capacitor electrodes ( 714 , 716 ) in the two dielectric layers ( 710 , 720 , 730 ) are arranged one above the other and are connected in an electrically conductive manner, so that capacitor electrodes arranged one above the other in the two dielectric layers jointly form a capacitor electrode that extends over both Dielectric layers extends form.

10. A capacitor element according to claim 8, wherein the capacitor electrodes ( 814-840 ) define a capacitor in each of the dielectric layers, wherein connecting means ( 842 , 844 , 846 , 848 ) are provided, through which the capacitors formed in the dielectric layers are connected in parallel.

11. A capacitor element according to any one of claims 1 to 10, wherein the capacitor electrodes ( 314-816 ) comprise copper.

12. Capacitor element according to one of claims 1 to 11, wherein the carrier substrate ( 300-900 ) comprises a semiconductor material.

13. Capacitor element according to one of claims 1 to 12, in which in the dielectric layer ( 310-810 ) an additional plated-through hole ( 422 ; 718 ; 804 ) and / or a conductor track ( 424 , 426 ; 704 , 706 ; 806 , 808 ) is arranged are.

14. A capacitor element according to any one of claims 1 to 13, wherein the dielectric layer ( 410 ) in the region ( 512 ) in which the capacitor element is formed has different characteristics than in other regions.

15. A method for producing a capacitor element, comprising the following steps:
Providing a carrier substrate ( 300-900 ) with a surface;
Applying a dielectric layer ( 310-810 ) to the surface of the carrier substrate ( 300-800 ) or producing a dielectric layer ( 902 ) embedded in the carrier substrate ( 900 );
Creating recesses ( 438 ; 902 ) arranged side by side with respect to the surface of the carrier substrate ( 300-900 ) in the dielectric layer ( 310-902 ); and
Introducing a conductive material into the recesses ( 438 ) to produce capacitor electrodes ( 314-904 ) arranged laterally next to one another, between which the capacitance of the capacitor element is formed.

16. The method according to claim 15, wherein in the step of producing the laterally adjacent recesses ( 438 ; 902 ) recesses are formed in the dielectric layer (310-902), which have sections that extend in different directions.

17. The method of claim 15 or 16, further comprising the steps of:
Applying at least one further dielectric layer ( 720 , 730 ; 820 , 830 ) to a surface ( 710 a; 820 a) of the dielectric layer ( 710 ; 810 );
Creating recesses arranged laterally next to one another with respect to the surface ( 300 a- 800 a) of the carrier substrate ( 300-800 ) in the at least one further dielectric layer ( 720 , 730 ; 820 , 830 ); and
Introducing a conductive material into the recesses arranged side by side in the at least one further dielectric layer ( 720 , 730 ; 820 , 830 ) to produce second capacitor electrodes ( 722 , 724 , 732 , 734 ; 824 , 826 , 838 , 840 ) , between which a further capacity is formed.

18. The method of claim 17, further comprising the steps of:
Creating capacitor via cutouts in the one dielectric layer ( 810 ) and / or in the at least one further dielectric layer ( 820 , 830 ); and
Introducing a conductive material into the capacitor via recesses for producing capacitor via holes ( 842 , 844 , 846 , 848 ), which have a capacitance formed by the one capacitor electrodes ( 814 , 816 ) in parallel with a capacitance formed by the second capacitor electrodes ( 824 , 826 , 838 , 840 ) interconnect capacitance.

19. The method according to any one of claims 15 to 18, wherein the conductive material includes copper.

20. The method according to any one of claims 15 to 19, wherein the step of providing a carrier substrate ( 300-800 ) comprises providing a semiconductor substrate.

21. The method according to any one of claims 15 to 20, in which in the step of producing the recesses ( 438 ) arranged laterally next to one another, through-contact recesses ( 432 ) are also produced in the dielectric layer ( 410 ).

22. The method according to claim 21, in which the recesses ( 438 ) arranged laterally next to one another and the via recesses ( 432 ) are produced using the same process steps in the dielectric layer ( 410 ).

23. The method according to claim 21 or 22, in which, in the step of introducing a conductive material, the recesses ( 438 ) arranged laterally next to one another and the through-hole recesses ( 432 ) in the dielectric layer ( 410 ) are filled simultaneously.

24. The method as claimed in one of claims 15 to 23, in which conductor structure recesses ( 434 , 436 ) are also produced in the dielectric layer ( 410 ).

25. The method as claimed in claim 24, in which, in the step of introducing a conductive material, the recesses ( 438 ) arranged laterally next to one another and the conductor structure recesses ( 434 , 436 ) in the dielectric layer ( 410 ) are simultaneously filled with the conductive material.

26. The method according to any one of claims 15 to 25, further comprising a step of creating dummy recesses ( 618 , 620 , 622 , 624 ) in the dielectric layer ( 300-800 ) and a step of filling the same with a conductive material.