DE10046302A1 - Production of an active region over a deep trench capacitor comprises forming a capacitor in a semiconductor substrate, structuring and etching to form the active region, and wet etching the capacitor and the active region - Google Patents
Production of an active region over a deep trench capacitor comprises forming a capacitor in a semiconductor substrate, structuring and etching to form the active region, and wet etching the capacitor and the active regionInfo
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Abstract
Description
Die vorliegende Erfindung betrifft ein Verfahren zum Kompensieren der Fehljustierung eines Fotolithografieschritts beim Ätzen eines aktiven Gebiets über einem Tiefgraben kondensator in einem Speicherarray.The present invention relates to a method for compensating for the misalignment a photolithography step in etching an active area over a deep trench capacitor in a storage array.
In jüngster Zeit wird in dynamischen Speichern mit wahlfreiem Zugriff (DRAM) die Dichte von integrierten DRAM-Schaltkreisen erhöht. Eine DRAM-Zelle besteht typischerweise aus einer Speicherkapazität und einem Zugriffstransistor. Eine Art eines Speicherkon densators ist der Grabenkondensator, wobei ein Kondensator in einem Graben gebildet ist, der in einem Siliciumhalbleitersubstrat geätzt ist. Typischerweise ist neben dem Gra benspeicherkondensator der Zugriffstransistor ausgebildet. Der Zugriffstransistor ist auf einem aktiven Gebiet (AA) gebildet.Recently, density has been increasing in dynamic random access memories (DRAM) of integrated DRAM circuits increased. A DRAM cell typically exists from a storage capacity and an access transistor. A kind of a storage con capacitor is the trench capacitor, a capacitor being formed in a trench which is etched in a silicon semiconductor substrate. In addition to the gra Storage capacitor of the access transistor. The access transistor is on an active area (AA).
Die aktiven Gebiete in dem DRAM-Array sind durch Oxidisolationen, beispielsweise durch Flachgrabenisolationen (STI), getrennt. Da aufgrund der hohen Integration die Größe der Grabenkondensatoren und der Zugriffstransistoren abnimmt, ist die Justie rung des aktiven Gebiets relativ zu den in dem Halbleitersubstrat gebildeten tiefen Grä ben kritisch. Dabei tritt unvermeidlich ein gewisser Betrag an Fehljustierung auf. Das Ergebnis dieser Fehljustierung kann in den Fig. 1 und 2 betrachtet werden. Fig. 1 zeigt sowohl eine Draufsicht als auch einen Querschnitt eines korrekt ausgerichteten aktiven Gebiets über einen Tiefgrabenkondensator. Fig. 2 zeigt die Probleme auf, wenn eine Fehljustierung auftritt.The active areas in the DRAM array are separated by oxide isolations, for example shallow trench isolations (STI). Since the size of the trench capacitors and the access transistors decrease due to the high level of integration, the adjustment of the active region relative to the deep trenches formed in the semiconductor substrate is critical. A certain amount of misalignment inevitably occurs. The result of this misalignment can be viewed in FIGS. 1 and 2. Fig. 1, both a plan view and a cross section showing a properly aligned active region via a low grave capacitor. Figure 2 shows the problems when misalignment occurs.
Insbesondere zeigt der obere Bereich der Fig. 1 eine Draufsicht auf ein DRAM- Speicherarray 101. Das Speicherarray 101 umfasst Grabenkondensatoren 103, die in dem Halbleitersubstrat gebildet sind. Aktive Gebiete 105a-c umgeben die Grabenkon densatoren 103. Typischerweise ist ein aktives Gebiet 105 mit zwei Grabenkondensato ren 103a-b verknüpft. Wie im unteren Bereich der Fig. 1 zu sehen ist, wird ein Querschnitt entlang der Linie 1-1' gezeigt. Der Grabenkondensator 103 erstreckt sich nach unten in das Substrat und umfasst ein Randoxid 107, das zur elektrischen Isolierung des Grabenkondensators dient. Innerhalb des Grabenkondensators 103 ist eine Polysilici umstapelschicht ausgebildet, die zumindest eine erste Polysiliciumschicht, eine die lektrische Schicht und eine zweite Polysiliciumschicht umfasst. Dies bildet den Konden sator in dem Graben. Ein Teil des aktiven Gebiets 105a erstreckt sich über den Graben kondensator und wird verwendet, um einen Kontakt mit dem oberen Knotenpunkt des Grabenkondensators zu bilden. Daher ist das in der Querschnittsansicht aus Fig. 1 ge zeigte aktive Gebiet 105a aus Polysilicium aufgebaut. Insbesondere zu beachten ist, dass die aktiven Gebiete 105b und 105c von dem aktiven Gebiet 105a durch die Oxid schicht 107 elektrisch isoliert sind. Eine weitere Isolierung wird durch die Flachgraben isolationsstruktur bereitgestellt, die zwischen den aktiven Gebieten 105a, 105b und 105c gebildet wird.In particular, the upper area of FIG. 1 shows a top view of a DRAM memory array 101 . The memory array 101 includes trench capacitors 103 formed in the semiconductor substrate. Active areas 105 a-c surround the trench capacitors 103 . Typically, an active area 105 is associated with two trench capacitors 103 a-b. As can be seen in the lower area of FIG. 1, a cross section along line 1-1 'is shown. The trench capacitor 103 extends down into the substrate and comprises an edge oxide 107 , which serves for the electrical insulation of the trench capacitor. A polysilicon stacking layer is formed within the trench capacitor 103 and comprises at least a first polysilicon layer, a the dielectric layer and a second polysilicon layer. This forms the capacitor in the trench. A portion of the active area 105a extends across the trench capacitor and is used to make contact with the upper node of the trench capacitor. Therefore, the Ge in the cross-sectional view of FIG. 1 showed active region 105a is composed of polysilicon. In particular, it should be noted that the active regions 105 b and 105 c are electrically insulated from the active region 105 a by the oxide layer 107 . Further isolation is provided by the shallow trench isolation structure that is formed between the active areas 105 a, 105 b and 105 c.
Fig. 2 zeigt eine seitliche Fehljustierung der aktiven Gebiete 205a-c relativ zur Position der Grabenkondensatoren 203. Insbesondere zeigt der obere Bereich der Fig. 2, dass die aktiven Gebiete nach links verschoben sind, wodurch bewirkt wird, dass das aktive Gebiet 205c mindestens mit einem gewissen Teil der Grabenkondensatoren 203 über lappt. Die Querschnittsansicht entlang der Schnittlinie 2-2' in Fig. 2 zeigt die Wirkung der Fehljustierung. Aufgrund dieser Fehljustierung ist ein Teil des aktiven Gebiets 205c in elektrischem Kontakt mit den Grabenkondensatoren 203. Dieser elektrische Kurzschluss ist in Fig. 2 als der Bereich 207 dargestellt. Wie sich leicht nachvollziehen lässt, ist die ser elektrische Kurzschluss zwischen aktiven Gebieten 205a und Grabenkondensatoren 203 unerwünscht. Fig. 2 shows a lateral misalignment of the active areas 205 a-c relative to the position of the grave capacitors 203rd In particular, the upper area of FIG. 2 shows that the active areas are shifted to the left, as a result of which the active area 205 c overlaps with at least some of the trench capacitors 203 . The cross-sectional view along the section line 2-2 'in Fig. 2 shows the effect of the misalignment. Due to this misalignment, part of the active region 205 c is in electrical contact with the trench capacitors 203 . This electrical short circuit is shown in FIG. 2 as the area 207 . As can be easily understood, this electrical short circuit between active areas 205 a and trench capacitors 203 is undesirable.
Fig. 1 ist eine Draufsicht und eine Querschnittsansicht einer DRAM-Zelle mit geeig net justierten aktiven Gebieten und Grabengebieten. Fig. 1 is a top view and a cross-sectional view of a DRAM cell with suitably adjusted active areas and trench areas.
Fig. 2 ist eine Draufsicht und eine Querschnittsansicht einer DRAM-Zelle mit fehl justierten aktiven Gebieten und Grabengebieten. Fig. 2 is a plan view and a cross sectional view of a DRAM cell having misaligned active regions and grave areas.
Fig. 3-11 zeigen die Schritte zum Kompensieren einer seitlichen Fehljustierung der aktiven Gebiete über den Grabengebieten gemäß der vorliegenden Erfin dung. Fig. 3-11 show the steps for compensating for a lateral misalignment of the active regions via the grave areas according to the present dung OF INVENTION.
Fig. 12 zeigt das Anwachsen der vergrabenen Streifenlänge zur Kompensierung des Nassätzschrittes der vorliegenden Erfindung. Figure 12 shows the increase in buried strip length to compensate for the wet etch step of the present invention.
In den Fig. 3-7 wird ein Verfahren zum Verbessern des Aktivgebietsätzens über einem Tiefgrabenkondensator für ein DRAM-Speicherarray gezeigt. Insbesondere wird, wie in Fig. 3 zu sehen ist, ein tiefer Graben 301 in einem Halbleitersubstrat 303 gebildet. Der Einfachheit halber ist lediglich ein einzelner Graben 301 gezeigt. Der Fachmann erkennt jedoch leicht, dass typischerweise Millionen von im Wesentlichen gleichen Gräben 301 in dem Substrat 303 während der Herstellung eines DRAM-Speicherarrays geformt wer den. Der obere Bereich von Fig. 3 zeigt eine Draufsicht des Grabens 301 und der untere Teil der Fig. 3 zeigt eine Querschnittsansicht entlang der Linie 3-3'.In FIGS. 3-7, a method is shown for improving the active region above a depth Sätzens grave capacitor for a DRAM memory array. In particular, as can be seen in FIG. 3, a deep trench 301 is formed in a semiconductor substrate 303 . For the sake of simplicity, only a single trench 301 is shown. However, those skilled in the art will readily recognize that typically millions of substantially the same trenches 301 are formed in the substrate 303 during the manufacture of a DRAM memory array. The upper region of FIG. 3 shows a top view of the trench 301 and the lower part of FIG. 3 shows a cross-sectional view along the line 3-3 '.
Als nächstes wird in Fig. 4 eine Schicht von arsendotierten Quartzglas (ASG) 401 ent lang der Innenseite des Grabens 301 abgeschieden. Der Abscheidevorgang der ASG- Schicht 401 kann durch chemische Dampfabscheidung (CVD) ausgeführt werden. Vor zugsweise beträgt die Dicke der ASG-Schicht 401 300-500 Å.Next, a layer of arsenic-doped quartz glass (ASG) is deposited for 401 ent of the inside of the trench 301 in FIG. 4. The deposition process of the ASG layer 401 can be carried out by chemical vapor deposition (CVD). Preferably, the thickness of the ASG layer 401 is 300-500 Å.
Als nächstes wird eine Schicht Fotolack im Graben 301 und über der ASG-Schicht 401 abgeschieden. Der Fotolack ist von der Oberseite des Grabens 301 nach unten versetzt, um eine gewünschte Höhe der ASG-Schicht 401 innerhalb des Grabens zu definieren. Der Teil der ASG-Schicht 401, der nicht von dem Fotolack bedeckt wird, wird entfernt. Das Ergebnis ist eine ASG-Schicht 401 innerhalb des Grabens 301, die sich jedoch nicht auf die Oberseite des Grabens 301 erstreckt. Als nächstes wird der Fotolack ent fernt. Das Ergebnis kann in Fig. 5 betrachtet werden.Next, a layer of photoresist is deposited in the trench 301 and over the ASG layer 401 . The photoresist is offset down from the top of the trench 301 to define a desired height of the ASG layer 401 within the trench. The part of the ASG layer 401 that is not covered by the photoresist is removed. The result is an ASG layer 401 within the trench 301 , which, however, does not extend to the top of the trench 301 . Next, the photoresist is removed. The result can be seen in FIG. 5.
Als nächstes wird in Fig. 6 eine Deckschicht aus Tetraethylorthosilicatoxid (TEOS) 551 gebildet und über der ASG-Schicht 401 abgeschieden. Der Zweck der TEOS- Abdeckung ist das Verhindern des Ausdiffundierens des Arsens in dem Bereich, der nicht durch ASG im nächsten Ausheizschritt bedeckt ist.Next, a top layer of tetraethyl orthosilicate oxide (TEOS) 551 is formed in FIG. 6 and deposited over the ASG layer 401 . The purpose of the TEOS cover is to prevent the arsenic from diffusing out in the area not covered by ASG in the next baking step.
Anschließend wird ein Ausheizschritt mit der ASG-Schicht 401 ausgeführt, um das Ar sen in das Substrat zu treiben, um eine vergrabene Platte 553 zu bilden. Die vergrabene Platte 553 wird als der untere Speicherknotenpunkt des Grabenkondensators verwen det. Nach dem Ausheizschritt werden das TEOS-Oxid 551 und die ASG-Schicht 401 unter Anwendung eines Nassätzprozesses entfernt. Dadurch wird die vergrabene Platte 553 im Substrat freigelegt.A bake step is then performed on the ASG layer 401 to drive the arsenic into the substrate to form a buried plate 553 . The buried plate 553 is used as the lower storage node of the trench capacitor. After the bakeout step, TEOS oxide 551 and ASG layer 401 are removed using a wet etch process. The buried plate 553 is thereby exposed in the substrate.
Als nächstes wird in Fig. 7 eine Nitridschicht (nicht gezeigt) über der vergrabenen Platte und im Graben abgeschieden. Es wird eine Oxidation des Nitrids durchgeführt, um eine Nitrid/Oxid(NO)-Schicht zu bilden. Die Oxidation kann unter Anwendung thermischen Oxidierens erreicht werden. Gemäß Fig. 7 wird der Graben dann mit arsendotiertem Polysilicium 753 gefüllt. Das arsendotierte Polysilicium 753 wird unter Anwendung her kömmlicher CVD-Verfahren abgeschieden.Next, in FIG. 7, a nitride layer (not shown) is deposited over the buried plate and in the trench. Oxidation of the nitride is performed to form a nitride / oxide (NO) layer. Oxidation can be accomplished using thermal oxidation. According to Fig. 7, the trench is then filled with arsenic doped polysilicon 753rd The arsenic-doped polysilicon 753 is deposited using conventional CVD processes.
Als nächstes wird die Polysiliciumschicht 753 abgetragen und dann unter Verwendung eines chemisch mechanischen Einebenungsprozesses (CMP) poliert, um sicherzustel len, dass die Polysiliciumschicht 753 lediglich innerhalb des Grabens besteht. Die Nit rid/Oxidschicht, die nicht von der Polysiliciumschicht 753 bedeckt ist, wird anschließend unter Verwendung herkömmlicher Ätzschritte entfernt. Das Ergebnis kann in Fig. 8 be trachtet werden.Next, the polysilicon layer 753 is removed and then polished using a chemical mechanical leveling (CMP) process to ensure that the polysilicon layer 753 only exists within the trench. The nitride / oxide layer, which is not covered by polysilicon layer 753 , is then removed using conventional etching steps. The result can be viewed in FIG. 8.
Als nächstes wird in Fig. 9 ein Teil der Polysiliciumschicht 753 bis zu einer vorbestimm ten Tiefe abgetragen, und anschließend wird eine zweite Schicht aus TEOS-Oxid 901 abgeschieden, um ein Randoxid 903 zu bilden. Das Randoxid 903 wird dann geätzt, um den horizontalen Bereich zur Formung der endgültigen Seitenwand zu entfernen. Es wird eine zweite Polysiliciumschicht 905 abgeschieden, und es folgt eine CMP- Behandlung der Polysiliciumschicht. Ein Teil der zweiten Polysiliciumschicht 905 wird dann auf eine vorbestimmte Tiefe abgetragen, und der Bereich des Randoxids 903, der nicht von der zweiten Polysiliciumschicht 905 bedeckt ist, wird durch Eintauchen in BHF (Puffer-HF) geätzt. Es wird eine dritte Polysiliciumschicht 907 abgeschieden und an schließend um ca. 50 nm zurückgenommen. Next, Figure 9 is a part of the polysilicon layer is in Fig. 753 ablated to a depth vorbestimm th, and then a second layer of TEOS oxide is deposited 901 to form a rim oxide 903rd Edge oxide 903 is then etched to remove the horizontal area to form the final sidewall. A second polysilicon layer 905 is deposited and CMP treatment of the polysilicon layer follows. A portion of the second polysilicon layer 905 is then removed to a predetermined depth and the area of the edge oxide 903 that is not covered by the second polysilicon layer 905 is etched by immersion in BHF (buffer HF). A third polysilicon layer 907 is deposited and then reduced by approximately 50 nm.
Als nächstes wird in Fig. 10 die Aktivgebietätzung durchgeführt. Die Aktivgebietätzung wird verwendet, um jene Gebiete der DRAM-Speicherzelle zu definieren, die aktive Halbleiterelemente enthalten werden. Anders ausgedrückt, jene Gebiete, die nicht wäh rend des Aktivgebietätzens geschützt sind, werden darauf ausgebildete Isolationsge biete aufweisen. Somit werden in der bevorzugten Ausführungsform Flachgrabenisolati onen (STI) zwischen den aktiven Gebieten (AA) gebildet. Wie in Fig. 10 zu sehen ist, existiert aufgrund einer Fehljustierung zwischen dem Maskenmuster für das aktive Ge biet und den Gräben 301 ein Polysiliciumrest zwischen dem Grabenkondensator 501 und einem benachbarten aktiven Gebiet. Dieser Rest ist in Gebiet 601 markiert. Der in den Fig. 3-10 beschriebene Prozess ist im Allgemeinen in Übereinstimmung mit dem Stand der Technik und ergibt fehlerhafte Bauteile aufgrund des Kurzschlusses im Gebiet 601.Next, the active area etching is performed in FIG. 10. Active area etching is used to define those areas of the DRAM memory cell that will contain active semiconductor elements. In other words, those areas that are not protected during active area etching will have isolation areas formed thereon. Thus, in the preferred embodiment, shallow trench isolations (STI) are formed between the active areas (AA). As seen in FIG. 10, a polysilicon residue exists between the trench capacitor 501 and an adjacent active area due to a misalignment between the mask pattern for the active area and the trenches 301 . This remainder is marked in area 601 . The process described in FIGS. 3-10 is generally in accordance with the prior art and results in faulty components due to the short circuit in area 601 .
Gemäß der vorliegenden Erfindung und wie in Fig. 11 dargestellt ist, wird ein Nassätz schritt für 5-20 Minuten ausgeführt, um den Polysiliciumrest im Gebiet 601 zu entfernen. Das Nassätzen sollte eine hohe Selektivität zwischen Silicium und dotiertem Polysilicium aufweisen. Dies führt dazu, dass das dotierte Polysilicium innerhalb des Grabenkonden sators 501 entfernt wird, während eine geringe Wirkung auf das Siliciumsubstrat des Wafers 303 in den aktiven Gebieten ausgeübt wird. Ein geeigneter Kandidat ist Ethy lenglycol. Alternativ kann eine Lösung aus NH4OH als Ätzmittel verwendet werden. Die resultierende Struktur wird im Querschnitt in Fig. 11 gezeigt. Somit eliminiert der Nass ätzschritt den Polysiliciumrest, der aus einer Fehljustierung mit dem tiefen Grabenkon densator bei der Aktivgebietätzung resultiert.According to the present invention and as shown in FIG. 11, a wet etch step is performed for 5-20 minutes to remove the polysilicon residue in area 601 . Wet etching should have a high selectivity between silicon and doped polysilicon. As a result, the doped polysilicon within the trench capacitor 501 is removed, while having little effect on the silicon substrate of the wafer 303 in the active areas. A suitable candidate is ethylene glycol. Alternatively, a solution of NH 4 OH can be used as an etchant. The resulting structure is shown in cross section in FIG. 11. The wet etching step thus eliminates the polysilicon residue that results from a misalignment with the deep trench capacitor during the active area etching.
Es wurde jedoch herausgefunden, dass der Nassprozess gewisse Nebeneffekte auf weist, die zu kompensieren sind. Insbesondere hat das Nassätzen einen Verlust an Tiefe in der dritten Polysiliciumschicht zur Folge. Dies kann allerdings leicht kompensiert werden, indem zusätzliches drittes Polysiliciummaterial abgeschieden wird, um den Verlust an drittem Polysiliciummaterial während des Nassätzprozesses zu kompensie ren. Eine andere Art dies auszudrücken besteht darin, dass die dritte Polysiliciumschicht in vorhergehenden Prozessschritten so justiert wird, dass sie eine größere Höhe als normalerweise aufweist. Beispielsweise könnte die Vertiefung der dritten Polysilicium schicht auf 30 nm anstelle von 50 nm eingestellt werden. However, it has been found that the wet process has certain side effects points that have to be compensated. In particular, wet etching has a loss Depth in the third polysilicon layer. However, this can easily be compensated for are deposited by depositing additional third polysilicon material around the To compensate for loss of third polysilicon material during the wet etching process ren. Another way of expressing this is that the third polysilicon layer is adjusted in previous process steps so that it is greater than normally has. For example, the recess could be the third polysilicon layer can be set to 30 nm instead of 50 nm.
Zweitens führt der Nassprozess zu einer Verengung des dritten Polysiliciummaterials, das in einer Verengung des "Aktivgebietfensters" resultieren kann. Dies kann kompen siert werden, indem die Aktivgebietmaske so geändert wird, dass sie größere Kontakt bereiche zum Grabenkondensator umfasst. Entsprechend Fig. 12 verbindet insbesonde re normalerweise ein aktives Gebiet 801 zwei Grabenkondensatoren 103. Aufgrund der seitlichen Entfernung des dritten Polysiliciummaterials wegen des zusätzlichen Nassätz schrittes sollte zur Vergrößerung des Aktivgebietprozessfensters jedoch die Maske, die das aktive Gebiet 801 bildet, in der seitlichen Richtung erweitert werden. Daher sollte das aktive Gebiet Erweiterungsbereiche 803 beinhalten.Second, the wet process narrows the third polysilicon material, which can result in the "active area window" narrowing. This can be compensated by changing the active area mask so that it includes larger contact areas to the trench capacitor. . 12 connects corresponding to FIG insbesonde normally re an active region 801, two capacitors 103 grave. Due to the lateral removal of the third polysilicon material due to the additional wet etching step, however, in order to enlarge the active area process window, the mask which forms the active area 801 should be extended in the lateral direction. Therefore, the active area should include extension areas 803 .
Obwohl die bevorzugte Ausführungsform der Erfindung dargestellt und beschrieben wurde, soll betont werden, dass diverse Änderungen daran ausgeführt werden können, ohne vom Grundgedanken und dem Schutzbereich der Erfindung abzuweichen. Although the preferred embodiment of the invention is shown and described , it should be emphasized that various changes can be made to it, without departing from the basic idea and the scope of protection of the invention.
Fig. 1 Polystapelschicht Fig. 1 polystack layer
Fig. 2 Randoxid ist höher als der STI-Fußpunkt Fig. 2 edge oxide is higher than the STI base
Fig. 6 tiefer, siehe Fig. 4 Fig. 6 deeper, see FIG. 4
Fig. 7 tiefer, siehe Fig. 9
im Allgemeinen ist das Nitrid zu dünn, um in den Figuren erkennbar zu sein Fig. 7 deep, see FIG. 9
generally the nitride is too thin to be seen in the figures
Fig. 8 tiefer, siehe Fig. 9 Fig. 8 deeper, see FIG. 9
Fig. 10 höher Fig. 10 higher
Claims (12)
Bilden des Tiefgrabenkondensators in dem Halbleitersubstrat;
Strukturieren und Ätzen des Halbleitersubstrats zur Bildung des aktiven Gebiets, wobei zumindest ein Teil des aktiven Gebiets mit dem Tiefgrabenkondensator ü berlappt;
Nassätzen des Tiefgrabenkondensators und des aktiven Gebiets.1. A method of forming an active region over a deep trench capacitor formed in a semiconductor substrate, the method comprising:
Forming the deep trench capacitor in the semiconductor substrate;
Patterning and etching the semiconductor substrate to form the active region, at least part of the active region overlapping with the deep trench capacitor;
Wet etching of the deep trench capacitor and the active area.
Bilden eines Grabens in dem Halbleitersubstrat;
Bilden eines Stapelkondensators in dem Graben, wobei der Stapelkondensator eine aus Polysilicium gebildete obere leitende Schicht umfasst. 6. The method of claim 1, wherein forming the deep trench capacitor comprises:
Forming a trench in the semiconductor substrate;
Forming a stacked capacitor in the trench, the stacked capacitor comprising an upper conductive layer formed of polysilicon.
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-
2000
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Patent Citations (1)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
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