CN104299995A - 半导体装置 - Google Patents

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Abstract

根据一个实施方式，半导体装置具有第一导电型的第一半导体区域、第一控制电极、第一电极、第二控制电极、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一绝缘膜、第二电极、第三电极。第一控制电极设置在第一半导体区域之上。第一电极设置在第一控制电极之上。第二控制电极设置在第一半导体区域之上。第二控制电极具有第一部分、第二部分。第一部分与第一控制电极并列。第二部分设置在第一部分之上。第二半导体区域设置在第一半导体区域之上。第三半导体区域设置在第二半导体区域之上。第一绝缘膜设置在第二半导体区域与第二部分之间。第二电极与第三半导体区域、第一电极导通。第三电极与第一半导体区域导通。

Description

半导体装置
相关申请的引用：本申请以2013年7月16日申请的在先日本专利申请2013－147992号、2014年2月7日申请的在先日本专利申请2014-022294号的优先权利益为基础，并且要求该利益，在先申请的内容整体通过引用而被包含在本申请中。
技术领域
在此说明的实施方式整体上涉及半导体装置。
背景技术
作为实现半导体装置的微小化的一个例子，采用了在沟槽内形成了栅电极的沟槽栅极构造。将沟槽栅极的间隔设得越微小则每单位面积的栅极密度越增加，从而使导通电阻减少的效果也越大。另一方面，若沟槽栅极的间隔狭窄，则很难进行半导体装置的阈值的控制及短路耐量的确保。在半导体装置中，在确保基于栅极的控制性及耐量的同时一并实现微小化和特性提高是很重要的。
例如，双极型功率器件（闸流晶体管、pn二极管、IGBT、IEGT、双极型晶体管等）通过高电阻半导体层的传导率调制，来实现元件的低导通电阻化，从而保证大的通电能力。但是，在该器件中，作为传导率调制的代价，在漏极电压（Vd）为内建电势（Vbi）以下时，电流不易流动。双极型功率器件在Vd＞Vbi时良好地动作。
与此相对，单极型功率器件（MOSFET等）不受内建电势的制约，与漏极电压成正比而线性地流动有电流。但是，在漏极电压为内建电势以上时，不能利用传导率调制的效应，不具有大的通电能力。单极型功率器件在Vd＜Vbi时优越地动作。
期待着能够实现双极型功率器件和单极型功率器件各自的特性、即Vd＞Vbi时维持双极型功率器件的良好的通电特性、Vbi＞Vd＞0V时与通常的MOSFET相比为低导通特性的器件。
发明内容
本发明的实施方式提供一种能够在确保基于栅极的控制性及耐量的同时一并实现微小化和特性提高的半导体装置。
根据一个实施方式，半导体装置包含第一半导体区域、第一控制电极、第一电极、第二控制电极、第二半导体区域、第三半导体区域、第一绝缘膜、第二电极、第三电极。
所述第一半导体区域为第一导电型的半导体区域。
所述第一控制电极设置在所述第一半导体区域之上。
所述第一电极设置在所述第一控制电极之上。
所述第二控制电极设置在所述第一半导体区域之上。所述第二控制电极具有第一部分、第二部分。所述第一部分与所述第一控制电极并列。所述第二部分设置在所述第一部分之上且与所述第一电极并列。
所述第二半导体区域设置在所述第一半导体区域之上。所述第二半导体区域为第二导电型的半导体区域。
所述第三半导体区域设置在所述第二半导体区域之上。所述第三半导体区域为第一导电型的半导体区域。
所述第一绝缘膜设置在所述第二半导体区域与所述第二部分之间。
所述第二电极与所述第三半导体区域、所述第一电极导通。
所述第三电极与所述第一半导体区域导通。
发明效果
本发明的实施方式能够提供一种能够在确保基于栅极的控制性及耐量的同时一并实现微小化和特性提高的半导体装置。
附图说明
图1是示例第一实施方式所涉及的半导体装置的示意立体图。
图2（a）～（c）是示例第一实施方式所涉及的半导体装置的示意剖视图。
图3（a）及（b）是示例半导体装置的动作的示意剖视图。
图4（a）～（c）是示例参考例所涉及的半导体装置的示意剖视图。
图5（a）及（b）是示例短路耐量的图。
图6（a）～（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图7（a）～（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图8（a）～（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图9（a）～（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图10（a）～（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图11（a）～（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图12是示例漏极电压与漏极电流的关系的图。
图13（a）～（c）是示例第二实施方式所涉及的半导体装置的示意图。
图14（a）及（b）是示例第二实施方式的变形例所涉及的半导体装置的示意图。
图15是示例漏极电压与漏极电流的关系的图。
图16是示例第三实施方式所涉及的半导体装置的示意立体图。
图17是示例第三实施方式的变形例所涉及的半导体装置的示意立体图。
图18是示例第四实施方式所涉及的半导体装置的示意立体图。
图19（a）～（c）是示例第四实施方式所涉及的半导体装置的示意剖视图。
图20是示例第五实施方式所涉及的半导体装置的示意立体图。
图21是示例第六实施方式所涉及的半导体装置的示意立体图。
图22是示例第七实施方式所涉及的半导体装置的示意立体图。
图23是示例第八实施方式所涉及的半导体装置的示意立体图。
图24（a）～（c）是示例第八实施方式所涉及的半导体装置的示意剖视图。
图25是示例第九实施方式所涉及的半导体装置的示意立体图。
图26是示例半导体装置的特性的图。
图27是示例第十实施方式所涉及的半导体装置的示意立体图。
图28是示例第十一实施方式所涉及的半导体装置的示意立体图。
图29是示例第十二实施方式所涉及的半导体装置的示意立体图。
图30是示例半导体装置的动作的示意剖视图。
图31（a）是示例第十二实施方式的变形例所涉及的半导体装置的示意立体图，图31（b）是示例其漏极侧构造的示意剖视图，图31（c）是表示图31（a）的α－α’截面上的Vd＜Vbi条件下的空穴的浓度分布的图。
图32是示例第十三实施方式所涉及的半导体装置的示意立体图。
图33（a）及图33（b）是示例漏极电压与漏极电流的关系的图。
图34（a）是示例第十四实施方式的第一例所涉及的半导体装置，图34（b）是示例第十四实施方式的第二例所涉及的半导体装置，图34（c）是示例第十四实施方式的第三例所涉及的半导体装置的示意立体图。
图35是示例漏极电压与漏极电流的关系的图。
图36是示例第十五实施方式所涉及的半导体装置的示意立体图。
图37是示例第十六实施方式所涉及的半导体装置的示意立体图。
图38（a）及图38（b）是表示第十六实施方式所涉及的半导体装置的动作的示意立体图。
图39是表示第十六实施方式所涉及的半导体装置的动作的坐标图。
具体实施方式
以下，参照附图对一实施方式进行说明。在附图中，相同的附图标记表示相同或者类似的部分。对附图中的相同部分赋予相同编号并适当地省略其详细说明，对不同部分进行说明。在以下的说明中，n＋、n、n－及p＋、p、p－的表达方式表示各导电型中杂质浓度的相对高低。即，n＋与n相比n型的杂质浓度相对高、n－与n相比n型的杂质浓度相对低。p＋与p相比p型的杂质浓度相对高，p－与p相比p型的杂质浓度相对低。＋的个数越多则表示杂质浓度越高。－的个数越多则表示杂质浓度越低。在以下的说明中，作为一个例子，列举将第一导电型设为n型、第二导电型设为p型的具体例。
（第一实施方式）
图1是示例第一实施方式所涉及的半导体装置的示意立体图。
图1中示出了将第一实施方式所涉及的半导体装置110的一部分截断了的示意立体图。
图2（a）～（c）是示例第一实施方式所涉及的半导体装置的示意剖视图。
图2（a）中示出了沿X方向观察半导体装置110时的局部剖视图。图2（b）中示出了图2（a）所示的A1－A1截面。图2（c）中示出了图2（a）所示的B1－B1截面。
如图1所示，本实施方式所涉及的半导体装置110具备n－型的漂移区域10、第一栅电极D1、第一电极部D11、第二栅电极D2、p型的基极区域20、n＋＋型的源极区域30、栅极绝缘膜81、源电极D12、漏电极D13。
漂移区域10为第一半导体区域。第一栅电极D1为第一控制电极。第一电极部D11为第一电极。第二栅电极D2为第二控制电极。基极区域20为第二半导体区域。源极区域30为第三半导体区域。栅极绝缘膜81为第一绝缘膜。源电极D12为第二电极。漏电极D13为第三电极。半导体装置110例如为MOSFET（metal oxide semiconductor field effect transistor）。半导体装置110也可以为IGBT（Insulated Gate Bipolar Transistor）或IEGT（Injection Enhanced Gate Transistor）。在第一实施方式中，只要没有特别示出，就以半导体装置110为MOSFET的情况为例来进行说明。
也可以是，在漂移区域10与漏电极D13之间设置有n型的半导体区域15（第五半导体区域）及n＋型的第四半导体区域40。另外，在半导体装置110为IGBT或者IEGT的情况下，第四半导体区域40为p＋型的半导体区域。半导体区域15设置在第四半导体区域40与漂移区域10之间。第四半导体区域40设置在漏电极D13与半导体区域15之间。第四半导体区域40与漏电极D13接触。
在本实施方式中，为了便于说明，将半导体区域15设为包含于漂移区域10。此外，在本实施方式中，将连结漏电极D13和漂移区域10的方向设为Z方向（第一方向），将与Z方向正交的方向之一设为X方向（第二方向或者第三方向），将与Z方向及X方向正交的方向设为Y方向（第三方向或者第二方向）。此外，将在Z方向上从漏电极D13朝向漂移区域10的方向设为上（上侧），将其相反方向设为下（下侧）。
漂移区域10具有下部11和上部12。下部11设置在半导体区域15之上。上部12设置在下部11之上。上部12是从下部11之上向上侧突出的部分。在本实施方式中，在下部11之上设置有多个上部12。多个上部12分别在Y方向上延伸地设置。漂移区域10的杂质浓度例如为1×1013cm－3以上1×1015cm－3以下程度。
基极区域20在上部12之上，与上部12接触地设置。基极区域20与上部12一起在Y方向上延伸地设置。在设置有多个上部12的情况下，基极区域20设置在各个上部12之上。
源极区域30设置在基极区域20之上。源极区域30与基极区域20的至少一部分接触。源极区域30的杂质浓度比漂移区域10的杂质浓度高。源极区域30的杂质浓度例如为1×1018cm－3以上1×1021cm－3以下程度。
第一栅电极D1设置在漂移区域10之上。第一栅电极D1在X方向上与上部12及基极区域20并列。第一栅电极D1在Z方向及Y方向上延伸。第一栅电极D1的下端d1b比上部12与基极区域20的边界pnj1靠下。第一栅电极D1的上端d1u比边界pnj1靠上且比基极区域20与源极区域30的边界pnj2靠下。即，边界pnj1比第一栅电极D1的上端d1u靠上。
第一栅电极D1例如使用添加有杂质的半导体材料（例如，多晶硅）。作为第一栅电极D1，也可以是使用金属。
在第一栅电极D1与上部12之间、以及第一栅电极D1与基极区域20之间，设置有栅极绝缘膜82。栅极绝缘膜82为第二绝缘膜。栅极绝缘膜82例如使用氧化硅或氮化硅。半导体装置110中，沿着与第一栅电极D1对置的基极区域20的面沿Z方向形成有沟道区域。
第一栅电极D1为沟槽栅极。第一栅电极D1设置于沿Z方向在源极区域30、基极区域20及漂移区域10形成的第一沟槽T1内。第一栅电极D1经由栅极绝缘膜82被埋入第一沟槽T1内。
第一电极部D11设置在第一栅电极D1之上。在第一电极部D11与第一栅电极D1之间设置有绝缘膜83。
第二栅电极D2设置在漂移区域10之上。第二栅电极D2在X方向上与上部12及基极区域20并列。第二栅电极D2具有第一部分D21、第二部分D22。第一部分D21在X方向上与第一栅电极D1并列。第二部分D22设置在第一部分D21之上。第二部分D22在X方向上不与第一栅电极D1并列。
第一栅电极D1在Z方向及Y方向上延伸。第二栅电极D2的下端d2b比边界pnj1靠下。下端d2b的沿Z方向的位置与下端d1b的沿Z方向的位置大致相等。第二栅电极D2的上端d2u比第一栅电极D1的上端d1u靠上。第二栅电极D2的沿Z方向的长度比第一栅电极D1的沿Z方向的长度长。
在第二栅电极D2与上部12之间、以及第二栅电极D2与基极区域20之间，设置有栅极绝缘膜81。栅极绝缘膜81为第一绝缘膜。栅极绝缘膜81例如使用氧化硅或氮化硅。半导体装置110中，沿着与第二栅电极D2对置的基极区域20的面，沿Z方向形成有沟道区域。通常，栅极绝缘膜81的厚度对应于其元件的栅极驱动电压。栅极绝缘膜81的厚度例如为100埃（）以上0.2μm以下程度。
第二栅电极D2为沟槽栅极。第二栅电极D2设置于沿Z方向形成在源极区域30、基极区域20及漂移区域10中的第二沟槽T2内。第二栅电极D2经由栅极绝缘膜81被埋入第二沟槽T2内。
在半导体装置110中，具备多个第一栅电极D1、多个第二栅电极D2。多个第一栅电极D1的每个与多个第二栅电极D2的每个在X方向上交错地配置。第一栅电极D1与第二栅电极D2的沿X方向的间隔（间距）例如为200纳米（nm）以下。
另外，第一栅电极D1与第二栅电极D2的沿X方向的间隔（间距）即便是以往的沟槽元件的沟槽栅极的间隔（间距）即1μm程度也没有什么问题，但是在本实施方式中，特别有效的是使相面对的沟槽栅极的沟道层（栅极电压施加时产生的反转或者积蓄沟道层。以下同样）相互产生影响时的间隔、即例如300nm以下。进而是使相面对的沟槽栅极的沟道层越相互影响越靠近的间隔、即例如40nm以上100nm以下。进而，如果是相面对的沟槽栅极的沟道层相互重叠的间隔（例如，40nm～20nm）、完全重叠的间隔（例如，20nm以下），那么本实施方式的效果会更显著。
在半导体装置110中，漂移区域10的上部12设置在第一栅电极D1与第二栅电极D2的第一部分D21之间。此外，基极区域20的一部分（下侧的一部分）设置在第一栅电极D1与第二栅电极D2的第一部分D21之间。基极区域20的其他部分（上侧的一部分）与第二栅电极D2的第二部分D22相面对。基极区域20的其他部分不与第一栅电极D1相面对。
这样的半导体装置110具有将第一MOS构造和第二MOS构造沿Z方向串联配置的构成。第一MOS构造为由2个栅电极将半导体区域夹着的构造。第一MOS构造包含第一栅电极D1和第二栅电极D2的第一部分D21。第二MOS构造是在半导体区域的单侧具有1个栅电极的构造。第二MOS构造包含第二栅电极D2的第二部分D22。
在半导体装置110中，在基极区域20之上设置有p＋型的接触区域35。接触区域35例如设置有多个。源极区域30例如设置有多个。多个源极区域30的每个与多个接触区域35的每个在Y方向上交错地配置。
如图2（a）所示，接触区域35的沿Z方向的长度d35比源极区域30的沿Z方向的长度d30长。
如图2（b）及（c）所示，源电极D12与源极区域30及第一电极部D11导通。第一电极部D11沿Z方向从源电极D12延伸到第一栅电极D1之上。
第一电极部D11在X方向上与第二栅电极D2的第二部分D22并列。第一电极部D11与源电极D12一体地设置。源电极D12与源极区域30及接触区域35欧姆接触。
在第一电极部D11与基极区域20之间、第一电极部D11与源极区域30的一部分之间、以及第一电极部D11与接触区域35的一部分之间，设置有绝缘膜83。
在半导体装置110中，第一沟槽T1与第二沟槽T2之间的间隔w1例如为100nm以下。若作为间隔w1，例如设为20nm以上40nm以下，则能够获得本实施方式所涉及的较大效果。间隔w1相当于基极区域20的沿X方向的长度（宽度）。
在半导体装置110中，通过采用第一MOS构造及第二MOS构造，即使基极区域20的宽度狭窄的情况下，也能够实现导通电阻的减少、高的短路耐量及雪崩耐量的提高。通过在短路耐量低的第一MOS构造之上串联地形成短路耐量高的第二MOS构造，确保了半导体装置110整体的高的短路耐量。另外，第一MOS构造也可以是相向的沟槽沟道重叠而成为高浓度的发射极层那样。另一方面，第二MOS构造优选为具有相对于栅极驱动电压程度的电压的短路耐量的构造。
接下来，对本实施方式所涉及的半导体装置110的动作进行说明。
图3（a）及（b）是示例半导体装置的动作的示意剖视图。
图3（a）中示出了与图2（b）对应的示意剖视图。图3（b）中示出了与图2（c）对应的示意剖视图。
如图3（a）所示，在对漏电极D13施加了高电位、对源电极D12施加了比漏电极D13的电位低的电位的状态下，若对第一栅电极D1及第二栅电极D2施加阈值以上的栅极电气，则在基极区域20中的与栅极绝缘膜81及82之间的界面附近形成有反转层（沟道）。
例如，对源电极D12施加接地电位或者负电位，对第一栅电极D1及第二栅电极D2施加正电位。对漏电极D13施加比第一栅电极D1及第二栅电极D2高的正电位。由此，电子被从源极区域30经由沟道注入到基极区域20及漂移区域10。由此，半导体装置110成为导通状态。
此时，在基极区域20当中的位于第一栅电极D1与第二栅电极D2的第一部分D21之间的下侧部分21，成为相面对的反转层相互合并的状态。在该部分，电子以高浓度被积蓄。因此，在半导体装置110为MOSFET的情况下，实现了低的沟道电阻。此外，在半导体装置110为IGBT或者IEGT的情况下，获得了高的电子注入效率（与以往的IGBT相比，电子注入效率：γe极其接近1）。
另一方面，在基极区域20当中的与第二栅电极D2的第二部分D22相面对的部分即上侧部分22，仅在第二栅电极D2侧形成有反转层。上侧部分22的电子的浓度比下侧部分21的电子的浓度低。因此，在上侧部分22确保了栅极电压对电流的控制性。
接下来，若对第一栅电极D1及第二栅电极D2施加比阈值低的电位，则在基极区域20中的位于栅极绝缘膜81及82的界面附近不形成沟道，成为截止状态。若半导体装置110从导通状态切换到截止状态，则有时会在漂移区域10与基极区域20的界面部分所形成的耗尽层内产生电子－空穴对。
如图3（b）所示，在半导体装置110中，基极区域20所产生的空穴经由设置在基极区域20之上的接触区域35被向源电极D12高效地排出。因此，半导体装置110的雪崩耐量提高。
如图2（a）所示，半导体装置110中，与源极区域30的长度d30相比，接触区域35的长度d35更长。因而，相比于长度d35与长度d30相同的情况，接触区域35与基极区域20之间的接触面积变大。因此，基极区域20所产生的空穴被高效地向接触区域35送出，被从源电极D12排出。
此外，在半导体装置110中，通过设置有第一电极部D11及绝缘膜83，而抑制了基极区域20的上侧部分22中的反转层的扩增，雪崩耐量提高。
在此，对参考例进行说明。
图4（a）～（c）是示例参考例所涉及的半导体装置的示意剖视图。
图4（a）中示出了沿X方向观察参考例所涉及的半导体装置190时的局部剖视图。图4（b）中示出了图4（a）所示的A2－A2截面。图4（c）中示出了图4（a）所示的B2－B2截面。
如图4（a）所示，在半导体装置190中，在基极区域20之上设置有源极区域30及接触区域35。接触区域35的沿Z方向的长度与源极区域30的沿Z方向的长度相等。如图4（b）及（c）所示，在半导体装置190中设置有栅电极D10。栅电极D10设有多个。多个栅电极D10在X方向上以规定的间隔配置。
在半导体装置190中，在相邻的2个栅电极D10之间，配置有基极区域20的沿Z方向的整体。因此，在半导体装置190的导通状态下，在基极区域20的沿Z方向的整体形成有反转层。即，在基极区域20的整体，成为相面对的反转层相互合并的状态。因而，难以实现阈值的控制及雪崩耐量的确保。
图5（a）及（b）是示例短路耐量的图。
图5（a）及（b）的横轴表示漏极电压Vd，纵轴表示元件为导通状态下的漏极电流Id。图5（b）是对图5（a）是使的S1部分进行了放大的图。
图5（a）及（b）中示出了本实施方式所涉及的半导体装置110的特性F1、参考例所涉及的半导体装置190的特性F9。特性F1及F9都是将半导体装置110及190设为导通状态、对提高了漏极电压Vd时的漏极电流Id的变化进行了模拟计算而得到的结果。
如图5（a）及（b）所示，在参考例所涉及的半导体装置190的特性F9中，漏极电压Vdt下在漏极侧产生了动态雪崩。另一方面，在本实施方式所涉及的半导体装置110的特性F1中，漏极电压Vdt下也不产生动态雪崩。这样可知，半导体装置110与半导体装置190相比短路耐量更高。
接下来，对第一实施方式所涉及的半导体装置的变形例进行说明。
图6（a）～图11（c）是示例第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图6（a）～（c）示例了第一变形例所涉及的半导体装置111。
图6（a）中示出了沿X方向观察半导体装置111时的局部剖视图。图6（b）示出了图6（a）所示的A3－A3截面。图6（c）示出了图6（a）所示的B3－B3截面。
如图6（a）所示，在半导体装置111中，接触区域35的长度及宽度与第一实施方式所涉及的半导体装置110不同。在半导体装置111中，接触区域35的沿Z方向的长度与源极区域30的沿Z方向的长度相等。在半导体装置111中，接触区域35的沿Y方向的长度L2比源极区域30的沿Y方向的长度L1长。
此外，在半导体装置111中，第一栅电极D1的上端d1u比漂移区域10的上部12与基极区域20的边界pnj1靠下。
根据这样的半导体装置111，除了与半导体装置110同样的作用效果之外，还能够实现更高的短路耐量及雪崩耐量。
图7（a）～（c）示例了第二变形例所涉及的半导体装置112。
图7（a）示出了沿X方向观察半导体装置112时的局部剖视图。图7（b）示出了图7（a）所示的A4－A4截面。图7（c）示出了图7（a）所示的B4－B4截面。
如图7（a）所示，在半导体装置112中，接触区域35设置在基极区域20与源极区域30之间。如图7（a）及（c）所示，源极区域30在设置于源极区域30的上端及源极区域30的侧面的接触部CP处，与源电极D12导通。此外，如图7（a）及（b）所示，基极区域20的上端与源电极D12接触。
根据这样的半导体装置112，除了与半导体装置110同样的作用效果之外，还能够实现更高的短路耐量及雪崩耐量。
图8（a）～（c）示例了第三变形例所涉及的半导体装置113。
图8（a）是示出了沿X方向观察半导体装置113时的局部剖视图。图8（b）示出了图8（a）所示的A5－A5截面。图8（c）示出了图8（a）所示的B5－B5截面。
如图8（a）～（c）所示，半导体装置113除了半导体装置110的构成之外，还具备沟槽内电极D5及D6。沟槽内电极D5在第一沟槽T1内，设置在第一栅电极D1与漂移区域10的第一部分11之间。沟槽内电极D5与第一栅电极D1及漂移区域10分别分离地设置。
沟槽内电极D6在第二沟槽T2内，设置在第二栅电极D2与漂移区域10的第一部分11之间。沟槽内电极D6与第二栅电极D2及漂移区域10分别分离地设置。沟槽内电极D5及D6各自的电位与源电极D12的电位相等。
根据这样的半导体装置113，除了与半导体装置110同样的作用效果之外，沟槽内电极D5及D6还能够作为场板电极发挥功能。由此，在半导体装置113中，即使在截止状态对源电极D12与漏电极D13之间施加了高电压的状态下，也能够缓和第一栅电极D1的端部及第二栅电极D2的端部处的电场集中。因此，半导体装置113高耐压化。
此外，若将沟槽内电极D5及D6的电位设为与源电极D12的电位相同，则沟槽内电极D5及D6发挥减少栅极的静电电容的功能。由此，开关时的动作稳定化。该情况下，也可以是，为了防止在沟槽内电极D5及D6的电位的影响下导致沟槽内电极D5及D6之间的n－型的上部12耗尽化、导通电阻增加，而在上部12设置比n－型的下部11高浓度的n型的区域。
图9（a）～（c）示例了第四变形例所涉及的半导体装置114。
图9（a）示出了沿X方向观察半导体装置114时的局部剖视图。图9（b）示出了图9（a）所示的A6－A6截面。图9（c）示出了图9（a）所示的B6－B6截面。
如图9（a）所示，在半导体装置114中，源极区域30在Y方向上延伸。接触区域35在基极区域20的一部分之上，设置在接触区域35与源极区域30之间。如图9（a）及（c）所示，源极区域30在设置于源极区域30的上端及源极区域30的侧面的接触部CP处，与源电极D12导通。接触区域35在设置于接触区域35的侧面的接触部CP处，与源电极D12导通。
根据这样的半导体装置114，除了与半导体装置110同样的作用效果之外，还能够实现更高的短路耐量及雪崩耐量。
图10（a）～（c）示例了第五变形例所涉及的半导体装置115。
图10（a）示出了沿X方向观察半导体装置115时的局部剖视图。图10（b）示出了图10（a）所示的A7－A7截面。图10（c）示出了图10（a）所示的B7－B7截面。
在半导体装置115中，未设有在半导体装置110设置的接触区域35。如图10（a）所示，在半导体装置115中，源极区域30设置在基极区域20的一部分之上。半导体装置115中的源极区域30的沿Z方向的长度d30a，比图2（a）所示的半导体装置110中的源极区域30的沿Z方向的长度d30长。长度d30a为基极区域20的沿Z方向的长度d20的例如1/2以上。
在半导体装置115中，源电极D12与第一电极部D11及第二电极部D33导通。第二电极部D33在Z方向上从源电极D12延伸到第二栅电极D2之上。
如图10（b）所示，源电极D12设置成包围基极区域20的上侧部分。源电极D12与基极区域20的侧面的一部分及上表面接触。如图10（c）所示，源电极D12设置成包围源极区域30的上侧部分。源电极D12与源极区域30的侧面的一部分及上表面接触。
根据这样的半导体装置115，除了与半导体装置110同样的作用效果之外，还能够实现更高的短路耐量及雪崩耐量。
图11（a）～（c）示例了第六变形例所涉及的半导体装置116。
图11（a）示出了沿X方向观察半导体装置116时的局部剖视图。图11（b）示出了图11（a）所示的A8－A8截面。图11（c）示出了图11（a）所示的B8－B8截面。
如图11（a）所示，半导体装置116中的源极区域30的沿Y方向的长度L30因Z方向的位置而不同。即，源极区域30的沿Y方向的长度L30不是恒定的。在半导体装置116中，源极区域30以外的构成与图10（a）～（c）所示的半导体装置115同样。
在半导体装置116中，源极区域30的长度L30随着接近源电极D12而变短，随着接近漂移区域10而变长。例如，长度L30从源电极D12侧朝向漂移区域10侧缓缓地增大。也可以是，长度L30从源电极D12侧朝向漂移区域10侧阶梯性地增大。
根据这样的半导体装置116，除了与半导体装置110同样的作用效果之外，还能够实现更高的短路耐量及雪崩耐量。
图12示例了漏极电压与漏极电流的关系的图。
图12所示的横轴表示漏极电压Vd，纵轴表示漏极电流Id。图12示出了半导体装置115的特性F5及半导体装置116的特性F6。特性F5及F6都是对提高了漏极电压Vd时的漏极电流Id的变化进行了模拟计算而得到的结果。在模拟计算中，将栅极电压设为15V、将基极区域20的宽度设为20nm来进行了计算。
如图12所示，半导体装置116的特性F6与半导体装置115的特性F5相比，饱和电流更大。
这样，根据第一实施方式及其变形例所涉及的半导体装置110、111、112、113、114、115及116，即使相邻的栅电极间（基极区域20的宽度）变窄也能够实现导通电阻的减少及雪崩耐量的提高。因此，即使在栅电极间微小化增进的情况下，也能够使特性提高。
另外，在第一实施方式及其变形例所涉及的半导体装置111、112、113、114、115及116中，以MOSFET为例进行了说明，但是半导体装置110、111、112、113、114、115及116是IGBT或IEGT也能够适用。
IGBT或IEGT的元件的导通状态在n－型的漂移区域10中产生传导率调制（双极型动作）这一点，不同于MOSFET（单极型元件）。根据本实施方式，与MOSFET同样，在IGBT、IEGT中也是，能够在保障了短路耐量及雪崩耐量的基础上显著地提高元件的导通特性。另外，在IGBT及IEGT中，半导体装置111、112、113、114、115及116的第四半导体区域40的导电型为p＋型。
（第二实施方式）
接下来，对第二实施方式进行说明。
图13（a）～（c）是示例第二实施方式所涉及的半导体装置的示意图。
图13（a）中示出了将第二实施方式所涉及的半导体装置120的一部分截断的示意立体图。图13（b）中示出了沿X方向观察半导体装置120时的示意剖视图。图13（c）中示出了元件的导通状态的过剩载流子分布（Excess carrier density）。
如图13（a）所示，本实施方式所涉及的半导体装置120具备n－型的漂移区域10、栅电极D20、p型的基极区域20、n＋型的源极区域30、栅极绝缘膜85、源电极D12、漏电极D13、第四半导体区域40。漂移区域10为第一半导体区域。栅电极D20为控制电极。基极区域20为第二半导体区域。源极区域30为第三半导体区域。栅极绝缘膜85为绝缘膜。源电极D12为第二电极。漏电极D13为第三电极。
栅电极D20设置在漂移区域10之上。栅极绝缘膜85设置在基极区域20与栅电极D20之间。
第四半导体区域40具有n型的第一半导体部分41、p型的第二半导体部分42。第一半导体部分41在Y方向上与第二半导体部分42并列配置。在本实施方式中，设置有多个第一半导体部分41、多个第二半导体部分42。多个第一半导体部分41的每个与多个第二半导体部分42的每个在Y方向上交错地配置。
半导体装置120包含IGBT和MOSFET这两方的元件构造。如果将半导体装置120视为IGBT，则由于第一半导体部分41的存在而可以认为是阳极短路型的IGBT的构造。如果是通常的阳极短路型的IGBT，那么需要有双极型动作（来自第二半导体部分42的空穴的注入）所需的0.7V程度的阈值。此外，若由于第一半导体部分41的存在而阻碍了双极型动作（来自第二半导体部分42的空穴的注入），则虽然没有阈值，但是漂移区域10中的传导率调制也不产生。
在本实施方式中，将沟槽MOS的沟道越相互接触则越微小的埋入沟槽栅极（因而，导通状态下的从漂移区域10向基极区域20侧的空穴的排出实质上为零）与由于低注入效率的第四半导体区域40或者第一半导体部分41而短路的第二半导体部分42组合，能够实现阈值低的IGBT（参照图15）或者导通电阻低的MOSFET（在漂移区域10的栅电极D20侧局部地传导率调制、换句话说低电阻化）。
在以往的IGBT（IEGT）中，阈值（～0.7V）以上的漏极电压（Vd）下导通电阻变低，但是比阈值（～0.7V）低的漏极电压（Vd）下不流动电流。此外，在以往的MOSFET中，通过0V以上的漏极电压（Vd）而无阈值地流动电流，但是由于是单极型，所以与进行传导率调制的IGBT相比，导通电阻较高。
根据本实施方式，能够实现具有无阈值的（或者比以往的阈值低的阈值的）导通状态的电流·电压特性的IGBT（IEGT）、或者利用局部的传导率调制效应来明显地改善了导通电阻的MOSFET。
如图13（b）所示，在第四半导体区域40中，将第一半导体部分41的漂移区域10侧的沿Y方向的长度设为L41a、将第二半导体部分42的漂移区域10侧的沿Y方向的长度设为L42a的情况下，长度L41a与长度L42a实质相等。
若将第二半导体部分42或者第一半导体部分41的深度设为T、将长度L41a及L42a中的一方设为W，则T与W的关系优选满足T/W＞2。此外，在长度L41a及L42a的至少一方以微小尺寸来形成的情况下，W为10μm以下，优选为10nm以上100nm以下程度。
此外，在第四半导体区域40中，将第一半导体部分41的漏电极D13侧的沿Y方向的长度设为L41b、将第二半导体部分42的漏电极D13侧的沿Y方向的长度设为L42b的情况下，长度L41b比长度L42b短。
通过这样的长度的不同，使得第一半导体部分41具有Y方向的长度长的部分41w和Y方向的长度短的部分41n。此外，第二半导体部分42具有Y方向的长度短的部分42n和Y方向的长度长的部分42w。
第四半导体区域40具有第一列区域401、第二列区域402。第一列区域401是第一半导体部分41的短的部分41n和第二半导体部分42的长的部分42w在Y方向上排列的区域。第二列区域402是第一半导体部分41的长的部分41w和第二半导体部分42的短的部分42n在Y方向上排列的区域。
在半导体装置120中，通过设定第一列区域401的电势φ1与第二列区域402的电势φ2之差、电势φ2与半导体区域15的电势φ3之差、电势φ3与漂移区域10的电势φ4之差，能够实现实质的阈值的减少。
在半导体装置120为导通状态的情况下，从源电极D12注入的电子向源极区域30、基极区域20、漂移区域10及半导体区域15流入。进而，电子经由第四半导体区域40的第一半导体部分41向漏电极D13流入。此时，电子在第四半导体区域40中越过低于内建电势的模拟电势而流动（例如，参照专利文献3）。因此，半导体装置120的阈值低于与通常的pn接合产生的内建电势相应的阈值。
另外，与阈值低相应地，从第二半导体部分42向高电阻的漂移区域10的空穴的注入效率变低，但是，通过源电极D12侧的沟槽栅极的微小间隔的效应，产生在漂移区域10侧的栅电极D20侧蓄积空穴的传导率调制。作为其结果，与完全没有传导率调制的元件（完全的MOSFET）相比，基极电阻下降。即，提供了导通电阻低的元件。进而，栅电极D20侧的空穴的积蓄从开关特性的观点来看是优选的。
在半导体装置120被施加逆向的电压（相对于漏电极D13的电位，源电极D12的电位为正）的情况下，在第一半导体部分41的短的部分41n，耗尽层夹断（pinch-off）。由此，在第四半导体区域40构成了虚拟的pn接合。
在半导体装置120中，通过第一列区域401的杂质浓度、第二列区域402的杂质浓度、长度L41a、L41b、L42a及L42b等，设定了电势φ1及φ2。此外，在半导体装置120中，通过半导体区域15的杂质浓度等而设定了电势φ3，通过漂移区域10的杂质浓度等而设定了电势φ4。通过这些电势φ1、φ2、φ3及φ4，设定了半导体装置120的模拟阈值。
图14（a）及（b）是示例第二实施方式的变形例所涉及的半导体装置的示意图。
图14（a）中示出了将第二实施方式的变形例所涉及的半导体装置121的一部分截断的示意立体图。图14（b）中示出了沿X方向观察半导体装置121时的示意剖视图。
如图14（a）所示，在半导体装置121中，漂移区域10B的构成与半导体装置120的漂移区域10的构成不同。半导体装置121的漂移区域10B以外的构成与半导体装置120同样。
半导体装置121的漂移区域10B具有n型的第一区域101、p型的第二区域102。第一区域101与第二区域102在Y方向上并列配置。在本实施方式中，设置有多个第一区域101、多个第二区域102。多个第一区域101的每个与多个第二区域102的每个在Y方向上交错地配置。半导体装置121中，漂移区域10B具有超结（super junction）构造。
在超结构造中，通过设为第一区域101所包含的杂质的量与第二区域102所包含的杂质的量相等，能够在漂移区域10B中构成虚拟的无掺杂层。由此，半导体装置121的耐压提高。此外，提高漂移区域10B的杂质浓度，实现了导通电阻的减少。
第一区域101配置在与第一半导体部分41在Z方向上重叠的位置。第二区域102配置在与第二半导体部分42在Z方向上重叠的位置。如图14（b）所示，第一区域101的沿Y方向的长度L101与第二区域102的沿Y方向的长度l102实质相等。长度L101与长度L41a实质相等。长度L102与长度L42a实质相等。
在这样的半导体装置121中，基于超结构造实现了耐压的提高、低导通电阻化，并且通过第四半导体区域40的第一半导体部分41及第二半导体部分42实现了阈值的减少。
图15是示例漏极电压与漏极电流的关系的图。
图15所示的横轴表示漏极电压Vd，纵轴表示漏极电流Id。图15示出了半导体装置121的特性F2及比较例所涉及的半导体装置的特性F19。特性F2及F19都是对提高了漏极电压Vd时的漏极电流Id的变化进行模拟计算而得到的结果。在此，比较例所涉及的半导体装置为设置有与半导体装置121的第四半导体区域40一样的n型的区域的构造。
如图15所示，在比较例所涉及的半导体装置的特性F19中，伴随着漏极电压Vd的增加，漏极电流Id缓缓地增加。另一方面，在半导体装置121的特性F2中，即使是低的漏极电压Vd，也流动有大的漏极电流Id。即可知在半导体装置121中，漏极电流Id开始流动的阈值是非常低的。
例如，在作为半导体材料而使用了硅（Si）的情况下，pn接合的内建电势约为0.8V。因此，不使用半导体装置120及121的第四半导体区域40的构造的比较例所涉及的半导体装置的阈值，无法比内建电势（约0.8V）低。在半导体装置120及121中，通过电势φ1、φ2、φ3及φ4，设定了半导体装置120及121的阈值。因此，在半导体装置120及121中，能够将阈值虚拟地设为0.2V以下。
另外，在上述说明的半导体装置120及121中，作为栅电极D10使用了沟槽栅极构造，但是也可以是平面栅极构造。
（第三实施方式）
接下来，对第三实施方式进行说明。
图16是示例第三实施方式所涉及的半导体装置的示意立体图。
图16中示出了将第三实施方式所涉及的半导体装置130的一部分截断的示意立体图。
如图16所示，本实施方式所涉及的半导体装置130是将第一实施方式所涉及的半导体装置110的第四半导体区域40的构成设为第二实施方式所涉及的半导体装置120的第四半导体区域40的构成的方式。在半导体装置130中，包含作为与半导体装置110同样的沟槽栅极构造的、第一栅电极D1及第二栅电极D2。进而，在半导体装置130中还具备作为与半导体装置120同样的第四半导体区域40的构造的、第一半导体部分41和第二半导体部分42。
这样的半导体装置130兼具半导体装置110的作用效果及半导体装置120的作用效果。即，半导体装置130中，实现了高的短路耐量及雪崩耐量、低的导通电阻及低的阈值。
图17是示例第三实施方式的变形例所涉及的半导体装置的示意立体图。
图17中示出了将第三实施方式的变形例所涉及的半导体装置131的一部分截断的示意立体图。
如图17所示，本实施方式所涉及的半导体装置131是将第一实施方式所涉及的半导体装置110的漂移区域10及第四半导体区域40的构成设为第二实施方式所涉及的半导体装置121的漂移区域10B及第四半导体区域40的构成的方式。在半导体装置131中，包含作为与半导体装置110同样的沟槽栅极构造的、第一栅电极D1及第二栅电极D2。进而，在半导体装置131中，还包含作为与半导体装置121同样的漂移区域10B的构造的、第一区域101和第二区域102。进而此外，在半导体装置131中，还具备作为与半导体装置121同样的第四半导体区域40的构造的、第一半导体部分41和第二半导体部分42。
这样的半导体装置131兼具半导体装置110的作用效果及半导体装置121的作用效果。即，在半导体装置131中实现了高的雪崩耐量、低的导通电阻及低的阈值。
（第四实施方式）
接下来，对第四实施方式进行说明。
图18是示例第四实施方式所涉及的半导体装置的示意立体图。
图19（a）～（c）是示例第四实施方式所涉及的半导体装置的示意剖视图。
图19（a）示出了沿X方向观察半导体装置140时的局部剖视图。图19（b）示出了图19（a）所示的A9－A9截面。图19（c）示出了图19（a）所示的B9－B9截面。
如图18、图19（a）～（c）所示，半导体装置140例如为MOSFET。半导体装置140就第一栅电极D1的沿Z方向的长度及边界pnj1的位置而言，与半导体装置110不同。在半导体装置140中，第一栅电极D1的上端d1u比边界pnj1靠下。即，边界pnj1比第一栅电极D1的上端d1u靠下。在半导体装置110中，边界pnj1位于第二栅电极D2当中的第一部分D21侧，但是在半导体装置140中，边界pnj1位于第二栅电极D2当中的第二部分D22侧。
根据这样的半导体装置140，除了与半导体装置110同样的作用效果之外，元件短路时的第二MOS构造的耐量与导通电阻之间的折衷（trade off）显著提高。
（第五实施方式）
接下来，对第五实施方式进行说明。
图20是示例第五实施方式所涉及的半导体装置的示意立体图。
如图20所示，半导体装置150例如为IGBT或者IEGT。半导体装置150的第四半导体区域40的导电型为p＋型。其他构成与半导体装置140同样。
根据这样的半导体装置150，除了与半导体装置110同样的作用效果之外，元件短路时的第二MOS构造的耐量与导通电阻之间的折衷显著提高。此外，不需要第四半导体区域40的复杂加工，因此制造上的优点很大。
（第六实施方式）
接下来，对第六实施方式进行说明。
图21是示例第六实施方式所涉及的半导体装置的示意立体图。
如图21所示，在半导体装置160中，与半导体装置140相比第四半导体区域40的构成不同。其他构成与半导体装置140同样。半导体装置160的第四半导体区域40具有n＋型的第一半导体部分43、p＋型的第二半导体部分44、p型的第三半导体部分45。
第一半导体部分43与第二半导体部分44在X方向上并列配置。在本实施方式中，设置有多个第一半导体部分43、多个第二半导体部分44。多个第一半导体部分43的每个与多个第二半导体部分44的每个在X方向上交错地配置。
第三半导体部分45设置在第一半导体部分43及第二半导体部分44与半导体区域15之间。
根据这样的半导体装置160，除了与半导体装置110同样的作用效果之外，通过采用在第四半导体区域40之中形成微小的pn图案来降低了空穴的注入效率的构造，实现了进一步的特性改善。
（第七实施方式）
接下来，对第七实施方式进行说明。
图22是示例第七实施方式所涉及的半导体装置的示意立体图。
如图22所示，在半导体装置170中，与半导体装置140相比第一电极部D11的构成不同。其他构成与半导体装置140同样。在半导体装置170中，第一电极部D11与源电极D12分体地设置。半导体装置170的第一电极部D11使用与源电极D12的材料不同的材料。在半导体装置170中，第一电极D1的材料例如为多晶硅及钨（W）当中的至少某个。
第一电极部D11也可以是通过与源电极D12不同的工序形成的电极。即，也可以是，在沟槽T1内的第一控制电极D1之上埋入了第一电极部D11之后，在第一电极部D11之上形成源电极D12。
根据这样的半导体装置170，除了与半导体装置110同样的作用效果之外，通过将边界pnj1的位置形成为比第一栅电极D1靠上，还能够进一步提高第二MOS构造的耐量。
（第八实施方式）
接下来，对第八实施方式进行说明。
图23是示例第八实施方式所涉及的半导体装置的示意立体图。
图24（a）～（c）是示例第八实施方式所涉及的半导体装置的示意剖视图。
图24（a）示出了沿X方向观察半导体装置180时的局部剖视图。图24（b）示出了图24（a）所示的A10－A10截面。图24（c）示出了图24（a）所示的B10－B10截面。
如图23、图24（a）～（c）所示，在半导体装置180中，与半导体装置140相比接触区域35的构成不同。其他构成与半导体装置140同样。
如图24（a）所示，半导体装置180的接触区域35具有与基极区域20接触的下区域351和与源极区域30接触的上区域352。上区域352的沿Y方向的长度Wp＋＋1比下区域351的沿Y方向的长度Wp＋＋2长。例如，半导体装置180的接触区域35的沿Y方向的长度从源极区域30朝向基极区域20变小。
根据这样的接触区域35的形状，在元件短路时，从n＋＋型的源极区域30向高电阻半导体层（漂移区域10）的电子的注入被阻碍，短路耐量大幅度提高。
根据这样的半导体装置180，除了与半导体装置110同样的作用效果之外，通过将边界pnj1的位置形成为比第一栅电极D1靠上、使接触区域35的形状在深度方向上变化，还能够进一步提高第二MOS构造的耐量。
（第九实施方式）
接下来，对第九实施方式进行说明。
图25是示例第九实施方式所涉及的半导体装置的示意立体图。
如图25所示，在半导体装置210中，与半导体装置180相比第四半导体区域40的构成不同。其他构成与半导体装置180同样。半导体装置210的第四半导体区域40与半导体装置160的第四半导体区域40同样。即，第四半导体区域40具有第一半导体部分43、第二半导体部分44、第三半导体部分45。在本实施方式中，设置有多个第一半导体部分43、多个第二半导体部分44。多个第一半导体部分43的每个与多个第二半导体部分44的每个在X方向上交错地配置。第三半导体部分45设置在第一半导体部分43及第二半导体部分44与半导体区域15之间。
图26是示例半导体装置的特性的图。
图26示出了半导体装置210的漏极电压－漏极电流特性F21。图26的横轴表示漏极电压Vd，横轴表示元件导通状态下的漏极电流Id。图26中示出了对耐压300V的设计的半导体装置210的特性进行了模拟计算而得到的结果。栅极电压Vg为15V。
根据这样的半导体装置210，除了与半导体装置160同样的作用效果之外，通过使接触区域35的形状在深度方向上变化，还能够进一步提高第二MOS构造的耐量。
（第十实施方式）
接下来，对第十实施方式进行说明。
图27是示例第十实施方式所涉及的半导体装置的示意立体图。
如图27所示，在半导体装置220中，与半导体装置140相比，第四半导体区域40的构成及接触区域35的构成不同。其他构成与半导体装置140同样。半导体装置220的第四半导体区域40与半导体装置120的第四半导体区域40同样。半导体装置220的接触区域35与半导体区域180的接触区域35同样。
根据这样的半导体装置220，除了与半导体装置130同样的作用效果之外，通过使接触区域35的形状在深度方向上变化，还能够进一步提高第二MOS构造的耐量。
（第十一实施方式）
接下来，对第十一实施方式进行说明。
图28是示例第十一实施方式所涉及的半导体装置的示意立体图。
如图28所示，半导体装置230中，与半导体装置220相比漂移区域10B的构成不同。其他构成与半导体装置220同样。半导体装置230的漂移区域10B与半导体装置122的漂移区域10B同样。即，在半导体装置230中，漂移区域10B具有超结构造。
根据这样的半导体装置230，除了与半导体装置131同样的作用效果之外，通过使接触区域35的形状在深度方向上变化，还能够进一步提高第二MOS构造的耐量。
（第十二实施方式）
接下来，对第十二实施方式进行说明。
图29是示例第十二实施方式所涉及的半导体装置的示意立体图。
如图29所示，在半导体装置240中，与半导体装置210相比第一电极部D11的构成不同。其他构成与半导体装置210同样。半导体装置240的第一电极部D11的上端d11u在Z方向上比边界pnj2靠下且比边界pnj1靠上。第一电极部D11在比第一栅电极D1靠上侧处与基极区域20接触。
图30是示例半导体装置的动作的示意剖视图。
图30的左侧示出了半导体装置240的截面，其右侧示出了α－α’截面上的元件导通状态（Vd＜Vbi）下的空穴分布。
在元件导通状态（Vd＜Vbi）下，在栅极附近由于碰撞离子化（impactionization）而产生的空穴向高电阻半导体层（漂移区域10）的栅极侧积蓄，作为其结果，与没有空穴的积蓄的以往的MODFET相比，高电阻半导体层（漂移区域10）的电阻大幅度地减少。与具有相同的高电阻半导体层（即相同的电压额定）的以往的MOSFET比较，使Vd＜Vbi下的元件的通电能力成为可能。
在栅电极相邻的构造中，在X方向上，相互相面对的第一栅电极D1与第二栅电极D2之间的间隔越狭窄，则在导通状态下，由于栅极电压施加而产生的反转层（或者载流子积蓄层）越相互影响而越接近。
具体地说，若相面对的栅电极的间隔成为300nm以下，则相互的反转层（载流子积蓄层）的影响开始呈现。其间隔为40nm以上100nm以下时，相面对的沟槽栅极的沟道层更强地相互影响。其间隔为40nm～20nm、以及完全重叠的20nm以下时，沟道层重叠，本实施方式的效果更显著。
在半导体装置240中，在n＋型的源极区域30与漂移区域10（高电阻半导体层）之间，与埋入栅极对置地设置有p型的基极区域20、p＋型的接触区域35、作为场板层的第一电极部D11。
根据这样的构造，当元件短路时，确保了源极区域30与漂移区域10之间的耐压。
作为n型缓冲层的半导体区域15不仅是防止击穿（punch through）的区域，在导通状态（Vd＜Vbi）下还起到以下所示的效果。在此，Vd为漏极（集电极）施加电压，Vbi为内建电压。
即，由于碰撞离子化而在沟槽栅极间产生的空穴被半导体区域15阻碍了从源极（发射极）侧向集电极侧进行扩散，有利于漂移区域10中的沟槽栅极侧的空穴积蓄。
因此，在Vd＜Vbi的条件下，即，作为MOSFET发挥功能时，也在沟槽栅极侧的漂移区域10中产生空穴的积蓄。产生空穴的积蓄的本构造与不产生（或者可忽略的程度的）空穴的积蓄的埋入栅极间隔的元件比较，漂移区域10的电阻变低。
此外，在半导体装置240中，在集电极（漏极）侧，在Vd＞Vbi的条件下，具有用于注入空穴的p＋型的第二半导体部分44。在此，在漏极（集电极）侧仅为n型层的构造（例如，图1）中，元件短路时，相对于由于载流子积蓄而被低电阻化了的沟槽栅极侧的漂移区域10，漏极（集电极）侧的漂移区域10的电场上升，有时会达到破坏。
在半导体装置240中，短路时，从漏极（集电极）侧注入充分的空穴，提高漏极（集电极）侧的漂移区域10的载流子的积蓄，缓和漏极（集电极）侧的电场的上升。由此，半导体装置240具有高的短路耐量。
图31（a）是示例第十二实施方式的变形例所涉及的半导体装置的示意立体图，图31（b）是该漏极侧构造的示意剖视图，图31（c）是表示图31（a）的α－α’截面上的Vd＜Vbi条件下的空穴的浓度分布的图。
半导体装置240中的集电极（漏极）侧也可以是图31（a）、（b）所示的构造。
这样，半导体装置240除了与半导体装置210同样的作用效果之外，还能够进一步提高第二MOS构造的耐量。
（第十三实施方式）
图32是示例第十三实施方式所涉及的半导体装置的示意立体图。
在图32所示的半导体装置250中，在漂移区域10与源电极D12之间，设置有接触区域35。接触区域35与源电极D12导通。接触区域35具有与漂移区域10接触的下区域35d、与基极区域20接触的中区域35m、与源极区域30接触的上区域35u。Y方向上的上区域35u的长度、中区域35m的长度及下区域35d的长度依次变短。
此外，在半导体装置250中，在漂移区域10与第四半导体区域40之间，设置有半导体区域15。半导体区域15的杂质浓度比漂移区域10的杂质浓度高。进而，在半导体装置250中，在半导体区域15与第四半导体区域40之间，设置有n－型的半导体区域15b（第六半导体区域）。半导体区域15b的杂质浓度比半导体区域15的杂质浓度低。
第二半导体部分42与半导体区域15b的接合部15b1比第一半导体部分41与半导体区域15b的接合部15b2靠上侧。
图33（a）及图33（b）是示例漏极电压与漏极电流的关系的图。
在此，图33（b）示出了将图33（a）的Vd（0～1V）的范围放大的Id－Vd曲线。如图33（b）所示可知，在半导体装置250（曲线A）中，与不具有传导调制的通常的MOSFET（曲线B）相比，即使漏极电压（Vd）为相同的值，Id也变得更高。另外，图33（a）所示的饱和电流成为2阶是因为半导体装置250在Z方向上具有长度不同的第一栅电极D1和第二栅电极D2，但是例如在半导体装置240（图29）那样的构成中，如适当地设计与p型的基极区域20接触的接触层那样等、将源极侧的构造在本发明的宗旨的范围内最优化，也能够将饱和电流设为1阶。
根据半导体装置250，除了与半导体装置220同样的作用效果，还获得下述的作用效果。
例如，在半导体装置250中，在n型的半导体区域15与n型的第一半导体部分41之间介有n－型的半导体区域15b。对于电子而言，该半导体区域15b与半导体区域15及第一半导体部分41相比，为高电阻的区域。由此，在半导体装置250中，导通时，进一步抑制了从半导体区域15朝向漏电极D13的电子的流动。与此相应地，从漏电极D13容易注入空穴。由此，导通电阻进一步降低。
此外，与第二半导体区域42的上部42u向半导体区域15b侧突出相应地，容易从漏电极D13注入空穴。与容易从漏电极D13注入空穴相应地，当导通时，漏极侧的电场强度（例如，半导体区域15b与第二半导体部分42的界面附近的电场）被抑制，短路耐量更增加。
此外，在半导体装置250中，p＋型的接触区域35的下端达到漂移区域10。由此，基极区域20与接触区域35之间的接触面积进一步增加。由此，基极区域20中产生的空穴经由接触区域35被向源电极D12更高效地排出。因此，半导体装置250的雪崩耐量进一步提高。
（第十四实施方式）
图34（a）是示例第十四实施方式的第一例所涉及的半导体装置、图34（b）是示例第十四实施方式的第二例所涉及的半导体装置，图34（c）是示例第十四实施方式的第三例所涉及的半导体装置的示意立体图。
第十四实施方式所涉及的半导体装置260A～260Cw IGBT，进而具备超结构造。
例如，在图34（a）所示的半导体装置260A中，漂移区域10B具有n型的第一区域101和p型的第二区域102。漂移区域10B具有第一区域101与第二区域102例如在Y方向上交错地排列的超结构造。
在漂移区域10B之上设置有多个基极区域20。多个基极区域20的每个与第一区域101、第二区域102接触。
多个基极区域20的每个之上，设置有源极区域30及接触区域35。源极区域30的杂质浓度比第一区域101的杂质浓度高。接触区域35的杂质浓度比基极区域20的杂质浓度高。
此外，栅电极D1经由栅极绝缘膜82与漂移区域10b、多个基极区域20的每个及源极区域30接触。源电极D12与源极区域30及接触区域35导通。漏电极D13与漂移区域10B导通。并且，在半导体装置260A中，在与多个基极区域20的至少1个接触的接触区域35与源电极D12之间，设置有绝缘层84。
此外，在漏电极D13与漂移区域10B之间，设置有半导体区域15。在漏电极D13与半导体区域15之间，设置有p型的第三半导体部分45。另外，在实施方式中，有时将第三半导体部分45称作第四半导体区域。
此外，在图34（b）、（c）所示的半导体装置260B、260C中，在漏电极D13与漂移区域10B之间，设置有半导体区域46（第七半导体区域）。例如，在半导体装置260B中，半导体区域46与第三半导体部分45接触，在半导体装置260C中，半导体区域46与半导体区域15接触。
在半导体区域46中，例如在Y方向上，n＋型的第一半导体部分43与p＋型的第二半导体部分44并列配置。
图35是示例漏极电压与漏极电流的关系的图。
图35所示的横轴表示漏极电压Vd，纵轴表示漏极电流Id。图35示出了半导体装置260A～260C的特性F2及参考例所涉及的半导体装置的特性F19。特性F2及F19是对提高了漏极电压Vd时的漏极电流Id的变化进行模拟计算而得到的结果。在此，参考例所涉及的半导体装置也可以是设置有与上述的半导体装置121的半导体区域40一样的n型的区域的构造。
如图35所示，在参考例所涉及的半导体装置的特性F19中，伴随着漏极电压Vd的增加，漏极电流Id缓缓地增加。另一方面，在半导体装置260A～260C的特性F2中，即使是低的漏极电压Vd，也会流动大的漏极电流Id。即可知，在半导体装置260A～260C中，漏极电流Id开始流动的阈值低。
根据半导体装置260A、260B、260C，在与一部分基极区域20接触的接触区域35与源电极D12之间，设置有绝缘层84。该绝缘层84对于空穴而言是势垒，当导通时，空穴很难向绝缘层84的下侧的基极区域30流入。在实施方式中将这样的抑制空穴的流动的构造称作剔除（間引き）构造。
因此，根据半导体装置260A、260B、260C，从源电极D12注入的电子注入量相对增加。由此，在半导体装置260A、260B、260C中，导通电阻变低。
此外，半导体装置260A、260B、260C具有超结构造。因而，漂移区域10B的导通电阻降低。
进而，根据半导体装置260B、260C，在半导体区域46之中形成有微小的pn图案，能够调整来自漏极侧的空穴的注入效率。例如，通过调整Y方向上的第二半导体部分44的宽度，能够较低地设定来自漏极侧的空穴的注入量。由此，实现了进一步的特性改善。
进而，根据半导体装置260C，与第二半导体部分44的上部44u向漂移区域10B侧突出相应地，变得容易从漏电极D13注入空穴。与变得容易从漏电极D13注入空穴相应地，当导通时，漏极侧的电场强度被抑制，短路耐量进一步增加。
此外，根据半导体装置260A～260C，通过剔除构造，使元件整体中的源极/漏极间的电流减少。由此，饱和电流减少。由此，短路电流减少，短路耐量增加。
（第十五实施方式）
图36是示例第十五实施方式所涉及的半导体装置的示意立体图。
在图36所示的半导体装置270中，由第一栅电极D1和第二栅电极D2的第一部分D21夹着的漂移区域10的上部12的宽度，比由第一电极部D11和第二栅电极D2的第二部分D21夹着的基极区域20的宽度窄。
作为由第一栅电极D1和第二栅电极D2的第一部分D21夹着的漂移区域10的宽度变窄的结果，当导通时，空穴难以向基极区域30流入。
因此，根据半导体装置270，从源电极D12注入的电子注入量相对增加。由此，在半导体装置270中，导通电阻变低。
（第十六实施方式）
图37是示例第十六实施方式所涉及的半导体装置的示意立体图。
在图37所示的半导体装置280中，具备与半导体装置250相同的部位，进而，第一栅电极D1的上端d1u比边界pnj1靠下。
在半导体装置280中安装有控制器90。也可以是，包含半导体装置280和控制器90来构成半导体装置280。
在半导体装置280中，第一栅电极D1的电位、第二栅电极D2的电位、源电极D12的电位、漏电极D13的电位由控制器90控制。
图38（a）及图38（b）是表示第十六实施方式所涉及的半导体装置的动作的示意立体图。
例如，如图38（a）所示，在对第一栅电极D1施加了例如－15V、对第二栅电极D2施加了例如－15V的情况下，沿着第一栅电极D1，在漂移区域10产生正电荷，沿着第二栅电极D2，在漂移区域10产生正电荷。
另一方面，如图38（b）所示，在对第一栅电极D1施加了例如－15V、对第二栅电极D2施加了例如＋15V的情况下，沿着第一栅电极D1，在漂移区域10产生正电荷，沿着第二栅电极D2，在漂移区域10及基极区域20产生负电荷。
图39是表示第十六实施方式所涉及的半导体装置的动作的坐标图。
图39的横轴表示时间（sec），纵轴表示电流（A）、电压（V）。图39示出了相对于使半导体装置280作为二极管进行了动作时的稳定导通电流而言的、开关电流及开关电压的时间经过变化。横轴的时间分成稳定导通电流的期间A和之后的期间B、C。
在期间A，对第一栅电极D1施加有例如－15V，对第二栅电极D2施加有例如－15V。在期间B、C，对第一栅电极D1施加有例如－15V，对第二栅电极D2施加有例如＋15V。
此外，图39中除了半导体装置280的动作之外，还示出了参考例所涉及的半导体装置的该时间经过变化。在参考例中，在动作中不对栅电极施加电压。例如，将栅电极的电位在期间A～C设为0（V）。
在期间A，与参考例相比，半导体装置280的电流更大。这是因为，在期间A，对第一栅电极D1施加有－15V，对第二栅电极D2施加有－15V，在漂移区域10的上部12产生了正电荷。此时，在半导体装置280中，表观上，漂移区域10的上部12反转为浓度高的P＋层。换句话说，在期间A，在对P＋/N型二极管施加了顺向偏压的状态下，半导体装置280在进行动作。
但是，若维持对第一栅电极D1施加有－15V、对第二栅电极D2施加有－15V的状态，将半导体装置280关断，则二极管的复原（recovery）期间及拖尾（tail）期间会变长。这是因为，从P＋/N型二极管的P＋层向二极管内注入的大量的空穴在刚关断之后仍然继续残存在二极管内。
于是，在半导体装置280中，在关断之前的期间B，对第一栅电极D1施加例如－15V，对第二栅电极D2施加例如＋15V。由此，反转成了P＋层的漂移区域10的上部12已经不再是P＋层，例如，二极管成为P/N型二极管。因此，在期间B，与期间A相比更抑制了来自阳极侧的空穴注入。
接下来，在期间C，使半导体装置280关断。此时，在期间B，抑制了向半导体装置280内的空穴注入，因此，与参考例相比，二极管的复原期间及拖尾期间较短。
这样，就稳定导通电流而言，半导体装置280的电流比参考例的电流更高。此外，半导体装置280的复原期间R及拖尾期间T相对于参考例的复原期间R’及拖尾期间T’也更短。
另外，半导体装置280中的开关电压V与参考例所涉及的半导体装置的情况下的开关电压V比较，虽然减少但是很快，达到恒定值也很迅速。
如以上说明那样，根据实施方式所涉及的半导体装置，能够确保基于栅极的控制性及耐量的同时实现微小化和特性提高。
如下述那样总结上述的各实施方式。
（1）在本实施方式中，提供一种微小间隔的埋入栅极构造的半导体装置。由此产生超IE效应。在此，所谓IE效应是指，限制空穴（电子）的排出来加速电子（空穴）的注入效率的效应（Injection Enhanced effect）。
（2）在本实施方式中，通过微小间隔的埋入栅极构造，实现了高电阻半导体层（漂移区域10）的低电阻化。其理由为例如，产生了在微小间隔的埋入栅极微小间由于碰撞离子化而产生的空穴向高电阻半导体层及埋入栅极间的积蓄，或者，产生了从集电极（漏极）侧向（Vd＜Vbi条件下的）高电阻半导体层注入的空穴的积蓄（基于超IE效应）。
（3）在本实施方式中，实现将从发射极（源极）侧注入的空穴（由于碰撞离子化而产生）或者从集电极（漏极）侧注入的空穴有效地蓄积到高电阻半导体层的构造。即，通过缓冲层（半导体区域15）和微小间隔的埋入栅极构造（超IE效应），实现了该构造。
在此，在功率MOSFET的栅极沟道附近也产生少量的因碰撞离子化引起的空穴。以往，由于碰撞离子化而产生的空穴被从p形的基极层迅速地排出，来避免对元件特性产生负面影响。
但是，在微小间隔的埋入栅极构造的间产生的、因碰撞离子化引起的空穴被有效地蓄积在微小间隔的埋入栅极构造之间，通过从微小间隔的埋入栅极构造之间的扩散，被向高电阻半导体层注入。
该Vd＜Vbi条件下的从微小间隔的埋入栅极构造向高电阻半导体层的空穴的扩散能够有助于高电阻半导体层的低电阻化。即为Vd＜Vbi条件下的元件的低导通电阻化。
此外，在微小间隔的埋入栅极构造中还具有如下功能：有效地阻止从集电极（漏极）侧向高电阻半导体层注入的空穴（来自低阈值p型发射极构造等的（Vd＜Vbi区域中的）微量空穴注入等）被向源极（发射极）侧排出（即该情况也是，空穴蓄积在高电阻半导体层中，从而实现低电阻化）。
（4）在本实施方式中，实现了保证短路耐量的集电极（漏极）构造。即能够提供如下的集电极（漏极）侧构造：当短路时，从漏极（集电极）侧注入充分的空穴，提高高电阻半导体层的漏极（集电极）侧的载流子的积蓄，缓和漏极（集电极）侧的电场的上升，能够确保短路耐量。
（5）在本实施方式中，实现了保证短路耐量的发射极（源极）侧构造。即，在n型源极与高电阻半导体层之间，与埋入栅极对置地形成有：p型基极、场板层（图1等）、场板层与表面降场（RESURF）层（图24（a）的接触区域35、图32的接触区域35等）的组合（图32等）、p＋型接触区域与场板层（图29，半导体装置240的构造，等等）或者p＋型接触区域与表面降场层（图29、接触区域35）与场板层的组合（图29，半导体装置240的构造，等等）。当元件短路时，能够有效地限制向n型源极层的空穴注入，能够控制元件短路状态下的来自n＋＋型源极区域30的电子注入。
（6）在本实施方式中，在Vd＜Vbi条件下，通过向高电阻半导体层的空穴的积蓄（传导率调制）效应，与具有相同的高电阻半导体层厚的单极型的MOSFET相比，能够实现极低的导通电阻，并且，在Vd＞Vbi条件下，实现了平滑的IV特性，该IV特性示出了由基于来自集电极（漏极）侧的充分的空穴注入而进行的IGBT（双极型）动作（深度的传导率调制）产生的低导通电阻。进而还能够保证短路耐量。
这样，在本实施方式中，实现了将双极型元件和单极型元件融合起来的动作模式的器件。
另外，上述说明了本实施方式及其变形例，但是本发明不限于这些例子。例如，关于本领域技术人员对所述的各实施方式及其变形例适当地进行构成要素的追加、删除、设计变更后的方式、适当地组合了各实施方式的特征后的方式，只要具备本发明的宗旨，那么就包含在本发明的范围内。
例如，在所述的各实施方式及各变形例中，以第一导电型为n型、第二导电型为p型进行了说明，但是也可以将第一导电型设为p型、将第二导电型设为n型。
此外，在所述的各实施方式及各变形例中，说明了作为半导体材料使用Si的例子，但是作为半导体材料，例如也可以使用碳化硅（SiC）或氮化镓（GaN）等化合物半导体，或者金刚石等宽带隙半导体。
以上，说明了本发明的几个实施方式，但是这些实施方式指示作为例子而提示，并不意欲限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明的宗旨的范围内能够进行各种省略、置换及变更。这些实施方式及其变形包含在发明的范围及宗旨内，并且包含在权利要求书所记载的发明及其等同的范围内。
（附注1）、一种半导体装置，其中，具备：
第一导电型的第一半导体区域；
第一控制电极，设置在所述第一半导体区域之上；
第一电极，设置在所述第一控制电极之上；
第二控制电极，设置在所述第一半导体区域之上，具有与所述第一控制电极并列的第一部分和设置在所述第一部分之上且与所述第一电极并列的第二部分；
第二导电型的第二半导体区域，设置在所述第一半导体区域之上；
第一导电型的第三半导体区域，设置在所述第二半导体区域之上；
第一绝缘膜，设置在所述第二半导体区域与所述第二部分之间；
第二电极，与所述第三半导体区域、所述第一电极导通；
第三电极，与所述第一半导体区域导通；以及
第四半导体区域，设置在所述第三电极与所述第一半导体区域之间，在与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向上，并列配置有第一导电型的第一半导体部分和第二导电型的第二半导体部分。
（附注2）如附注1所述的半导体装置，其中，
所述第一半导体区域具有：
第一导电型的第一区域，设置在所述第一半导体部分与所述第二半导体区域之间；以及
第二导电型的第二区域，设置在所述第二半导体部分与所述第二半导体区域之间。
（附注3）如附注1所述的半导体装置，其中，
所述第一半导体部分设置有多个，
所述第二半导体部分设置有多个，
所述多个第一半导体部分的每个与所述多个第二半导体部分的每个在所述第二方向上交错地配置，
所述第一区域设置有多个，
所述第二区域设置有多个，
所述多个第一区域的每个设置在所述多个第一半导体部分的每个与所述第二半导体区域之间，
所述多个第二区域的每个设置在所述多个第二半导体部分的每个与所述第二半导体区域之间。
（附注4）如附注3所述的半导体装置，其中，
所述多个第一半导体部分的每个具有在所述第二方向上具有第一宽度的部分和在所述第二方向上具有比所述第一宽度窄的第二宽度的部分。
（附注5）如附注3或4所述的半导体装置，其中，
还具备：
第二导电型的接触区域，设置在所述第二半导体区域与所述第二电极之间，与所述第二电极导通。
（附注6）如附注5所述的半导体装置，其中，
所述接触区域具有与所述第二半导体区域接触的下区域和与所述第三半导体区域接触的上区域，
所述上区域的沿与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向的长度比所述下区域的沿所述第二方向的长度长。
（附注7）如附注3或4所述的半导体装置，其中，
还具备：
第二导电型的接触区域，设置在所述第一半导体区域与所述第二电极之间，与所述第二电极导通；
所述接触区域具有与所述第一半导体区域接触的下区域、与所述第二半导体区域接触的中区域和与所述第三半导体区域接触的上区域，
在与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向上，
所述上区域的长度、所述中区域的长度及所述下区域的长度依次变短。
（附注8）一种半导体装置，其中，具备：
第一导电型的第一半导体区域；
第一控制电极，设置在所述第一半导体区域之上；
第一电极，设置在所述第一控制电极之上；
第二控制电极，设置在所述第一半导体区域之上，具有与所述第一控制电极并列的第一部分和设置在所述第一部分之上且与所述第一电极并列的第二部分；
第二导电型的第二半导体区域，设置在所述第一半导体区域之上；
第一导电型的第三半导体区域，设置在所述第二半导体区域之上；
第一绝缘膜，设置在所述第二半导体区域与所述第二部分之间；
第二电极，与所述第三半导体区域、所述第一电极导通；
第三电极，与所述第一半导体区域导通；
第四半导体区域，设置在所述第三电极与所述第一半导体区域之间，在与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向上，并列配置有第一导电型的第一半导体部分和第二导电型的第二半导体部分。
（附注9）如附注1～7中任一项所述的半导体装置，其中，
还具备：
第一导电型的第五半导体区域，设置在所述第一半导体区域与所述第四半导体区域之间，与所述第一半导体区域相比杂质浓度更高；以及
第一导电型的第六半导体区域，设置在所述第五半导体区域与所述第四半导体区域之间，与所述第五半导体区域相比杂质浓度更低，
所述第二半导体部分与所述第六半导体区域的接合部比所述第一半导体部分与所述第六半导体区域的接合部更靠上侧。
（附注10）如附注1～9中任一项所述的半导体装置，其中，
由所述第一控制电极和所述第二控制电极的所述第一部分夹着的所述第一半导体区域的宽度比由所述第一电极和所述第二控制电极的所述第二部分夹着的所述第二半导体区域的宽度窄。
（附注11）一种半导体装置，其中，具备：
第一半导体区域，具有第一导电型的第一区域和第二导电型的第二区域，所述第一区域与所述第二区域交错地排列；
第二导电型的多个第二半导体区域，设置在所述第一半导体区域之上，分别与所述第一区域、所述第二区域接触；
第二导电型的接触区域，是设置所述多个第二半导体区域的每个之上的第三半导体区域及接触区域，与杂质浓度比所述第一区域高的第一导电型的第三半导体区域及所述第二半导体区域相比，杂质浓度更高；
控制电极，经由绝缘膜，与所述第一半导体区域、所述多个第二半导体区域的每个及所述第三半导体区域接触；
第二电极，与所述第三半导体区域及所述接触区域导通；
第三电极，与所述第一半导体区域导通；以及
绝缘层，设置在与所述多个第二半导体区域的至少1个接触的所述接触区域与所述第二电极之间。
（附注12）如附注11所述的半导体装置，其中，
还具备：
第二导电型的第四半导体区域，设置在所述第三电极与所述第一半导体区域之间。
（附注13）如附注12所述的半导体装置，其中，
还具备：
第七半导体区域，设置在所述第三电极与所述第一半导体区域之间，
所述第七半导体区域在与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向上，并列配置有第一导电型的第一半导体部分和第二导电型的第二半导体部分。

Claims (26)

1.一种半导体装置，其中，
具备：
第一导电型的第一半导体区域；
第一控制电极，设置在所述第一半导体区域之上；
第一电极，设置在所述第一控制电极之上；
第二控制电极，设置在所述第一半导体区域之上，具有与所述第一控制电极并列的第一部分和设置在所述第一部分之上且与所述第一电极并列的第二部分；
第二导电型的第二半导体区域，设置在所述第一半导体区域之上，所述第一半导体区域与所述第二半导体区域的边界的位置比所述第一电极的下端靠上；
第一导电型的第三半导体区域，设置在所述第二半导体区域之上；
第一绝缘膜，设置在所述第二半导体区域与所述第二部分之间；
第二绝缘膜，设置在所述第二半导体区域与所述第一控制电极之间；
第二电极，与所述第三半导体区域、所述第一电极导通；
第三电极，与所述第一半导体区域导通；以及
第二导电型的接触区域，设置在所述第二半导体区域与所述第二电极之间，与所述第二电极导通。
2.一种半导体装置，其中，
具备：
第一导电型的第一半导体区域；
第一控制电极，设置在所述第一半导体区域之上；
第一电极，设置在所述第一控制电极之上；
第二控制电极，设置在所述第一半导体区域之上，具有与所述第一控制电极并列的第一部分和设置在所述第一部分之上且与所述第一电极并列的第二部分；
第二导电型的第二半导体区域，设置在所述第一半导体区域之上；
第一导电型的第三半导体区域，设置在所述第二半导体区域之上；
第一绝缘膜，设置在所述第二半导体区域与所述第二部分之间；
第二电极，与所述第三半导体区域、所述第一电极导通；以及
第三电极，与所述第一半导体区域导通。
3.如权利要求2所述的半导体装置，其中，
所述第一半导体区域与所述第二半导体区域的边界的位置比所述第一控制电极的上端靠上。
4.如权利要求2所述的半导体装置，其中，
所述第一半导体区域与所述第二半导体区域的边界的位置比所述第一控制电极的上端靠下。
5.如权利要求2所述的半导体装置，其中，
还具备：
第二绝缘膜，设置在所述第二半导体区域与所述第一控制电极之间。
6.如权利要求3所述的半导体装置，其中，
还具备：
第二绝缘膜，设置在所述第二半导体区域与所述第一控制电极之间。
7.如权利要求4所述的半导体装置，其中，
还具备：
第二绝缘膜，设置在所述第二半导体区域与所述第一控制电极之间。
8.如权利要求2所述的半导体装置，其中，
还具备：
第二导电型的接触区域，设置在所述第二半导体区域与所述第二电极之间，与所述第二电极导通。
9.如权利要求3所述的半导体装置，其中，
还具备：
第二导电型的接触区域，设置在所述第二半导体区域与所述第二电极之间，与所述第二电极导通。
10.如权利要求4所述的半导体装置，其中，
还具备：
第二导电型的接触区域，设置在所述第二半导体区域与所述第二电极之间，与所述第二电极导通。
11.如权利要求8所述的半导体装置，其中，
所述接触区域具有与所述第二半导体区域接触的下区域和与所述第三半导体区域接触的上区域；
所述上区域的沿与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向的长度比所述下区域的沿所述第二方向的长度长。
12.如权利要求2所述的半导体装置，其中，
还具备：
第二导电型的第四半导体区域，设置在所述第一半导体区域与所述第三电极之间。
13.如权利要求3所述的半导体装置，其中，
还具备：
第二导电型的第四半导体区域，设置在所述第一半导体区域与所述第三电极之间。
14.如权利要求4所述的半导体装置，其中，
还具备：
第二导电型的第四半导体区域，设置在所述第一半导体区域与所述第三电极之间。
15.一种半导体装置，其中，具备：
第一半导体区域；
控制电极，设置在所述第一半导体区域之上；
第二导电型的第二半导体区域，设置在所述第一半导体区域之上；
第一导电型的第三半导体区域，设置在所述第二半导体区域之上；
绝缘膜，设置在所述第二半导体区域与所述控制电极之间；
第二电极，与所述第三半导体区域导通；
第三电极，与所述第一半导体区域导通；以及
第四半导体区域，设置在所述第三电极与所述第一半导体区域之间，在与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向上，并列配置有第一导电型的第一半导体部分与第二导电型的第二半导体部分。
16.如权利要求15所述的半导体装置，其中，
所述第一半导体部分设置有多个，
所述第二半导体部分设置有多个，
所述多个第一半导体部分的每个与所述多个第二半导体部分的每个在所述第二方向上交错地配置。
17.如权利要求15所述的半导体装置，其中，
所述第一半导体部分具有在所述第二方向上具有第一宽度的部分和在所述第二方向上具有比所述第一宽度窄的第二宽度的部分。
18.如权利要求15所述的半导体装置，其中，
所述第一半导体区域具有：
第一导电型的第一区域，设置在所述第一半导体部分与所述第二半导体区域之间；以及
第二导电型的第二区域，设置在所述第二半导体部分与所述第二半导体区域之间。
19.如权利要求18所述的半导体装置，其中，
所述第一半导体部分设置有多个，
所述第二半导体部分设置有多个，
所述多个第一半导体部分的每个与所述多个第二半导体部分的每个在所述第二方向上交错地配置，
所述第一区域设置有多个，
所述第二区域设置有多个，
所述多个第一区域的每个设置在所述多个第一半导体部分的每个与所述第二半导体区域之间，
所述多个第二区域的每个设置在所述多个第二半导体部分的每个与所述第二半导体区域之间。
20.如权利要求19所述的半导体装置，其中，
所述多个第一半导体部分的每个具有在所述第二方向上具有第一宽度的部分和在所述第二方向上具有比所述第一宽度窄的第二宽度的部分。
21.一种半导体装置，其中，具备：
第一导电型的第一半导体区域；
第一控制电极，设置在所述第一半导体区域之上；
第一电极，设置在所述第一控制电极之上；
第二控制电极，设置在所述第一半导体区域之上，具有与所述第一控制电极并列的第一部分和设置在所述第一部分之上且与所述第一电极并列的第二部分；
第二导电型的第二半导体区域，设置在所述第一半导体区域之上；
第一导电型的第三半导体区域，设置在所述第二半导体区域之上；
第一绝缘膜，设置在所述第二半导体区域与所述第二部分之间；
第二电极，与所述第三半导体区域、所述第一电极导通；
第三电极，与所述第一半导体区域导通；以及
第四半导体区域，设置在所述第三电极与所述第一半导体区域之间，在与将所述第三电极和所述第一半导体区域连结的第一方向正交的第二方向上，并列配置有第一导电型的第一半导体部分与第二导电型的第二半导体部分。
22.如权利要求21所述的半导体装置，其中，
所述第一半导体区域与所述第二半导体区域的边界的位置比所述第一控制电极的上端靠上。
23.如权利要求21所述的半导体装置，其中，
所述第一半导体区域与所述第二半导体区域的边界的位置比所述第一控制电极的上端靠下。
24.如权利要求21～23中任一项所述的半导体装置，其中，
所述第一半导体部分设置有多个，
所述第二半导体部分设置有多个，
所述多个第一半导体部分的每个与所述多个第二半导体部分的每个在所述第二方向上交错地配置。
25.如权利要求21～23中任一项所述的半导体装置，其中，
所述第一半导体区域具有：
第一导电型的第一区域，设置在所述第一半导体部分与所述第二半导体区域之间；以及
第二导电型的第二区域，设置在所述第二半导体部分与所述第二半导体区域之间。
26.如权利要求25所述的半导体装置，其中，
所述第一半导体部分设置有多个，
所述第二半导体部分设置有多个，
所述多个第一半导体部分的每个与所述多个第二半导体部分的每个在所述第二方向上交错地配置，
所述第一区域设置有多个，
所述第二区域设置有多个，
所述多个第一区域的每个设置在所述多个第一半导体部分的每个与所述第二半导体区域之间，
所述多个第二区域的每个设置在所述多个第二半导体部分的每个与所述第二半导体区域之间。
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