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RISC(reduced instruction set computer、縮小命セットコンピュータ)とは、CPUの設計方針の一つである。今日の(32bit以上の)CPUは、CISCとされるIntel/AMDx64系以外は、ほぼ全てRISCであると考えて差し支えない。

概要

単純な命を組み合わせ、スループットを向上させる思想に基づいて構築された機械語の命セット(ISA)、およびそれに基づいて設計されたCPUである。1980年代にデイビッド・パターソン(RISC-Iの開発者)とジョンヘネシー(MIPS開発者)によって提示されたコンセプトで、命を細かいステップに小分けして並列実行する「パイライン」を円滑に動作させることを眼にしている。概ね次のような特徴を持つ。

固定命語長: メモリから読み込んだ機械語解読し、どのユニットで実行するべきか決める「デコード」を効率化するため、命ビット長を固定する。これにより回路を単純化できる。従来の命セット(CISC)では命語長が可変長であるため、ある一つの命デコードが終わらなければ次の命の語の位置が判らず、複数の命を同時にデコードするのが困難であった。

全ての命を1クロックサイクル実装する:パイライン処理をスムーズに進めるため。複雑な命は単純な命を組み合わせて実行する。

ワイヤーロジックのみで実装:複雑な命を持つCISCプロセッサは一部の複雑な命マイクロプログラムとしてソフト的に実装しているが、RISCはハード的な論理回路(ワイヤーロジック)で実装できるものに命を限っている。これもパイラインの処理時間をえるためである。

ロード/ストア・アーキテクチャ:メモリアクセスする命ロードとストア命だけに限定。演算はレジスタ同士でしか行わない。これによりパイラインの処理時間がい、またデコーダーが簡単になる。

多数の汎用レジスタを備える:ロード/ストア・アーキテクチャを採用すると必然的に多数のレジスタが必要になるため。またこれによりプログラム自由度が高まる。

この他、MIPSやSPARCなどのやや古い典的なRISCでは分岐命の直後の命を先行して実行する遅延分岐スロットなどの特徴もあったが、あまり好まれず、RISC-Vなどの最近の設計では採用されない。PowerPCARMなどの非典的なRISCプロセッサは元々採用していない。

主なRISCプロセッサ

機械語」の項重複するが、なRISCプロセッサの系譜を列挙する。

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