Центральный процессор «R1000» (ТВГИ.431281.009)

Микропроцессор МЦСТ R1000 (1891ВМ6Я, проектное название МЦСТ-4R) – четырёхъядерная система на кристалле с 64-битной архитектурой SPARC v.9. Поддерживаются векторные расширения VIS1 и VIS2, а также дополнительные инструкции для комбинированных и упакованных операций.

Особенности процессора МЦСТ R1000:

• Интегрированные на кристалле:
• Четыре ядра, каждое из которых имеет собственную кэш-память первого уровня;
• Общая для всех ядер кэш-память второго уровня объёмом 2 Мбайт;
• Контроллер памяти DDR2-800;
• Контроллер дуплексного канала ввода-вывода, поддерживающий скорость обмена до 1 гигабайта в секунду в каждую сторону;
• 3 контроллера дуплексных каналов когерентного межпроцессорного обмена, поддерживающих передачу до 2 гигабайт в секунду в каждую сторону. Это позволяет строить многопроцессорные (до 4 процессоров) вычислительные системы с общей памятью простым соединением каналов.
• Возможно объединение многопроцессорных машин в многомашинные комплексы с помощью каналов ввода-вывода (через протокол RDMA).
• Процессор совместим со стандартным южным мостом КПИ 1991ВГ1Я, в котором интегрированы более десятка современных интерфейсов.

Основная сфера применения микропроцессора МЦСТ R1000 – использование в многопроцессорных системах с общей памятью (NUMA), рассчитанных на высокие показатели производительности (напр., вычислительные комплексы для АСУ), создание одноплатных встраиваемых ЭВМ и промышленных компьютеров.

Структурная схема системы на кристалле МЦСТ-R1000

Микросхема 1891ВМ6Я содержит (см. рисунок):

• четыре процессорных ядра – CPU0…CPU3;
• контроллер кэш-памяти второго уровня L2CacheControl;
• общий кэш второго уровня L2Cache;
• контроллер когерентности CC;
• системный коммутатор SCom;
• контроллер оперативной памяти MC;
• контроллер канала ввода-вывода IOCC;
• три контроллера каналов межсистемного обмена – ISCC0, ISCC1 и ISCC2.

Назначение основных функциональных модулей микропроцессора:

Процессорные ядра (CPU0…CPU3) реализуют 64-разрядную архитектуру SPARC v.9 и имеют суперскалярную организацию. Максимальный темп дешифрации команд в ядре – 2 команды за такт. Обмен с кэш-памятью второго уровня для каждого ядра процессора выполняется блоками по 32 байта и выполняется на рабочей частоте.

Кэш-память второго уровня (L2Cache) ёмкостью 2 Мбайт – общая для четырёх процессорных ядер. Организована в виде 8 колонок по 4096 строк, размер кэш-блока – 64 байта данных. Ассоциативность – 4, политика записи – write-back.

Контроллер когерентности (СС) обеспечивает согласованность данных в многопроцессорных системах и при операциях ввода-вывода.

Системный коммутатор (SCom) обеспечивает доступ в оперативную память процессорных ядер, контроллера IOCC и трёх контроллеров ISCC.

Контроллер памяти (MC) обеспечивает доступ к двум слотам оперативной памяти DDR2-800 с общим объёмом до 8 Гбайт. Обмен выполняется с темпом обмена до 6.4 Гбайт/с.

Контроллер канала ввода-вывода (IOCC) обеспечивает обмен с подсистемой ввода-вывода (контроллером «южного моста») или другими вычислительными комплексами.

Контроллеры каналов межсистемного обмена (ISCC0…ISCC2) обеспечивают связь с другими процессорами МЦСТ R1000. Каждый контроллер удалённого доступа имеет дуплексный байтовый LVDS-канал. Обмен выполняется по методу DDR на частоте 500 МГц. Суммарная пропускная способность контроллера – 4 Гбайт/с.

Различия между контроллерами IOCC и ISCC связаны в основном со спецификой пакетов данных и сигнальных сообщений, передаваемых в канале обмена. По каналу ввода-вывода выполняется передача данных для периферийных устройств (массивы данных или отдельные команды). По каналу межсистемного обмена осуществляется доступ в память к другим системам и от других систем на кристалле МЦСТ-R1000 в многопроцессорных системах с общей памятью.